KR0165683B1

KR0165683B1 - 동기 회로

Info

Publication number: KR0165683B1
Application number: KR1019910023309A
Authority: KR
Inventors: 패트릭 암페; 데 폴 다니엘 프란스 조제피나 반; 텐스 레온 크로에
Original assignee: 게오르그 그라프; 알카텔 엔. 브이
Priority date: 1990-12-18
Filing date: 1991-12-18
Publication date: 1999-03-20
Also published as: AU646702B2; ATE150240T1; CA2057831A1; US5272391A; EP0491090B1; ES2100159T3; AU8826591A; EP0491090A1; JPH04341013A; KR920013932A; CA2057831C; DE69030192T2; DE69030192D1

Abstract

디지탈 입력신호(DIN)와 클록신호(CK1)를 동기시키는 동기회로가 검출회로(DC)를 포함하는데, 이 검출회로는 디지탈 입력신호와 동기되는 클록신호(CK3)의 현존 샘플(SA)이 이전 샘플(SB)과 같다면 출력신호에 동기되는 클록신호의 주기(T)와 같은 간격으로 취해지는 양 샘플을 검사한다. 샘플이 다를 경우, 검출회로는 디지탈 입력신호의 샘플링을 제어하는 신호(ES)를 위상 시프팅함으로써 동기 복귀를 보장하는 위상 조정신호(PAC)를 트리거하는 위상 조정신호(CLR)를 발생한다.

Description

동기 회로

제1도는 본 발명에 따른 동기회로(SC)를 나타낸 도면.

제2도는 제1도의 D-플립플롭(FC2)을 더욱 상세하게 나타낸 도면.

제3도는 제1도의 D-플립플롭(FE1)을 더욱 상세하게 나타낸 도면.

제4도는 동기될 경우에 제1도에 도시된 회로의 여러 지점에서 나타난 펄스 파형을 나타낸 도면.

제5도는 동기되지 않을 경우 제1도에 도시된 회로의 여러 지점에서 나타난 펄스 파형을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

SC : 동기회로 FC3-FC7 : 펄스 발생기

RC : 리셋회로 FE1-FE3 : 샘플링 및 레지스터회로

DPC : 검출회로 PAC : 위상 조정회로

본 발명은 디지털 입력 신호와 클럭 신호를 동기시키는 동기회로에 관한 것으로서, 특히 입력 신호와 클럭 신호간의 동기의 일치/불일치를 검출하고 이 검출 결과에 따라 동기의 일치/불일치를 나타내는 위상 조정 신호를 제공하는 검출회로와, 동기의 불일치가 검출될 때 상기 입력 신호와 클럭 신호간의 상대적인 위상 시프트(변이)를 실행시키도록 상기 위상 조정 신호로 제어되며 상기 클럭 신호에 동기된 출력 신호를 제공하는 위상 조정회로를 포함한 동기회로에 관한 것이다.

이러한 동기회로는, 예를 들면 국제 특허 출원 PCT/EP88/00272로부터 이 기술분야에 이미 공지되어 있다. 이 공지된 동기회로에서, 검출회로는 입력 신호의 한 주기 동안 동작하는 가변 지연회로가 있는 위상 조정회로에 입력 신호를 제공하여 재생된 출력 신호의 적어도 두 샘플간의 관계를 해석함으로써 디지털 입력 신호와 클록 신호간의 동기의 일치/불일치를 검출한다. 검출회로에 의해 발생된 위상 조정 신호의 제어하에서, 위상 조정회로는 상기 언급된 가변 지연 값을 사용하여, 재생된 출력 데이터 신호와 클럭 신호간의 상대적인 위상 시프트를 실행한다.

상기한 종래 동기회로의 제1결점은, 검출회로가 입력 신호에 의해서만 동작한다는 것이다. 이런 경우, 검출회로는 위상 조정 신호의 제어하에서 가변 지연 값을 이용하여 순차적인 방법으로 입력 신호를 연속적으로 상이하게 지연시켜 동기를 이루기 때문에 입력 신호에 많은 연속적인 지연이 필요하게 되는 경우에는 동기에 도달하는 시간이 상대적으로 길어지게 되는 문제점이 있다.

다른 결점은, 재생된 출력의 샘플은 입력 신호의 반 주기 내에 그리고 매우 짧은 시간 구간 내에 취해져야 하므로 복잡하고 정확한 지연회로가 필요하다는 것이다. 또한 이러한 지연회로는, 특히 동기회로가 고주파에서 동작할 때 갈륨비소(GaAs)와 같은 반도체 재료를 사용하는 기술을 필요로 하기 때문에 비교적 고가로 된다는 문제점이 있다.

본 발명의 제1목적은 입력 신호에 따라 동작하지 않고 이 입력 신호로부터 유도된 클록 신호를 이용하여 입력 신호와 클록 신호를 동기시키는 동기회로를 제공하는 것이다.

본 발명에 따르면, 상기 목적은, 검출회로가 제2클록 신호에 동기되는 입력 신호와 상기 제1클록 신호간의 동기의 일치/불일치를, 상기 제1클록 신호와 상기 제2클록 신호에 동기되는 제3클록 신호간의 동기의 일치/불일치를 검출함으로써 검출하는 것에 의해 달성된다.

제3클록 신호는 입력 신호와 동일한 클록 신호로 동기되기 때문에, 검출회로는 제3클록 신호에 따라 동작함으로써 입력 신호와 제1클록 신호간의 동기의 일치/불일치를 검출할 수 있으며, 입력 신호는 동기의 불일치가 검출될 때까지 변하지 않는다.

본 발명의 제2목적은 복잡한 지연회로를 사용하지 않으며, 입력 신호를 연속적으로 지연시켜야할 필요를 제거하여 동기를 이루는 시간을 감소시킬 수 있는 동기회로를 제공하는 것이다.

본 발명에 따르면 이 제2목적은 검출회로가, 제1클록 신호와 동기되는 주기적인 가능/불능(enabling/diabling)의 제1펄스 파형을 주기적으로 제공하고 샘플링 가능 및 불능의 제1시간 구간을 형성하는 제1펄스 발생기와; 상기 샘플링 가능한 제1시간 구간 동안 상기 제1클록 신호의 소정 에지에 의해 형성되는 샘플링 시점에서 상기 제3클록 신호를 샘플링하며, 그에 따라 제1샘플 값을 제공하고 저장하는 제1샘플링 및 레지스터 수단과; 상기 제1샘플링 수단에 결합되어 상기 샘플링 가능한 제1시간 구간 동안 상기 제1클록 신호의 소정 에지에 의해 형성되는 샘플링 시점에서 상기 제1샘플 값을 샘플링하고, 그에 따라 이전의 제1샘플 값과 같은 제2샘플 값을 제공 및 저장하는 제2샘플링 및 레지스터 수단과; 상기 제1 및 제2샘플 값으로부터 상기 제1 및 제3클록 신호 간의 동기의 일치/불일치 및 그에 따라 상기 제1클록 신호 및 입력 신호 사이의 동기의 일치/불일치를 나타내는 오류 신호를 유도하는 게이트 수단을 포함함으로써 달성된다.

제3클록 신호에 의해, 검출회로는 제3클록 주기에 관하여 동일한 상대적인 시점에서 취해지는 제3클록 신호의 제1 및 제2샘플 값의 예상되는 관계를 알 수 있고, 이 관계를 해석함으로써 동기의 일치/불일치를 검출할 수 있다. 그러므로 이 샘플들은 n × (T/2)에 해당하는 구간으로 취할 수 있는데, 여기에서 n 은 정수이고 T 는 제3클록 신호, 즉 입력 신호의 주기를 나타낸다. 이 결과 공지된 회로에서와 같은 복잡한 지연회로는 필요하지 않으며, 매우 짧은 시간 구간인 T/2 내에 샘플을 취하여 동기의 불일치를 검출할 수 있다. 동기의 불일치가 검출될 경우에는, 위상 조정 신호의 제어하에서 입력 신호 및 제1클록 신호간의 상대적인 위상 시프트는 한 단계로 동기시킬 수 있으므로 연속적으로 지연시키는 것을 피하고 동기를 이루는데 필요한 시간을 감소시킬 수 있다.

이하 첨부한 도면을 참조하여 본 발명의 양호한 실시예에 대해 보다 구체적으로 설명하기로 한다.

제4도 및 제5도에 있어서, 제2신호로부터 유도된 제1신호는 이 유도를 수행하기 위해 사용된 기술에 의해 제2신호에 대해 항상 짧은 시간 지연을 갖는다는 것을 유의해야 한다. 그러나, 이러한 형태를 단순화시키기 위하여 그 지연을 나타내지는 않지만 다음 기재에서 상술될 때는 언제나 다음 또는 제1상승 에지와 동일한 것으로 고려되어야 한다.

제1도에 도시된 동기회로(SC)는 광대역 종합 정보통신망(BBISON)에서, 그리고 더욱 구체적으로 수신기/송신기의 송신측에서 사용된다. 바이트 데이터로 구성되고 75 ㎒ 클록 신호 CK2로 동기화된 수신된 입력 디지털 데이타 스트림 DIN은 먼저 150㎒ 클록 신호 CK1과 동기되며, 이 동기된 데이터 DOUT는 그후에 클록 신호 CK1과 동기된 주파수에서 4-비트 데이타로 구성된 출력 디지털 데이타 스트림으로 멀티플렉싱된다. 제4도 및 제5도에 도시된 CK1, CK2는 각각 주기 T/4 및 T2를 갖는다.

동기 회로 SC는 리셋 입력 신호 RST, 클록 신호 CK1, 클록 신호 CK2 및 입력 신호 DIN가 각각 인가되는 리셋 입력단자 RST, 클록 입력 단자 CK1, 클록 입력 단자 CK2 및 데이타 입력단자 DIN과 출력 데이타 스트림 DOUT를 발생시키는 데이타 출력단자 DOUT를 갖는다. 동기 회로 SC는 리셋 회로 RC, 검출 및 보조 위상 조정회로 DPC 및 주 위상 조정 회로 PAC로 이루어져 있다.

제1도의 동기 회로 SC는 데이타 입력 D, 클록 입력 CL, Q-출력 및 QN-출력을 갖는 통상의 D-플립플롭 FF1 및 FF2 와; 클리어 포트를 갖는 D-플립플롭 FC1 및 FC2 를 구비하는데, FC2는 제2도에 상세히 도시되어 있고 이러한 D-플립플롭은 고유의 D-플립플롭과 AND(논리합)-게이트 AND를 포함하며, 그 게이트의 입력은 데이타 입력 D' 및 제어입력 CR로 구성되고, 출력은 고유의 D-플립플롭의 데이타 입력 D에 연결되며; 멀티플렉서를 갖는 D-플립플롭 FE1 내지 FE3을 구비하는데, FE1는 제3도에 상세히 도시되어 있고, 이러한 D-플립플롭은 고유의 D-플립플롭과 2-입력/1-출력 멀티플렉서 MUX를 포함하며, 이 MUX는 데이터 입력 D', 데이터 입력 TI 및 선택 입력 TE와 고유의 D-플립플롭의 데이타 입력 D에 연결된 출력을 갖고, TE 포트에 인가되는 선택 신호 값이 로우(low) 또는 하이(high)로 됨에 따라, D' 포트로 인가되거나 또는 TI 포트로 인가되는 신호가 고유의 D-플립플롭의 입력포트에 공급되며; X-OR(배타적 논리합) 게이트 EO와; NAND 게이트 ND를 구비한다.

리셋회로 RC는 D-입력 및 클록입력 CL이 각각 리셋 입력단자 RST 및 클록 입력단자 CK2에 연결되는 D-플립플롭 FE1을 포함한다. FE1의 QN-출력 RSN은 CK1으로 제어되는 D-플립플롭 FF2의 D-입력과 FC1의 입력 CR에 연결된다. FF2의 Q-출력 RS는 FC2의 입력 CR에 연결된다.

검출 및 보조 위상 조정회로 DPC는 D-플립플롭 FC1 내지 FC6, FE1, FE2와, X-OR 게이트 EO와, NAND 게이트 ND를 포함한다.

클록 입력단자 CK2는 FC1의 QN-출력 CK3은 자신의 데이타 입력 D'로 피드백된다. FC1의 클록입력 CL에 연결되며, 제4도 및 제5도에 도시된 바와같이 FC1 은 CK2의 반 주파수를 갖는 클록 신호 CK3를 발생하는 펄스 발생기이다. 클록 신호 CK3 및 입력 신호가 둘 다 클록 신호 CK2와 동기되므로, DIN 및 CK1간의 동기의 일치/불일치는 CK3 및 CK1간의 동기의 일치/불일치를 검출함으로써 검출할 수 있다. 즉, 클록 신호 CK3는 입력 신호 DIN을 나타낸다.

FC1의 QN 출력 CK3은 Q-출력 SA을 갖는 FE1의 D' 입력에 연결되어 Q-출력 SB을 갖는 FE2의 D' 입력에 연결된다. FE1 및 FE2는 자신들의 Q-출력 SA 및 SB이 자신들의 입력 TI로 피드백되고, 그들의 클록 입력 CL은 클록 입력단자 CK1에 연결되며 그들의 선택 입력 TE는 FC3의 Q-출력 PIN에 연결된다. FE1 및 FE2는 FC3의 Q-출력에서 발생된 샘플링 가능/불능의 펄스 파형 PIN에 의해 형성되는 샘플링 가능 또는 로우 시간 구간 동안 클록 CK1의 상승 에지에 의해 형성되는 샘플링 시점에서 각각 CK3 및 SA를 샘플링할 수 있는 제1 및 제2샘플링 및 레지스터회로를 구성한다.

Q-출력 SA 및 SB는 오류 검출회로를 구성하는 배타적 논리합(X-OR) 게이트 EO의 입력에 각각 연결된다. 배타적 논리합 게이트 EO의 출력 ERR 및 FC6의 Q-출력 P4는 FC2의 D'-입력에 연결되고, FC6의 클록 입력 CL은 클록 입력단자 CK1에 연결된다. FC2는 X-OR 게이트 EO에 의해 발생된 오류 신호를 저장시키는데 사용되는 레지스터로서 Q-출력으로 위상 조정 신호 CLR을 제공한다. FC2의 출력 CLR은 위상 조정을 제어하도록 FC3 내지 FC6 및 FC7의 클리어 입력 CR에 연결된다.

4개의 D-플립플롭 FC3 내지 FC6은 종속 연결되며 폐루프를 형성하여 CK1에 의해 제어되는 시프트 입력을 갖는 4단 폐루프 시프트 레지스터를 구성한다. FC3와 FC6의 QN-출력이 각각 FC4와 FC3의 D'-입력에 연결되므로 FC6와 FC3 사이뿐만 아니라 FC3와 FC4 사이에도 위상 반전이 일어난다. 이 4단 시프트 레지스터는 FC3의 QN-출력과 각각 FC4, FC5 및 FC6의 Q-출력으로 펄스 파형 P1 및 P2 내지 P4 (제4도 및 5도)을 발생하는 펄스 발생기를 구성한다. 또한, FC3의 Q-출력에서 상기 언급된 샘플링 가능/불능의 펄스 파형 PIN(제4도 및 제5도)을 발생한다. 이 결과 로우 시간 구간은 가능 시간 구간이 되며 반복주기는 T 가 된다.

주 위상 조정회로 PAC 는 D-플립 플롭 FC7 및 FE3으로 구성된다. FC7는 FC2와 같이 CK2 대신 CK1에 연결되는 것을 제외하고는, FC1와 같은 유사한 방법으로 연결된다. 그러므로 FC7 는 Q-출력에서 CK1의 반 주파수인 CK2의 주파수를 갖는 신호 ES 를 발생하는 펄스 발생기를 구성한다. 이 신호 ES 는 샘플링 가능(로우) 및 불능(하이) 시간 구간을 형성하는 또 다른 샘플링 가능/불능의 신호이다.

FE3 는 FE1 및 FE2와 유사한 방법으로 연결되고 샘플링 및 레지스터회로를 구성한다. 더욱 자세히 말해서 FE3의 입력 D', CL, TI 및 TE 은 각각 데이타 입력단자 PIN, 클록 입력단자 CK1, Q-출력 DOUT 및 FC7의 Q-출력 ES 에 연결된다. FE3는 샘플링 가능/불능의 신호 ES 에 의해 형성되는 샘플링 가능 또는 로우 시간 구간 동안 클록 CK1 의 상승 에지에서 형성되는 샘플링 시점에서 DIN을 샘플링한다. FE3는 자신의 출력단자에서 출력 데이타 신호 DOUT 를 제공한다.

상기 동기 회로의 동작은 다음과 같다.

제4도는 어떠한 동기의 불일치도 검출되지 않은 경우를 나타낸 것이다. 리셋회로 RC 의 입력단자 RST 에 인가되는 리셋 신호 RST 가 하이일 때, 리셋회로는 CK2의 다음 상승 에지에서 FF1의 QN-출력으로 로우 리셋 신호 RSN 를 발생한다. CK2와 동기되는 이 로우 리셋 신호 RSN 는 펄스 발생기 FC1 의 QN-출력에 하이 출력 신호를 발생시키게 되고 이 출력 신호에 의해 동작이 개시된다. 따라서, FC1은 자신의 QN-출력으로 클록 파형 CK3 을 발생한다.

또한 이 리셋 신호 RSN 은 FE2의 D-입력에 인가되어 Q-출력 RS 로 CK1과 동기되는 리셋 신호 RS 를 발생시킨다. 이 리셋 신호는 FC2의 클리어 포트에 공급되어 FC2의 Q-출력 CLR로 로우 위상 조정 신호 CLR 를 발생시킨다. 이와 동시에, 이 위상 조정 신호 CLR 는 펄스 발생기 FC3~FC6 및 FC7 를 리셋시킴으로써 이들 펄스 발생기의 동작이 개시되어 각 출력으로 파형 P1 내지 P4, PIN 및 ES 을 제공한다. 이미 상기 언급된 바와 같이 PIN 및 ES 의 로우 시간 구간은 샘플링 가능한 시간 구간이다.

PIN의 각 샘플링 가능 시간 구간 동안, 상기 샘플링 가능 시간 구간 내에 있는 CK1의 제1상승 에지에 의해 형성되는 샘플링 시점에서, FE1에 의해 클록 신호 CK3가 샘플링되고 저장된다. 그에 따라 새로운 샘플 값 SA가 FE1 으로부터 제공되며, 이와 동시에 시간 구간 T 이전에 발생된 바로 이전의 샘플링 동작으로 제공된 샘플 값 SA 은 FE2에 의해 샘플링되어 저장되며, 그에 따라 이전의 샘플값 SA 과 같은 새로운 샘플값 SB 을 산출한다. 바꾸어 말하면, 각 샘플링 동작 동안 시간 구간 T 만큼의 간격을 두고 CK3의 두 샘플 값이 얻어진다.

게이트 파형 P4 의 로우 시간 구간 동안에, 게이트 ND 의 출력 신호는 하이 상태이기 때문에, CK1의 각 상승 에지에서 상기 출력 신호가 플립플롭 FC2 에 저장되며 그에 따라 Q-출력으로 하이 출력 신호 CLR 를 제공하게 된다. 이 신호 CLR 는 FC3~FC6 또는 FC7에 어떤 영향도 초래하지 않는다.

가정된 것처럼, 어떤 위상 시프트도 시간 구간 T로 분리된 두 개의 연속적인 샘플링 시점 사이에서 일어나지 않을 경우, 상기 양 샘플링 값은 같고 따라서 게이트 EO 의 출력으로 제공되는 오류 신호 ERR 는 로우 상태로 유지된다. 그 결과, 오류 신호 ERR 가 파형 P4 의 하이 펄스의 제어하에서 게이트 ND 를 통하여 논리 연산된 출력 신호 CLR 의 상태는 어떤 변화도 없다.

FE1에 대해서와 같이 유사한 방법으로, 그러나 이제 ES에 의해 제공되는 로우 시간 구간 동안, 즉 PIN의 두배의 주파수에서, 재차 이러한 시간 구간 내에서 발생하는 CK1의 상승 에지에 의해 형성되는 샘플링 시점에서 입력 신호 DIN 는 FE3에 의해 샘플링되고, 그에 따라 자신의 Q-출력 DOUT 으로 샘플 데이타 출력 신호 DOUT 를 제공한다. 샘플링 가능 신호 ES 의 주파수는 DIN에 동기되는 CK2의 주파수와 같으므로, 샘플 데이타 출력 신호 DOUT 는 입력 신호 DIN 를 나타내지만, CK1와 동기된다.

클록 신호 CK3 가 입력 신호 DIN 을 나타내고 제4도에 나타내진 경우에 있어서 CK3 및 CK1간에 상대적인 위상 조정이 필요로 하지 않으므로 DIN 및 CK1간의 상대적인 위상 조정도 또한 필요하지 않다.

동기의 불일치가 검출되는 경우에 회로의 작동에 대해서는 제5도를 참조할 수 있다.

CK2에 동기되는 입력 신호 DIN 과 클록 신호 CK1 간의 동기의 불일치는 CK2에 동기되는 클록 신호 CK3 와 클록 신호 CK1 간의 동기의 불일치에 반영된다.

제5도에서, 동기의 불일치는 CK3 및 DIN 이 에지 A 의 부근에서 샘플링되기 때문에 발생한다. 이 결과, FE1에 의해 제공된 새로운 샘플링 값 SA 은 하이가 되고 반면에 이전의 샘플값 SA 와 같은 새로운 샘플값 SB 는 로우 상태를 갖는다. 따라서 게이트 EO 는 하이 오류 신호 ERR 를 제공하고 이 신호는 게이트 ND 를 통하여 신호 P4 의 하이 펄스의 제어하에서 레지스터 FC2 에 저장된다. 이 레지스터 FC2의 Q-출력 CLR 은 P4의 하이 펄스 다음의 T/4의 시간 지속 구간 동안 로우 상태가 된다.

이 CLR 펄스는 가능/불능 펄스 파형의 가능 또는 로우 주기의 처음에서, FC3 및 FC7의 클리어 입력 CR 에 공급되어 CK1의 다음 상승 에지에서 로우 주기로 될 것이다. 이것은 가능/불능 펄스 파형의 가능 또는 로우 주기가 T/4에서 T/2로 우측으로 확장되고 따라서 PIN 및 ES의 확장 가능한 또는 로우 시간 구간 동안 CK3 및 DIN 이 샘플링 시점 B 뿐만 아니라 샘플링 시점 C 에서도 샘플링된다는 것을 의미한다. 오류는 CK3 및 DIN 의 에지 부근의 샘플링 시점 A 에서 샘플링 동작에 기인하므로 샘플링 시점 C 에서 샘플링 동작이 이러한 두 에지간의 중앙 부근에서 발생하는 것은 명백하다. 이 방법으로 동기가 다시 이루어진다. FC4 내지 FC6는 FC3와 동일한 시점에서 그들의 클리어 입력 CR 에 CLR 신호를 수신하고, 따라서 자신들의 출력 신호 P2 내지 P4 는 로우 상태를 유지한다. 그러므로, 4개의 위상 시프터는 출력 신호 PIN 를 제공하는 시점에서 재시작되고, 우측으로 T/4만큼 시프트된 P1 내지 P4는 샘플링된 제3클록 및 제1클록 CK1 간의 상대적인 위상 시프트를 수반하는 CK3의 두 에지간의 중앙 부근에서 PIN의 가능 또는 로우 주기동안 CK3의 샘플링을 보장한다.

유사한 방법으로 FC7은 재시작되고 자신의 출력 신호 ES 는 우측으로 T/4만큼 시프트된다. 이것은 재발생된 DIN 신호 및 CK1간에 상대적인 위상 시프트를 가져오고 따라서 DIN 및 CK1을 동기시킨다.

본 발명의 원리가 특정 장치와 관련되어 상기에서 기술되어졌지만, 이것은 본 발명의 범위를 제한하지 않는 예에 의해 기술되어졌음을 명백하게 이해할 수 있을 것이다.

Claims

디지털 입력 신호(DIN)와 클록 신호(CK1)를 동기시키기 위해, 상기 입력 신호(DIN)와 클록 신호(CK1)간의 동기의 일치/불일치를 검출하고, 이 검출 결과에 따라 동기의 일치/불일치를 나타내는 위상 조정 신호(CLR)를 제공하는 검출회로(DPC)와; 상기 위상 조정 신호(CLR)로 제어되어 동기의 불일치가 검출되는 경우, 상기 입력 신호(DIN)와 클록 신호(CK1)간의 상대적인 위상 시프트를 실행함으로써 클록 신호(CK1)에 동기되는 출력 신호(DOUT)를 제공하는 위상 조정회로(PAC)를 구비하는 동기회로에 있어서, 상기 검출회로(DPC)는 제2클록 신호에 동기되는 상기 입력 신호(DIN)와 상기 제1클록 신호(CK1)간의 동기의 일치/불일치를, 제2클록 신호(CK2)에 동기되는 제3클록 신호(CK3)와 제1클록 신호(CK1)간의 동기의 일치/불일치를 검출함으로써 검출하는 것을 특징으로 하는 동기회로.
제1항에 있어서, 상기 검출회로(DPC)는 상기 제1클록 신호(CK1)에 동기되는 주기적인 가능/불능의 제1펄스 파형(PIN)을 제공하며 샘플링 가능/불능의 제1시간 구간을 형성하는 제1펄스 발생기(FC3~FC6)와; 상기 샘플링 가능한 제1시간 구간 동안 상기 제1클록 신호(CK1)의 소정 에지에 의해 형성되는 샘플링 시점에서, 상기 제3클록 신호(CK3)를 샘플링함으로써 얻어진 제1샘플 값(SA)을 제공 및 저장하는 제1샘플링 및 레지스터 수단(FE1)과; 상기 제1샘플링 수단에 접속되며, 상기 샘플링 가능한 제1시간 구간 동안 상기 제1클록 신호(CK1)의 소정 에지에 의해 형성되는 샘플링 시점에서 상기 제1샘플 값(SA)을 샘플링함으로써 얻어진, 이전의 제1샘플 값(SA)과 동일한 제2샘플 값(SB)을 제공 및 저장하는 제2샘플링 및 레지스터 수단(FE2)과; 상기 제1샘플 값(SA) 및 제2샘플 값(SB)으로부터, 상기 제1클록 신호(CK1)와 제3클록 신호(CK3)간의 동기의 일치/불일치 및 그에 따라 상기 제1클록 신호(CK1)와 입력 신호(DIN)간의 동기의 일치/불일치를 나타내는 오류 신호(ERR)를 발생시키는 게이트 수단(EO)을 구비하는 것을 특징으로 하는 동기회로.
제1항에 있어서, 상기 검출회로(DPC)는 상기 제1클록 신호(CK1)와 상기 샘플링된 제3클록 신호(CK3)간의 상대적인 위상 시프트를 수행하는 보조 위상 조정회로를 구비하는 것을 특징으로 하는 동기회로.
제2항에 있어서, 상기 연속적인 샘플링 시점간의 구간은 상기 제3클록 신호(CK3)의 다수의 반 주기와 동일한 것을 특징으로 하는 동기회로.
제2항에 있어서, 상기 검출회로(DPC)는 상기 오류 신호(ERR)를 저장하며 상기 위상 조정 신호(CLR)를 출력하는 제1레지스터 수단(ND, FC2)을 구비하는 것을 특징으로 하는 동기회로.
제5항에 있어서, 상기 제1펄스 발생기(FC3~FC6)는 상기 제1클록 신호(CK1)에 의해 제어되는 제1D-플립플롭(FC2)에 연결된 출력을 갖는 논리 게이트(ND)를 통해, 상기 제1레지스터 수단(ND~FC2)에 상기 오류 신호(ERR)를 저장시키도록 하는 게이트 신호(P4)를 제공하고, 제1D-플립플롭(FC2)의 출력(Q)에서 위상 조정 신호(CLR)를 발생하는 것을 특징으로 하는 동기회로.
제2항 또는 제3항에 있어서, 상기 보조 위상 조정회로는 상기 위상 조정 신호의 제어하에서, 가능의 제1시간 구간을 이 구간 동안 위상 시프트하는데, 상기 위상 시프트된 가능의 제1시간 구간 중 맨 처음 구간은 2개의 연속하는 제1 및 제2샘플링 시점에 해당하도록 하며, 다른 제1시간 구간들 각각은 제2샘플링 시점에만 해당하도록 하는 것을 특징으로 하는 동기회로.
제1항에 있어서, 상기 위상 조정회로(PAC)는 상기 제1클록 신호(CK1)에 동기화된 주기적인 가능/불능의 제2펄스 파형(ES)을 제공하며 샘플링 가능/불능의 제2시간 구간을 형성하는 제2펄스 발생기(FC7)와, 상기 샘플링 가능한 제2시간 구간동안 상기 제1클록 신호(CK1)의 소정 에지에 의해 형성된 샘플링 시점에서 상기 입력 신호(DIN)를 샘플링하여 상기 제1클록 신호에 동기화되는 출력 신호(DOUT)를 제공 및 저장하는 제3샘플링 및 레지스터 회로(FE3)를 구비하는 것을 특징으로 하는 동기회로.
제8항에 있어서, 상기 위상 조정회로(DPC)는 상기 위상 조정 신호의 제어하에서, 가능의 제2시간 구간을 이 구간 동안 위상 시프트하는데, 이 위상 시프트된 가능의 제2시간 구간 중 맨 처음 구간은 2개의 연속하는 제1 및 제2샘플링 시점에 해당하도록 하며, 다른 제2시간 구간들 각각은 제2샘플링 시점에만 해당하도록 하는 것을 특징으로 하는 동기회로.
제2항에 있어서, 상기 제1클록 신호(CK1)의 주파수는 상기 제2클록 신호(CK2)의 주파수의 2배가 되며, 상기 제1펄스 발생기는 상기 제1클록 신호(CK1)에 의해 제어되는 시프트 입력을 각각 가지며, 신호 반전을 수행하는 처음 단(FC3) 및 마지막 단(FC6)을 갖는 폐루프 4-단 시프트 레지스터(FC3~FC6)로 구성되고, 상기 4-단 시프트 레지스터 각각은 D-플립플롭의 데이터 입력에 접속되는 제1AND 게이트를 포함하는 것을 특징으로 하는 동기회로.
제6항 또는 제10항에 있어서, 상기 위상 조정 신호(CLR)는 상기 제1단(FC3)과 관련된 제1AND게이트의 입력을 제어하여 상기 제1단의 비반전 출력(Q)에서 주기적인 가능/불능의 제1펄스 파형을 제공하도록 하며, 상기 제1펄스 발생기의 마지막 단(FC6)의 비반전 출력(Q)에서 게이트 신호(P4)를 제공하도록 하는 것을 특징으로 하는 동기회로.
제8항에 있어서, 상기 제1클록 신호(CK1)의 주파수는 상기 제2클록 신호(CK2)의 주파수의 2배가 되며, 상기 제2펄스 발생기는 D-플립플롭의 데이터 입력에 접속된 제2AND 게이트를 갖는 발진회로(FC7)로 구성되고 상기 제1클록 신호(CK1)에 의해 제어되며, 상기 위상 조정 신호(CLR)는 상기 AND 게이트의 입력에 인가되는 것을 특징으로 하는 동기회로.
제8항에 있어서, 상기 제3샘플링 회로(FE3)는 상기 출력 신호(DOUT)가 인가되는 제1입력, 입력 신호(DIN)가 공급되는 제2입력, 상기 제2펄스 파형(ES)에 의해 제어되는 선택입력 및 상기 제1클록 신호(CK1)에 의해 제어되는 D-플립플롭에 접속된 출력을 포함하는 2-입력/1-출력으로 구성된 멀티플렉서를 구비하는 것을 특징으로 하는 동기회로.
제2항에 있어서, 상기 제1샘플링 및 레지스터 수단은 상기 제1샘플 값(SA)이 인가되는 제1입력, 상기 제3클록 신호(CK3)가 제공되는 제2입력, 상기 제1펄스 파형(PIN)에 의해 제어되는 선택 입력 및 상기 제1클록 신호(CK1)에 의해 제어되는 D-플립플롭에 접속된 출력을 갖는 2-입력/1-출력 멀티플렉서를 구비하는 것을 특징으로 하는 구동회로.
제2항에 있어서, 상기 제2샘플링 및 레지스터 수단은 상기 제2샘플 값(SB)이 인가되는 제1입력, 상기 제1샘플 값(SA)이 제공되는 제2입력, 상기 제1펄스 파형(PIN)에 의해 제어되는 선택입력 및 상기 제1클록 신호(CK1)에 의해 제어되는 D-플립플롭에 접속된 출력을 갖는 2-입력/1-출력 멀티플렉서를 구비하는 것을 특징으로 하는 구동회로.