JPH02107036A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH02107036A JPH02107036A JP63261827A JP26182788A JPH02107036A JP H02107036 A JPH02107036 A JP H02107036A JP 63261827 A JP63261827 A JP 63261827A JP 26182788 A JP26182788 A JP 26182788A JP H02107036 A JPH02107036 A JP H02107036A
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- Japan
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- data
- clock
- type flip
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Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 238000005070 sampling Methods 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビット位相同期回路、特に装置のクロ、りと周
波数が一致していて、ビット位相が任意な入力データを
扱うディジタル伝送装置およびディジタル処！！装置の
ために、入力データを装置のクロ、りの位相に同期化し
て出力するビット位相同期回路に関する。
波数が一致していて、ビット位相が任意な入力データを
扱うディジタル伝送装置およびディジタル処！！装置の
ために、入力データを装置のクロ、りの位相に同期化し
て出力するビット位相同期回路に関する。
従来、この種のビット位相同期回路は、データヒツトレ
ードよシも高い周波数のクロックを用いて、１ビット分
の期間をさらに細分化し、データの変化点が細分化され
た期間のどの区間にあるのかを判定して、データラッチ
のための最適位相を決定する方式を採用している。
ードよシも高い周波数のクロックを用いて、１ビット分
の期間をさらに細分化し、データの変化点が細分化され
た期間のどの区間にあるのかを判定して、データラッチ
のための最適位相を決定する方式を採用している。
上述した従来のど、ト位相同期回路は、クロック伝送の
速度が、データ伝送の速度の数倍の早さとなるため、デ
ータ伝送路に必要とする伝送帯域とクロック伝送路に必
要とする伝送帯域とに太きな隔たりが生じ、クロック伝
送路を構成するために必要な印刷配線回路、コネクタ、
同軸ケーブルには特性インピーダンスを高精度に整合さ
せた特殊な部品が必要となる欠点がある。
速度が、データ伝送の速度の数倍の早さとなるため、デ
ータ伝送路に必要とする伝送帯域とクロック伝送路に必
要とする伝送帯域とに太きな隔たりが生じ、クロック伝
送路を構成するために必要な印刷配線回路、コネクタ、
同軸ケーブルには特性インピーダンスを高精度に整合さ
せた特殊な部品が必要となる欠点がある。
本発明のビット位相同期回路は、同一の基準タイミング
信号によりディジタル信号処理を行なう複数のディジタ
ル装置間における入力ディジタル信号の授受に際してビ
ット位相同期をとるビット位相同期回路において、デー
タ入力端子に直列に接続されそれぞれ第１の遅延時間を
有する２ｎ−１段の遅延ゲートと、この２”−１段の遅
延ゲートの各段からのデータの１つをデータの遅延順と
制御入力であるｎビットバイナリの値の降順とを対応し
て選択する２ｆｌ−１セレクタと、この２”−１セレク
タの出力に直列に接続されそれぞれ第２の遅延時間を有
する２段の遅延ゲートと、この２段の遅延ゲートの第１
段目の遅延ゲートへの入力データ、第２段目の遅延ゲー
トへの入力データおよび第２段目の遅延ゲートの出力デ
ータのそ扛ぞれをサンプリングする第１．第２および第
３のＤ形フリ。
信号によりディジタル信号処理を行なう複数のディジタ
ル装置間における入力ディジタル信号の授受に際してビ
ット位相同期をとるビット位相同期回路において、デー
タ入力端子に直列に接続されそれぞれ第１の遅延時間を
有する２ｎ−１段の遅延ゲートと、この２”−１段の遅
延ゲートの各段からのデータの１つをデータの遅延順と
制御入力であるｎビットバイナリの値の降順とを対応し
て選択する２ｆｌ−１セレクタと、この２”−１セレク
タの出力に直列に接続されそれぞれ第２の遅延時間を有
する２段の遅延ゲートと、この２段の遅延ゲートの第１
段目の遅延ゲートへの入力データ、第２段目の遅延ゲー
トへの入力データおよび第２段目の遅延ゲートの出力デ
ータのそ扛ぞれをサンプリングする第１．第２および第
３のＤ形フリ。
ブフロップと、カウント出力により前記２”−１セレク
タに制御入力を与えるｎビットアップダウンバイナリカ
ウンタと、クロック出力端子と前記第１、第２および第
３のＤ形フリップフロップとｎビ、ドアツブダウンバイ
ナリカウンタとに共通のクロックを与えるクロック出力
回路と、前記第１および第２のＤ形フリップフロップの
それぞれの出力の論理値が異なっているときは前記ｎビ
ットアップダウンバイナリカウンタをダウンモードにし
、前記第２および第３のＤ形フリップフロップのそれぞ
れの出力の論理値が異なっているときは前記ｎビットア
ップダウンバイナリカウンタをアップモードにし、前記
第１．第２および第３のＤ形フリップフロップのそれぞ
れの出力の論理値が共に同じであるときは前記ｎビット
アップダウンバイナリカウンタを同期モードとしてカウ
ント動作を停止させる論理回路とを有することにより構
成される。
タに制御入力を与えるｎビットアップダウンバイナリカ
ウンタと、クロック出力端子と前記第１、第２および第
３のＤ形フリップフロップとｎビ、ドアツブダウンバイ
ナリカウンタとに共通のクロックを与えるクロック出力
回路と、前記第１および第２のＤ形フリップフロップの
それぞれの出力の論理値が異なっているときは前記ｎビ
ットアップダウンバイナリカウンタをダウンモードにし
、前記第２および第３のＤ形フリップフロップのそれぞ
れの出力の論理値が異なっているときは前記ｎビットア
ップダウンバイナリカウンタをアップモードにし、前記
第１．第２および第３のＤ形フリップフロップのそれぞ
れの出力の論理値が共に同じであるときは前記ｎビット
アップダウンバイナリカウンタを同期モードとしてカウ
ント動作を停止させる論理回路とを有することにより構
成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。クロック入
力端子３から入ったクロック信号は、規定された立上り
、立下り時間を保証するために、シーミツトトリガゲー
ト４により波形整形され、Ｄ形フリ、プフロップ１１，
１２．１３および第１表の真理値表の動作を行なう２ビ
、ドア、プダウンパイナリカウンタエ７のクロック入力
（ＣＬＫ）に与えられ、さらにクロック出力端子１８に
出力される。
力端子３から入ったクロック信号は、規定された立上り
、立下り時間を保証するために、シーミツトトリガゲー
ト４により波形整形され、Ｄ形フリ、プフロップ１１，
１２．１３および第１表の真理値表の動作を行なう２ビ
、ドア、プダウンパイナリカウンタエ７のクロック入力
（ＣＬＫ）に与えられ、さらにクロック出力端子１８に
出力される。
データ入力端子１から入ったデータは、シ、ｉ、トトリ
ガゲート２によシ波形整形され、波形整形されたデータ
はそれぞれ遅延時間ｔ！を持ち直列に接続された遅延ゲ
ー）５．６．７によって、４相化されたＡＯ、Ａ Ｉ
、 Ａ ２ 、 Ａ ３のデータとして出力される。こ
の４相化されたデータは第２表の真理値表の動作を行な
う４−１セレクタ８の何れか一つの経路を通シ、遅延時
間ｔ！を持ち直列に接続された遅延グー）９．１０によ
って３相化されたＤ Ｉ １ 、 Ｄ Ｉ ｚ 、 Ｄ
Ｉ ｓのデータとして出力さ第１表 第２表 れる。この３相化されたデータはそれぞれＤ形フリップ
フロップ１１，１２．１３によって１相のクロ、りでサ
ンプリングされ、Ｄ形フリ、プフロップ１１と１２との
出力はイクスクルーシブ回路１４で比較され、Ｄ形フリ
ップフロップ１２と１３との出力はイクスクルーシプ回
路１５で比較され、それらの比較ノア出力の論理積がア
ンド回路１６でとられる。このアンド回路１６の出力は
２ビツトアツプダウンバイナリカウンタ１７の５ｙｎｃ
入力に与えられ、イクスクルーシプ回路１５のオア出力
が２ピツドア、プダウンバイナリカウンタ１７のＵ／Ｄ
に与えられている。
ガゲート２によシ波形整形され、波形整形されたデータ
はそれぞれ遅延時間ｔ！を持ち直列に接続された遅延ゲ
ー）５．６．７によって、４相化されたＡＯ、Ａ Ｉ
、 Ａ ２ 、 Ａ ３のデータとして出力される。こ
の４相化されたデータは第２表の真理値表の動作を行な
う４−１セレクタ８の何れか一つの経路を通シ、遅延時
間ｔ！を持ち直列に接続された遅延グー）９．１０によ
って３相化されたＤ Ｉ １ 、 Ｄ Ｉ ｚ 、 Ｄ
Ｉ ｓのデータとして出力さ第１表 第２表 れる。この３相化されたデータはそれぞれＤ形フリップ
フロップ１１，１２．１３によって１相のクロ、りでサ
ンプリングされ、Ｄ形フリ、プフロップ１１と１２との
出力はイクスクルーシブ回路１４で比較され、Ｄ形フリ
ップフロップ１２と１３との出力はイクスクルーシプ回
路１５で比較され、それらの比較ノア出力の論理積がア
ンド回路１６でとられる。このアンド回路１６の出力は
２ビツトアツプダウンバイナリカウンタ１７の５ｙｎｃ
入力に与えられ、イクスクルーシプ回路１５のオア出力
が２ピツドア、プダウンバイナリカウンタ１７のＵ／Ｄ
に与えられている。
以上の構成により、同期がとれている場合は５ｙｎｃ入
力に論理Ｈレベルが入力されて、２ビツトアツプダウン
バイナリカウンタ１７をホールドし、４−１セレクタ８
のセレクト信号を固定して、ビット位相同期化された信
号がデータ出力端子１９から出力される。
力に論理Ｈレベルが入力されて、２ビツトアツプダウン
バイナリカウンタ１７をホールドし、４−１セレクタ８
のセレクト信号を固定して、ビット位相同期化された信
号がデータ出力端子１９から出力される。
同期がとれていない場合は５ｙｎｃ入力に論理Ｌレベル
が入力され、Ｄ形フリ、ブフロップ１２と１３との出力
が違っていれば、Ｕ／Ｄ入力に論理Ｈレベルが入力され
て、２ビツトアツプダウンバイナリカウンタ１７はカウ
ントアツプして、データを遅らせるように４−１セレク
タ８が制御される。またＤ形フリ、プフロップ１１と１
２との出力が違っていて、Ｄ形フリップフロップ１２と
１３との出力が同じなら、５ｙｎｃ入力には論理Ｌレベ
ルが入力され、Ｕ／Ｄ入力に論理Ｌレベルが入力されて
データを進ませるように４−１セレクタ８を制御する。
が入力され、Ｄ形フリ、ブフロップ１２と１３との出力
が違っていれば、Ｕ／Ｄ入力に論理Ｈレベルが入力され
て、２ビツトアツプダウンバイナリカウンタ１７はカウ
ントアツプして、データを遅らせるように４−１セレク
タ８が制御される。またＤ形フリ、プフロップ１１と１
２との出力が違っていて、Ｄ形フリップフロップ１２と
１３との出力が同じなら、５ｙｎｃ入力には論理Ｌレベ
ルが入力され、Ｕ／Ｄ入力に論理Ｌレベルが入力されて
データを進ませるように４−１セレクタ８を制御する。
そして同期がとれるまで、このフィードバックが行なわ
れる。また、３つのＤ形りリップフロップ１１，１２．
１３の比較結果はｌクロックサイクルで比較されるので
、きわめて速い動作が可能である。
れる。また、３つのＤ形りリップフロップ１１，１２．
１３の比較結果はｌクロックサイクルで比較されるので
、きわめて速い動作が可能である。
第２図は第１図の主要点における波形図で、Ｄ形フリッ
プフロップ１１，１２．１３のデータ入力端子りの入力
データＤＩｌ、ＤＩ、、ＤＩ、 、シェばットトリガゲ
ート４の出力クロックＣＬＫおよびデータ出力端子１９
の出力の位相関係を示している。
プフロップ１１，１２．１３のデータ入力端子りの入力
データＤＩｌ、ＤＩ、、ＤＩ、 、シェばットトリガゲ
ート４の出力クロックＣＬＫおよびデータ出力端子１９
の出力の位相関係を示している。
遅延時間１．．１．の目安は、クロックのサイクルタイ
ムをＴ、ライズタイムの最大値を’ｒｌｎａＸ＋フリッ
プ７０ツブのセットアツプタイムをｔ。
ムをＴ、ライズタイムの最大値を’ｒｌｎａＸ＋フリッ
プ７０ツブのセットアツプタイムをｔ。
ホールドタイムをｔｈとすると、
Ｔ／２＜３ｔｌ（全可変遅延時間） ＜Ｔｔｒｍａｘ（
ｉｓまたはｔｈの大きい方） ＜ ｔｓ ＜ ’ｒ／′
２ ｔ ｒｍａｘであるが、相乗平均をとジ標準値Ｔ
１ ｔ７ｐ ！ Ｔ２１７ｐを求めると、 ｊｌｔ、、＝ Ｔ／１８・（Ｔ ｔｒｍａｘ）ここ
で、’ｒ：＝６．４ ｎｓ 、 ｔｒｌ、、１ｘ＝Ｑ、
４ ｎｓ 。
ｉｓまたはｔｈの大きい方） ＜ ｔｓ ＜ ’ｒ／′
２ ｔ ｒｍａｘであるが、相乗平均をとジ標準値Ｔ
１ ｔ７ｐ ！ Ｔ２１７ｐを求めると、 ｊｌｔ、、＝ Ｔ／１８・（Ｔ ｔｒｍａｘ）ここ
で、’ｒ：＝６．４ ｎｓ 、 ｔｒｌ、、１ｘ＝Ｑ、
４ ｎｓ 。
ｔ、 ＝Ｑ、３５ ｎｓ 、 ｔｈ ＝０．１５ ｎ
ｓ とすると、ｊｌ ｔｙｐ中１．５ ｎ Ｓ ｒ
ｆ２ｔｙｐキＱ、９９ｎｓとなる。
ｓ とすると、ｊｌ ｔｙｐ中１．５ ｎ Ｓ ｒ
ｆ２ｔｙｐキＱ、９９ｎｓとなる。
１段当りのゲート遅延時間として０．２４ｎＳ 。
ものを使うとすると、可変用の遅延ゲー）５，６゜７は
それぞれゲート６設置列、固定された遅延ケ−）９．１
０はそれぞれゲート４段面列とすればよい。また、最大
値と最小値との比は１．では（Ｔ ｉｒｍａｘ）／（
Ｔ／２）＝１．８７５．１．では（′ｒ／ ２ ｔ
ｒｍｍｘ ） ／ Ｔ ｓ ＝ ８ となり、ＬＳＩ
内の遅延時間のばらつきでも実現可能である。
それぞれゲート６設置列、固定された遅延ケ−）９．１
０はそれぞれゲート４段面列とすればよい。また、最大
値と最小値との比は１．では（Ｔ ｉｒｍａｘ）／（
Ｔ／２）＝１．８７５．１．では（′ｒ／ ２ ｔ
ｒｍｍｘ ） ／ Ｔ ｓ ＝ ８ となり、ＬＳＩ
内の遅延時間のばらつきでも実現可能である。
また、Ｄ形フリップフロップ１１．１２．１３のリセッ
ト几、セッ）８を使用すれば、制御回路のテストが出来
る。
ト几、セッ）８を使用すれば、制御回路のテストが出来
る。
なお、設定分解能を上げるために２ピツドア。
プダウンバイナリカウンタ１７をｎピッドア、プダウン
カウンタにし、４−１セレクタ８を２ｒ″−１セレクタ
にすることもできるが、ビット同期がとれるまでに要す
る時間等が長くなるので、実用的な最適値が存在する。
カウンタにし、４−１セレクタ８を２ｒ″−１セレクタ
にすることもできるが、ビット同期がとれるまでに要す
る時間等が長くなるので、実用的な最適値が存在する。
ｎビットアップダクンカウンタと２”−１セレクタとを
組合せ、ビット位相同期をとるために必要な最大クロ、
り数は２ でる。
組合せ、ビット位相同期をとるために必要な最大クロ、
り数は２ でる。
以上説明したように本発明は、ディジタル装置間を固定
された遅延回路によシ３相化し、その３相データを１相
のクロックによシサンプリングして、その３出力が一致
するように可変用の遅延回路を制御することにより、装
置のクロ、りと同じ周波数のクロ、りを用いてビット位
相同期をとることができ、１相クロツクでよいので同期
式の設計に適し、試験が容易であり、微分回路を使用し
ないで論理的エツジを検出するので誤動作に強いと云う
効果がある。このことは周波数を一致させて動作するデ
ィジタルシステムでは、有線、無線の長距離伝送を除け
は、データの授受によるジッタは殆んど±０． Ｉ Ｕ
Ｉ （Ｕｎｉｔ Ｉｎｔｅｒｖａｌ 、 １ビット期
間）以下であシ、本発明では０．５ Ｕ Ｉ未満の禁止
領域まで許容できるので、これらのディジタル装置間の
データのビット位相同期回路に利用することができる効
果がある。
された遅延回路によシ３相化し、その３相データを１相
のクロックによシサンプリングして、その３出力が一致
するように可変用の遅延回路を制御することにより、装
置のクロ、りと同じ周波数のクロ、りを用いてビット位
相同期をとることができ、１相クロツクでよいので同期
式の設計に適し、試験が容易であり、微分回路を使用し
ないで論理的エツジを検出するので誤動作に強いと云う
効果がある。このことは周波数を一致させて動作するデ
ィジタルシステムでは、有線、無線の長距離伝送を除け
は、データの授受によるジッタは殆んど±０． Ｉ Ｕ
Ｉ （Ｕｎｉｔ Ｉｎｔｅｒｖａｌ 、 １ビット期
間）以下であシ、本発明では０．５ Ｕ Ｉ未満の禁止
領域まで許容できるので、これらのディジタル装置間の
データのビット位相同期回路に利用することができる効
果がある。
また構成要素が何れもモノリシック化が可能な素子であ
るので、ＩＣ化により容易に超小型にすることができる
利点がある。
るので、ＩＣ化により容易に超小型にすることができる
利点がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
主要部の波形図である。 ｌ・・・・・・データ入力端子、２，４・・°・・・シ
ュミットトリガゲート、３・・・・・・クロック入力端
子、５，６゜７．９．１０・・・・・・遅延ケート、８
・・・・・・４−１ セＶクタ、１１，１２．１３・・
・・・・Ｄ形フリツフ゛フロップ、１４．１５・・・・
・・イクスクルーシブ回路、１６・・・・・・アンド回
路、１７・・・・・・２ビツトアツプダウンバイナリカ
ウンタ、１８・・・・・・クロック出力端子、１９・・
・・・・データ出力端子〇
主要部の波形図である。 ｌ・・・・・・データ入力端子、２，４・・°・・・シ
ュミットトリガゲート、３・・・・・・クロック入力端
子、５，６゜７．９．１０・・・・・・遅延ケート、８
・・・・・・４−１ セＶクタ、１１，１２．１３・・
・・・・Ｄ形フリツフ゛フロップ、１４．１５・・・・
・・イクスクルーシブ回路、１６・・・・・・アンド回
路、１７・・・・・・２ビツトアツプダウンバイナリカ
ウンタ、１８・・・・・・クロック出力端子、１９・・
・・・・データ出力端子〇
Claims (1)
- 同一の基準タイミング信号によりディジタル信号処理を
行なう複数のディジタル装置間における入力ディジタル
信号の授受に際してビット位相同期をとるビット位相同
期回路において、データ入力端子に直列に接続されそれ
ぞれ第１の遅延時間を有する２＾ｎ−１段の遅延ゲート
と、この２＾ｎ−１段の遅延ゲートの各段からのデータ
の１つをデータの遅延順と制御入力であるｎビットバイ
ナリの値の降順とを対応して選択する２＾ｎ−１セレク
タと、この２＾ｎ−１セレクタの出力に直列に接続され
それぞれ第２の遅延時間を有する２段の遅延ゲートと、
この２段の遅延ゲートの第１段目の遅延ゲートへの入力
データ、第２段目の遅延ゲートへの入力データおよび第
２段目の遅延ゲートの出力データのそれぞれをサンプリ
ングする第１、第２および第３のＤ形フリップフロップ
と、カウント出力により前記２＾ｎ−１セレクタに制御
入力を与えるｎビットアップダウンバイナリカウンタと
、クロック出力端子と前記第１、第２および第３のＤ形
フリップフロップとｎビットアップダウンバイナリカウ
ンタとに共通のクロックを与えるクロック出力回路と、
前記第１および第２のＤ形フリップフロップのそれぞれ
の出力の論理値が異なっているときは前記ｎビットアッ
プダウンバイナリカウンタをダウンモードにし、前記第
２および第３のＤ形フリップフロップのそれぞれの出力
の論理値が異なっているときは前記ｎビットアップダウ
ンバイナリカウンタをアップモードにし、前記第１、第
２および第３のＤ形フリップフロップのそれぞれの出力
の論理値が共に同じであるときは前記ｎビットアップダ
ウンバイナリカウンタを同期モードとしてカウント動作
を停止させる論理回路とを有することを特徴とするビッ
ト位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261827A JPH02107036A (ja) | 1988-10-17 | 1988-10-17 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261827A JPH02107036A (ja) | 1988-10-17 | 1988-10-17 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02107036A true JPH02107036A (ja) | 1990-04-19 |
Family
ID=17367287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261827A Pending JPH02107036A (ja) | 1988-10-17 | 1988-10-17 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02107036A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6990597B2 (en) | 2000-10-19 | 2006-01-24 | Seiko Epson Corporation | Clock generation circuit, data transfer control device, and electronic instrument |
| JP2006109208A (ja) * | 2004-10-07 | 2006-04-20 | Kawasaki Microelectronics Kk | 位相比較器 |
| US7254205B2 (en) | 1999-08-13 | 2007-08-07 | Agere Systems Inc. | Signal processing method and apparatus for ensuring a desired relationship between signals |
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| JP2007293911A (ja) * | 1996-09-17 | 2007-11-08 | Fujitsu Ltd | 半導体装置 |
| JP2010524277A (ja) * | 2007-03-12 | 2010-07-15 | モサイド・テクノロジーズ・インコーポレーテッド | 直列接続された半導体デバイスの構成内のクロック信号同期の方法および装置 |
-
1988
- 1988-10-17 JP JP63261827A patent/JPH02107036A/ja active Pending
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