JPH0865105A - サンプリング周波数変換装置 - Google Patents
サンプリング周波数変換装置Info
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- JPH0865105A JPH0865105A JP19411194A JP19411194A JPH0865105A JP H0865105 A JPH0865105 A JP H0865105A JP 19411194 A JP19411194 A JP 19411194A JP 19411194 A JP19411194 A JP 19411194A JP H0865105 A JPH0865105 A JP H0865105A
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- Japan
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- time
- sampling
- clock signal
- data
- sampling frequency
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Abstract
(57)【要約】
【目的】 出力データ信号の標本化時刻を計数する計時
手段の動作クロック周波数を低減し，もって装置全体の
動作クロック周波数を低減したサンプリング周波数変換
装置を提供することにある。 【構成】 第１のサンプリング周波数を有する第１のク
ロック信号で標本化された入力データを第２のサンプリ
ング周波数を有する第２のクロック信号で標本化し直し
た出力データに変換せしめる時変係数フィルタと，所定
の周波数の動作クロック信号が与えられ上記第２のクロ
ック信号の標本化時刻を計測する計時手段と，該計時手
段から与えられる標本化時刻データをアドレスデータと
して入力し該標本化時刻で定まる係数を上記時変係数フ
ィルタに与える第１の記憶手段とを備えたサンプリング
周波数変換装置において，上記計時手段は，動作クロッ
ク信号を上記第２のクロック信号とする計時手段であっ
て，該計時手段と上記第１の記憶手段との間に該第１の
メモリ手段に与える上記アドレスデータを記憶した第２
の記憶手段を具備して成るサンプリング周波数変換装
置。
手段の動作クロック周波数を低減し，もって装置全体の
動作クロック周波数を低減したサンプリング周波数変換
装置を提供することにある。 【構成】 第１のサンプリング周波数を有する第１のク
ロック信号で標本化された入力データを第２のサンプリ
ング周波数を有する第２のクロック信号で標本化し直し
た出力データに変換せしめる時変係数フィルタと，所定
の周波数の動作クロック信号が与えられ上記第２のクロ
ック信号の標本化時刻を計測する計時手段と，該計時手
段から与えられる標本化時刻データをアドレスデータと
して入力し該標本化時刻で定まる係数を上記時変係数フ
ィルタに与える第１の記憶手段とを備えたサンプリング
周波数変換装置において，上記計時手段は，動作クロッ
ク信号を上記第２のクロック信号とする計時手段であっ
て，該計時手段と上記第１の記憶手段との間に該第１の
メモリ手段に与える上記アドレスデータを記憶した第２
の記憶手段を具備して成るサンプリング周波数変換装
置。
Description
【０００１】
【産業上の利用分野】本発明は，通信装置を始め，種々
のディジタル信号処理装置に用いられるサンプリング周
波数変換装置に関するものである。
のディジタル信号処理装置に用いられるサンプリング周
波数変換装置に関するものである。
【０００２】
【従来の技術】動作標本化周波数の異なる複数の回路間
でデータを授受するディジタル信号処理装置において
は，各回路間にサンプリング周波数を任意の変換比で変
換できるサンプリング周波数変換装置が必要となるが，
従来，このサンプリング周波数変換装置は，サンプリン
グ周波数の変換比が簡単な整数比でない場合等，その動
作クロック周波数が著しく高くなり，ハードウェア構成
が非常に複雑となるため，回路規模の増大，消費電力の
増加等の問題を招来していた。この点を配慮したサンプ
リング周波数変換装置の公知技術としては，例えば，特
開平４−３３２２１４号公報「高速補間装置」に示され
ているように，時変係数ＦＩＲ (Finite Impulse Respo
nse ）フィルタを用いたサンプリング周波数変換装置の
例が知られている。以下，この従来例について図３を参
照して説明する。
でデータを授受するディジタル信号処理装置において
は，各回路間にサンプリング周波数を任意の変換比で変
換できるサンプリング周波数変換装置が必要となるが，
従来，このサンプリング周波数変換装置は，サンプリン
グ周波数の変換比が簡単な整数比でない場合等，その動
作クロック周波数が著しく高くなり，ハードウェア構成
が非常に複雑となるため，回路規模の増大，消費電力の
増加等の問題を招来していた。この点を配慮したサンプ
リング周波数変換装置の公知技術としては，例えば，特
開平４−３３２２１４号公報「高速補間装置」に示され
ているように，時変係数ＦＩＲ (Finite Impulse Respo
nse ）フィルタを用いたサンプリング周波数変換装置の
例が知られている。以下，この従来例について図３を参
照して説明する。
【０００３】図３において，入力端子１に印加された入
力データは，まずスイッチ２の一方の端子に与えられ
る。このスイッチ２には，基準クロック発生器１０から
発生した周波数ｆの基準クロックをＮ分周（Ｎは正の整
数）した周波数ｆ／Ｎの入力サンプリングクロック（以
下，クロックｆin）が与えられており，上記入力データ
は，このクロックｆinの入力タイミングに従って標本化
され，時変係数フィルタ３に供給される。時変係数フィ
ルタ３は，この入力サンプリングクロックｆinの入力タ
イミング（入力サンプルレート）に従って入力データｘ
（ｔ）を取り込み，内部のデータを順次更新させる一方
で，上記基準クロックをＭ分周（Ｍは正の整数であって
Ｍ≠Ｎ）した周波数ｆ／Ｍなる出力サンプルリングクロ
ック（以下，クロックｆout ）の入力タイミング（出力
サンプルレート）に従って所定の積和演算処理を行い，
サンプリング周波数を変換し直したデータｙ（ｔ）を出
力する。一方，カウンタ４は，上記周波数ｆの基準クロ
ック信号を動作クロック信号として高速にカウンタ値を
更新し，ラッチ５に該カウンタ値を順次出力している
が，上記入力サンプルレートに従って入力データｘ
（ｔ）が取り込まれると同時にカウンタ値を一旦リセッ
トし，カウンタ値をリセットした後は直ちにカウントを
開始し，再びカウント値を更新している。また，ラッチ
５は，上記出力サンプリングクロックｆout が入力され
た時刻におけるカウンタ値を保持し，補間係数が記憶さ
れているメモリ６に対し，この保持したカウンタ値をア
ドレスデータとして与える。メモリ６に与えられるアド
レスデータ，即ち上記保持されたカウンタ値は，データ
が入力されてから最初に出力されるまでの時間（出力デ
ータの標本化時刻）に対応している。メモリ６は，この
アドレスデータによって指定されたアドレスに予め記憶
された所定の補間係数を読み出し，時変係数α（ｔ）を
時変係数フィルタ３に与える。
力データは，まずスイッチ２の一方の端子に与えられ
る。このスイッチ２には，基準クロック発生器１０から
発生した周波数ｆの基準クロックをＮ分周（Ｎは正の整
数）した周波数ｆ／Ｎの入力サンプリングクロック（以
下，クロックｆin）が与えられており，上記入力データ
は，このクロックｆinの入力タイミングに従って標本化
され，時変係数フィルタ３に供給される。時変係数フィ
ルタ３は，この入力サンプリングクロックｆinの入力タ
イミング（入力サンプルレート）に従って入力データｘ
（ｔ）を取り込み，内部のデータを順次更新させる一方
で，上記基準クロックをＭ分周（Ｍは正の整数であって
Ｍ≠Ｎ）した周波数ｆ／Ｍなる出力サンプルリングクロ
ック（以下，クロックｆout ）の入力タイミング（出力
サンプルレート）に従って所定の積和演算処理を行い，
サンプリング周波数を変換し直したデータｙ（ｔ）を出
力する。一方，カウンタ４は，上記周波数ｆの基準クロ
ック信号を動作クロック信号として高速にカウンタ値を
更新し，ラッチ５に該カウンタ値を順次出力している
が，上記入力サンプルレートに従って入力データｘ
（ｔ）が取り込まれると同時にカウンタ値を一旦リセッ
トし，カウンタ値をリセットした後は直ちにカウントを
開始し，再びカウント値を更新している。また，ラッチ
５は，上記出力サンプリングクロックｆout が入力され
た時刻におけるカウンタ値を保持し，補間係数が記憶さ
れているメモリ６に対し，この保持したカウンタ値をア
ドレスデータとして与える。メモリ６に与えられるアド
レスデータ，即ち上記保持されたカウンタ値は，データ
が入力されてから最初に出力されるまでの時間（出力デ
ータの標本化時刻）に対応している。メモリ６は，この
アドレスデータによって指定されたアドレスに予め記憶
された所定の補間係数を読み出し，時変係数α（ｔ）を
時変係数フィルタ３に与える。
【０００４】時変係数フィルタ３では，この与えられた
時変係数αn（ｔ） を用いて，入力データに所定の積和
演算を施した後，サンプリング周波数が変換された出力
データｙ（ｔ）を出力サンプルレートに従ってスイッチ
１１に出力する。スイッチ１１には，出力サンプリング
クロックｆout が供給されており，同様に上記出力サン
プルレートに従って出力データｙ（ｔ）を標本化して，
出力端子１２に出力する。このようにして，サンプリン
グ周波数の変換が行われる。
時変係数αn（ｔ） を用いて，入力データに所定の積和
演算を施した後，サンプリング周波数が変換された出力
データｙ（ｔ）を出力サンプルレートに従ってスイッチ
１１に出力する。スイッチ１１には，出力サンプリング
クロックｆout が供給されており，同様に上記出力サン
プルレートに従って出力データｙ（ｔ）を標本化して，
出力端子１２に出力する。このようにして，サンプリン
グ周波数の変換が行われる。
【０００５】
【発明が解決しようとする課題】前述の従来技術におい
ては，上述したように，入出力サンプリング周波数の比
が簡単な整数比ではない場合であっても，比較的簡易な
構成で低速に動作するサンプリング周波数変換装置を実
現している。しかし，データ信号が入力されてから最初
に出力されるまでの時間，すなわち，出力データの標本
化時刻を高精度に計測する必要が有ることから，計時手
段については依然として高速のカウント動作が必要であ
り，サンプリング周波数変換装置全体で考えると，その
動作周波数を低減できない問題を有していた。また，入
力と出力のサンプリングクロックｆinとｆout が非同期
であるシステムにおいて，この両サンプリングクロック
のタイミングが非常に近接しているときには，上記時変
係数フィルタにおけるデータの更新動作及び積和演算動
作が，使用するデバイスの状態によっては正しい順序で
行なわれず，その結果，誤ったデータが出力される危険
性を有していた。本発明者は，サンプリング周波数変換
装置について研究した結果，入出力のサンプリングクロ
ックｆinとｆout が同期状態に有るとき，上記時変係数
を格納したメモリ６に与えられるアドレスデータを出力
データの標本化時刻毎に時系列的に捉えると，所定の規
則に従う数列となり，高速のカウント動作を必要とせず
に，正しい標本化時刻データが得られることを発見し
た。
ては，上述したように，入出力サンプリング周波数の比
が簡単な整数比ではない場合であっても，比較的簡易な
構成で低速に動作するサンプリング周波数変換装置を実
現している。しかし，データ信号が入力されてから最初
に出力されるまでの時間，すなわち，出力データの標本
化時刻を高精度に計測する必要が有ることから，計時手
段については依然として高速のカウント動作が必要であ
り，サンプリング周波数変換装置全体で考えると，その
動作周波数を低減できない問題を有していた。また，入
力と出力のサンプリングクロックｆinとｆout が非同期
であるシステムにおいて，この両サンプリングクロック
のタイミングが非常に近接しているときには，上記時変
係数フィルタにおけるデータの更新動作及び積和演算動
作が，使用するデバイスの状態によっては正しい順序で
行なわれず，その結果，誤ったデータが出力される危険
性を有していた。本発明者は，サンプリング周波数変換
装置について研究した結果，入出力のサンプリングクロ
ックｆinとｆout が同期状態に有るとき，上記時変係数
を格納したメモリ６に与えられるアドレスデータを出力
データの標本化時刻毎に時系列的に捉えると，所定の規
則に従う数列となり，高速のカウント動作を必要とせず
に，正しい標本化時刻データが得られることを発見し
た。
【０００６】本発明の第１の目的は，サンプリング周波
数変換装置において，出力データの標本化時刻を計測す
る計時手段の動作クロック周波数を低減し，もってサン
プリング周波数変換装置全体の動作クロック周波数を低
減することにある。また，本発明の第２の目的は，入出
力のサンプリングクロックが非同期状態で与えられるシ
ステムであっても，常に正しいタイミングでデータの更
新動作，積和演算動作を行うことのできるサンプリング
周波数変換装置を提供することにある。
数変換装置において，出力データの標本化時刻を計測す
る計時手段の動作クロック周波数を低減し，もってサン
プリング周波数変換装置全体の動作クロック周波数を低
減することにある。また，本発明の第２の目的は，入出
力のサンプリングクロックが非同期状態で与えられるシ
ステムであっても，常に正しいタイミングでデータの更
新動作，積和演算動作を行うことのできるサンプリング
周波数変換装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は上記第１の目的
を達成するために，第１のサンプリング周波数を有する
第１のクロック信号で標本化された入力データを第２の
サンプリング周波数を有する第２のクロック信号で標本
化し直した出力データに変換せしめる時変係数フィルタ
と，所定の周波数の動作クロック信号が与えられ上記第
２のクロック信号の標本化時刻を計測する計時手段と，
該計時手段から与えられる標本化時刻データをアドレス
データとして入力し該標本化時刻で定まる係数を上記時
変係数フィルタに与える第１の記憶手段とを備えたサン
プリング周波数変換装置において，上記計時手段は，動
作クロック信号を上記第２のクロック信号とする計時手
段であって，該計時手段と上記第１の記憶手段との間に
該第１のメモリ手段に与える上記アドレスデータを記憶
した第２の記憶手段を備える構成としたものである。ま
た，上記第２の目的を達成するために，入出力のサンプ
リングクロックの近接を検知したときにクロック間のわ
ずかな時間差から正しい演算順序を決定できるように，
上記第１のクロック信号と第２のクロック信号の衝突を
検出したとき検出信号を出力するエッジ検出回路と，該
エッジ検出回路に接続され上記検出信号が与えられたと
き，所定の順序付けに従って入力処理動作および出力処
理動作を行うための順序回路とを備える構成としたもの
である。
を達成するために，第１のサンプリング周波数を有する
第１のクロック信号で標本化された入力データを第２の
サンプリング周波数を有する第２のクロック信号で標本
化し直した出力データに変換せしめる時変係数フィルタ
と，所定の周波数の動作クロック信号が与えられ上記第
２のクロック信号の標本化時刻を計測する計時手段と，
該計時手段から与えられる標本化時刻データをアドレス
データとして入力し該標本化時刻で定まる係数を上記時
変係数フィルタに与える第１の記憶手段とを備えたサン
プリング周波数変換装置において，上記計時手段は，動
作クロック信号を上記第２のクロック信号とする計時手
段であって，該計時手段と上記第１の記憶手段との間に
該第１のメモリ手段に与える上記アドレスデータを記憶
した第２の記憶手段を備える構成としたものである。ま
た，上記第２の目的を達成するために，入出力のサンプ
リングクロックの近接を検知したときにクロック間のわ
ずかな時間差から正しい演算順序を決定できるように，
上記第１のクロック信号と第２のクロック信号の衝突を
検出したとき検出信号を出力するエッジ検出回路と，該
エッジ検出回路に接続され上記検出信号が与えられたと
き，所定の順序付けに従って入力処理動作および出力処
理動作を行うための順序回路とを備える構成としたもの
である。
【０００８】
【作用】その結果，時変係数フィルタの係数値を決める
ためのカウンタを高速に動作させる必要が無く，サンプ
リング周波数変換装置全体の動作速度を低減できるた
め，高安定，低消費電力化が可能となり，より高いサン
プリング周波数への応用が可能となる。また，入出力の
サンプリングクロックが非同期であるシステムにおい
て，常に正しい順序でデータ処理が行なわれ，正しい演
算結果を得ることができるため，高精度，高安定なサン
プリング周波数変換装置が実現できる。
ためのカウンタを高速に動作させる必要が無く，サンプ
リング周波数変換装置全体の動作速度を低減できるた
め，高安定，低消費電力化が可能となり，より高いサン
プリング周波数への応用が可能となる。また，入出力の
サンプリングクロックが非同期であるシステムにおい
て，常に正しい順序でデータ処理が行なわれ，正しい演
算結果を得ることができるため，高精度，高安定なサン
プリング周波数変換装置が実現できる。
【０００９】
【実施例】以下，本発明の一実施例について，図１を参
照して詳細に説明する。本実施例は，入出力のサンプリ
ングクロックｆinとｆout とが同期状態で与えられるシ
ステムに好適なサンプリング周波数変換装置の一例であ
る。図１は本発明の一実施例の構成を示すブロック図で
ある。図１において，入力端子１は，スイッチ２，時変
係数フィルタ３，スイッチ１１を介して出力端子１２に
接続される。一方，基準クロック発生器１０は，Ｎ分周
器８を介してスイッチ２と，Ｍ分周器９を介してスイッ
チ１１，カウンタ１０１，ラッチ５に接続されている。
カウンタ１０１はラッチ５，メモリ１０２，メモリ６を
介して時変係数フィルタ３に接続されている。以下，本
実施例の動作について説明する。
照して詳細に説明する。本実施例は，入出力のサンプリ
ングクロックｆinとｆout とが同期状態で与えられるシ
ステムに好適なサンプリング周波数変換装置の一例であ
る。図１は本発明の一実施例の構成を示すブロック図で
ある。図１において，入力端子１は，スイッチ２，時変
係数フィルタ３，スイッチ１１を介して出力端子１２に
接続される。一方，基準クロック発生器１０は，Ｎ分周
器８を介してスイッチ２と，Ｍ分周器９を介してスイッ
チ１１，カウンタ１０１，ラッチ５に接続されている。
カウンタ１０１はラッチ５，メモリ１０２，メモリ６を
介して時変係数フィルタ３に接続されている。以下，本
実施例の動作について説明する。
【００１０】入力端子１に印加された入力データは，ま
ずスイッチ２の一方の端子に与えられる。このスイッチ
２には，基準クロック発生器１０から発生した周波数ｆ
の基準クロックをＮ分周した周波数ｆ／Ｎなる入力サン
プリングクロックｆinが与えられており，上記入力デー
タは，このクロックｆinの入力タイミングに従って標本
化され，時変係数フィルタ３に供給される。時変係数フ
ィルタ３は，この入力サンプリングクロックｆinの入力
タイミング（入力サンプルレート）に従って入力データ
ｘ（ｔ）を取り込み，既に取り込まれている過去のデー
タをそのタップ数分だけ順次シフトし，内部のデータを
順次更新させる一方で，上記基準クロックをＭ分周した
周波数ｆ／Ｍなる出力サンプルリングクロックｆout の
入力タイミング（出力サンプルレート）に従って所定の
積和演算処理を行い，サンプリング周波数を変換し直し
たデータｙ（ｔ）を出力する。一方，カウンタ１０１
は，基準クロック発生器１０で発生させた基準クロック
をＭ分周器９でＭ分周した周波数ｆ／Ｍなる出力サンプ
リングクロックｆout が動作クロック信号として与えら
れている。このカウンタ１０１は，Ｎ進カウンタになっ
ており，０から（Ｎ−１）までのカウンタ値を取り，ラ
ッチ５に該カウンタ値を順次出力している。 入出力の
サンプリングクロック信号ｆinとｆout が同期している
とき，メモリ６に与えられるアドレスデータは，出力デ
ータの標本化時刻で時系列的に見ると，所定の規則に従
い０から（Ｎ−１）までの値を取る数列となっている。
ずスイッチ２の一方の端子に与えられる。このスイッチ
２には，基準クロック発生器１０から発生した周波数ｆ
の基準クロックをＮ分周した周波数ｆ／Ｎなる入力サン
プリングクロックｆinが与えられており，上記入力デー
タは，このクロックｆinの入力タイミングに従って標本
化され，時変係数フィルタ３に供給される。時変係数フ
ィルタ３は，この入力サンプリングクロックｆinの入力
タイミング（入力サンプルレート）に従って入力データ
ｘ（ｔ）を取り込み，既に取り込まれている過去のデー
タをそのタップ数分だけ順次シフトし，内部のデータを
順次更新させる一方で，上記基準クロックをＭ分周した
周波数ｆ／Ｍなる出力サンプルリングクロックｆout の
入力タイミング（出力サンプルレート）に従って所定の
積和演算処理を行い，サンプリング周波数を変換し直し
たデータｙ（ｔ）を出力する。一方，カウンタ１０１
は，基準クロック発生器１０で発生させた基準クロック
をＭ分周器９でＭ分周した周波数ｆ／Ｍなる出力サンプ
リングクロックｆout が動作クロック信号として与えら
れている。このカウンタ１０１は，Ｎ進カウンタになっ
ており，０から（Ｎ−１）までのカウンタ値を取り，ラ
ッチ５に該カウンタ値を順次出力している。 入出力の
サンプリングクロック信号ｆinとｆout が同期している
とき，メモリ６に与えられるアドレスデータは，出力デ
ータの標本化時刻で時系列的に見ると，所定の規則に従
い０から（Ｎ−１）までの値を取る数列となっている。
【００１１】ここで，この所定の規則に従う数列につい
て具体的に説明する。本実施例において，基準クロック
ｆと入力サンプリングクロックｆinとの周波数の比は，
ｆ／ｆin＝Ｎであり，基準クロックと出力サンプリング
クロックｆout との周波数の比は，ｆ／ｆout ＝Ｍとな
っている（Ｎ，Ｍは正の整数，Ｎ＞Ｍ）。また，出力デ
ータの標本化時刻におけるカウンタ値は，前回出力され
た時のカウンタ値にＭを加算し，Ｎで割った剰余で与え
られ，要素Ｎの数列が繰り返される。具体例として，ｆ
in＝４８ｋＨｚ，ｆout ＝７６ｋＨｚ，ｆ＝９１２ｋＨ
ｚ（Ｎ＝１９，Ｍ＝１２）とし，ｍｏｄ（ｋ，ｍ）はｋ
をｍで割った剰余，最初の出力時間のカウント値を０と
すると， ０→ 0+12=12 → 12+12=24, mod(24,19)=5 → 5+12=17
→17+12=29, mod(29,19)=10 → 10+12=22, mod(22,
19)=3 → 3+12=15 → 15+12=27, mod(27,19)=8→ 8+12
=20, mod(20,19)=1 → 1+12=13 → 13+12=25, mod(25,1
9)=6 → 6+12=18 → 18+12=30, mod(30,19)=11→ 1
1+12=23, mod(23,19)=4→ 4+12=16 →
16+12=28, mod(28,19)=9 → 9+12=21, mod(21,19)=2
→ 2+12=14, → 14+12=26, mod(26,19)=
7 → 7+12=19,mod(19,19)=０ となり，数列は{0,12,5,17,10,3,15,8,1,13,6,18,11,4,
16,9,2,14,7}となる。
て具体的に説明する。本実施例において，基準クロック
ｆと入力サンプリングクロックｆinとの周波数の比は，
ｆ／ｆin＝Ｎであり，基準クロックと出力サンプリング
クロックｆout との周波数の比は，ｆ／ｆout ＝Ｍとな
っている（Ｎ，Ｍは正の整数，Ｎ＞Ｍ）。また，出力デ
ータの標本化時刻におけるカウンタ値は，前回出力され
た時のカウンタ値にＭを加算し，Ｎで割った剰余で与え
られ，要素Ｎの数列が繰り返される。具体例として，ｆ
in＝４８ｋＨｚ，ｆout ＝７６ｋＨｚ，ｆ＝９１２ｋＨ
ｚ（Ｎ＝１９，Ｍ＝１２）とし，ｍｏｄ（ｋ，ｍ）はｋ
をｍで割った剰余，最初の出力時間のカウント値を０と
すると， ０→ 0+12=12 → 12+12=24, mod(24,19)=5 → 5+12=17
→17+12=29, mod(29,19)=10 → 10+12=22, mod(22,
19)=3 → 3+12=15 → 15+12=27, mod(27,19)=8→ 8+12
=20, mod(20,19)=1 → 1+12=13 → 13+12=25, mod(25,1
9)=6 → 6+12=18 → 18+12=30, mod(30,19)=11→ 1
1+12=23, mod(23,19)=4→ 4+12=16 →
16+12=28, mod(28,19)=9 → 9+12=21, mod(21,19)=2
→ 2+12=14, → 14+12=26, mod(26,19)=
7 → 7+12=19,mod(19,19)=０ となり，数列は{0,12,5,17,10,3,15,8,1,13,6,18,11,4,
16,9,2,14,7}となる。
【００１２】本実施例においては，上記のように所定の
規則に従った数列データをテーブル化してメモリ１０２
に予め記憶しておく。一方，ラッチ回路５は，出力サン
プリングクロックｆout が入力された時刻（すなわち，
出力データの標本化時刻）におけるカウンタ値を保持
し，該保持したカウント値をメモリ１０２に対してアド
レスデータとして与える，メモリ１０２は，そのアドレ
スに格納された数列データを順次読み出し，この数列デ
ータをアドレスデータとして，メモリ６に与える。さら
に，メモリ６は，そのアドレスに格納された時変係数α
n （τ）を読み出して，時変係数フィルタ３に与える。
時変係数フィルタ３は，この与えられた時変係数α
n（ｔ） を用いて，入力データに所定の積和演算を施し
た後，サンプリング周波数を変換した出力データｙ
（ｔ）を出力サンプルレートに従ってスイッチ１１に出
力する。スイッチ１１には，出力サンプリングクロック
ｆout が供給されており，出力サンプルレートに従って
出力データｙ（ｔ）を標本化して，出力端子１２に出力
する。このようにして，サンプリング周波数の変換が行
われる。
規則に従った数列データをテーブル化してメモリ１０２
に予め記憶しておく。一方，ラッチ回路５は，出力サン
プリングクロックｆout が入力された時刻（すなわち，
出力データの標本化時刻）におけるカウンタ値を保持
し，該保持したカウント値をメモリ１０２に対してアド
レスデータとして与える，メモリ１０２は，そのアドレ
スに格納された数列データを順次読み出し，この数列デ
ータをアドレスデータとして，メモリ６に与える。さら
に，メモリ６は，そのアドレスに格納された時変係数α
n （τ）を読み出して，時変係数フィルタ３に与える。
時変係数フィルタ３は，この与えられた時変係数α
n（ｔ） を用いて，入力データに所定の積和演算を施し
た後，サンプリング周波数を変換した出力データｙ
（ｔ）を出力サンプルレートに従ってスイッチ１１に出
力する。スイッチ１１には，出力サンプリングクロック
ｆout が供給されており，出力サンプルレートに従って
出力データｙ（ｔ）を標本化して，出力端子１２に出力
する。このようにして，サンプリング周波数の変換が行
われる。
【００１３】以上説明した実施例において，メモリ１０
２に与えられるカウント値と時変係数αn （τ）の値が
同一であって一対一で対応している場合は，上記メモリ
１０２を削除し，構成を簡素化することができる。この
場合，出力サンプリングクロックｆout が入力された時
刻におけるカウンタ１０１のカウンタ値をラッチ５で一
旦保持し，この保持したカウント値をアドレスデータと
して直接メモリ６に与え，該メモリ６は対応するアドレ
スに格納された時変係数αn （τ）を時変係数フィルタ
３に供給するように構成すればよい。
２に与えられるカウント値と時変係数αn （τ）の値が
同一であって一対一で対応している場合は，上記メモリ
１０２を削除し，構成を簡素化することができる。この
場合，出力サンプリングクロックｆout が入力された時
刻におけるカウンタ１０１のカウンタ値をラッチ５で一
旦保持し，この保持したカウント値をアドレスデータと
して直接メモリ６に与え，該メモリ６は対応するアドレ
スに格納された時変係数αn （τ）を時変係数フィルタ
３に供給するように構成すればよい。
【００１４】次に，入出力のサンプリングクロックが非
同期で与えられるシステムにおいて好適な本発明の他の
実施例を図２を参照して説明する。図２において，入力
端子１は，スイッチ２，時変係数フィルタ３，スイッチ
１１を介して出力端子１２に接続される。一方，入力サ
ンプリングクロック入力端子１０３は，スイッチ２，カ
ウンタ１０８に接続され，エッジ検出部１０４，順序回
路１０５を介し時変係数フィルタ３に接続される。ま
た，出力サンプリングクロック入力端子１０６はラッチ
５，メモリ６を介して時変係数フィルタ３と接続され，
一方でスイッチ１１，エッジ検出部１０４に接続されて
いる。また，カウンタクロック入力端子１０７は，カウ
ンタ１０８に接続される。以下，この動作について説明
する。
同期で与えられるシステムにおいて好適な本発明の他の
実施例を図２を参照して説明する。図２において，入力
端子１は，スイッチ２，時変係数フィルタ３，スイッチ
１１を介して出力端子１２に接続される。一方，入力サ
ンプリングクロック入力端子１０３は，スイッチ２，カ
ウンタ１０８に接続され，エッジ検出部１０４，順序回
路１０５を介し時変係数フィルタ３に接続される。ま
た，出力サンプリングクロック入力端子１０６はラッチ
５，メモリ６を介して時変係数フィルタ３と接続され，
一方でスイッチ１１，エッジ検出部１０４に接続されて
いる。また，カウンタクロック入力端子１０７は，カウ
ンタ１０８に接続される。以下，この動作について説明
する。
【００１５】入力サンプリングクロックｆin，出力サン
プリングクロックｆout 及びカウンタクロック（以下，
ｆCNT ）はそれぞれ独立なクロックである。カウンタク
ロックｆCNT は，カウンタクロック入力端子１０７から
入力され，カウンタ１０８の値を順次カウントアップさ
せる。一方，入力サンプリングクロックｆinが入力サン
プリングクロック入力端子１３から入力されると，スイ
ッチ２を介して入力端子１より入力データｘ（ｔ）が時
変係数フィルタ３へ取り込まれ，時変係数フィルタ３の
内部ではデータが順次シフトされる。また，カウント１
０８では，この入力サンプリングクロックｆinが入力さ
れる毎に，カウント値をリセットする。また，出力サン
プリングクロック入力端子１０６から入力された出力サ
ンプリングクロックｆout により，カウンタ１０８のカ
ウント値がラッチ５で保持され，このカウント値τをア
ドレスデータとしてメモリ６に与え，該メモリ６から時
変係数αn （τ）を読み出し，時変係数フィルタ３に与
える。時変係数フィルタ３は，この与えられた時変係数
を用いて所定の積和演算（補間処理）を行う。
プリングクロックｆout 及びカウンタクロック（以下，
ｆCNT ）はそれぞれ独立なクロックである。カウンタク
ロックｆCNT は，カウンタクロック入力端子１０７から
入力され，カウンタ１０８の値を順次カウントアップさ
せる。一方，入力サンプリングクロックｆinが入力サン
プリングクロック入力端子１３から入力されると，スイ
ッチ２を介して入力端子１より入力データｘ（ｔ）が時
変係数フィルタ３へ取り込まれ，時変係数フィルタ３の
内部ではデータが順次シフトされる。また，カウント１
０８では，この入力サンプリングクロックｆinが入力さ
れる毎に，カウント値をリセットする。また，出力サン
プリングクロック入力端子１０６から入力された出力サ
ンプリングクロックｆout により，カウンタ１０８のカ
ウント値がラッチ５で保持され，このカウント値τをア
ドレスデータとしてメモリ６に与え，該メモリ６から時
変係数αn （τ）を読み出し，時変係数フィルタ３に与
える。時変係数フィルタ３は，この与えられた時変係数
を用いて所定の積和演算（補間処理）を行う。
【００１６】通常，補間処理を行なう際のシステムクロ
ックは，入力サンプリングクロックｆinや出力サンプリ
ングクロックｆout よりも高い周波数を用いて動作させ
るが，この入力サンプリングクロックと出力サンプリン
グクロックの立上りが，このシステムクロックの周期よ
りも短い時間間隔で生じる場合がある。この時の動作を
図５を用いて説明する。例として，時変係数フィルタを
汎用ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｓ
ｅｓｓｏｒ）を用いてハードウェアを構成する場合，入
力サンプリングクロックｆin，出力サンプリングクロッ
クｆout ，システムクロックＳＣＬＫの関係を図５に示
す。 通常，ＤＳＰを用いて，複数の処理を同時に行
なう場合，割込み処理を用いて実現することが多く，各
割込み処理を起動するパルスのエッジから，ＤＳＰが割
込み処理を開始するに必要な時間が，システムクロック
の数で規定されている。本実施例では，割込みパルスエ
ッジから，割込み処理開始まで３システムクロックを要
するものとして説明する。図５に示すように，ある時刻
ｔ１において出力サンプリングクロックによって，割込
みが生じた後，１システムクロック以内に，入力サンプ
リングクロックによる割込みが生じた場合でも，正しい
補間処理を行なうためには，わずかでも先に割込みが発
生した方の処理を先に行なう必要がある。一方，通常，
ＤＳＰ等の割込み処理においては，システムとして優先
順位が定められており，割込み処理が同時に発生した場
合，優先順位の低い方の処理を待たせておき，優先順位
の高い方の処理を先に行なう。ここで，入力サンプリン
グクロックに対応する割込みパルスｆinに高い優先順位
が割り当てられているとすると，出力サンプリングパル
スに対応する割込みパルスｆout のエッジが先に立ち下
がっているにもかかわらず，ＤＳＰでは，同時に割込み
が発生したものとみなし，データ入力の処理を先に行な
ってしまうため，正しい演算結果が得られない。
ックは，入力サンプリングクロックｆinや出力サンプリ
ングクロックｆout よりも高い周波数を用いて動作させ
るが，この入力サンプリングクロックと出力サンプリン
グクロックの立上りが，このシステムクロックの周期よ
りも短い時間間隔で生じる場合がある。この時の動作を
図５を用いて説明する。例として，時変係数フィルタを
汎用ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｓ
ｅｓｓｏｒ）を用いてハードウェアを構成する場合，入
力サンプリングクロックｆin，出力サンプリングクロッ
クｆout ，システムクロックＳＣＬＫの関係を図５に示
す。 通常，ＤＳＰを用いて，複数の処理を同時に行
なう場合，割込み処理を用いて実現することが多く，各
割込み処理を起動するパルスのエッジから，ＤＳＰが割
込み処理を開始するに必要な時間が，システムクロック
の数で規定されている。本実施例では，割込みパルスエ
ッジから，割込み処理開始まで３システムクロックを要
するものとして説明する。図５に示すように，ある時刻
ｔ１において出力サンプリングクロックによって，割込
みが生じた後，１システムクロック以内に，入力サンプ
リングクロックによる割込みが生じた場合でも，正しい
補間処理を行なうためには，わずかでも先に割込みが発
生した方の処理を先に行なう必要がある。一方，通常，
ＤＳＰ等の割込み処理においては，システムとして優先
順位が定められており，割込み処理が同時に発生した場
合，優先順位の低い方の処理を待たせておき，優先順位
の高い方の処理を先に行なう。ここで，入力サンプリン
グクロックに対応する割込みパルスｆinに高い優先順位
が割り当てられているとすると，出力サンプリングパル
スに対応する割込みパルスｆout のエッジが先に立ち下
がっているにもかかわらず，ＤＳＰでは，同時に割込み
が発生したものとみなし，データ入力の処理を先に行な
ってしまうため，正しい演算結果が得られない。
【００１７】本発明では，図２に示すように，エッジ検
出部１０４において入力サンプリングクロックｆinと出
力サンプリングクロックｆout のどちらのエッジが先に
立ち下がったかを検出し，その差が３システムクロック
以内である時には，順序回路１５において後に立ち下が
った割込みパルスを遅延させることで，時変係数フィル
タ３における処理を正しい順序で行なわれように制御す
るものである。
出部１０４において入力サンプリングクロックｆinと出
力サンプリングクロックｆout のどちらのエッジが先に
立ち下がったかを検出し，その差が３システムクロック
以内である時には，順序回路１５において後に立ち下が
った割込みパルスを遅延させることで，時変係数フィル
タ３における処理を正しい順序で行なわれように制御す
るものである。
【００１８】本発明の応用例を図４を用いて説明する。
図４は，本発明を用いたステレオＦＭ放送用変調器のブ
ロック図である。ディジタルオーディオ信号源１８は，
サンプリング周波数変換装置１９を介し，ディジタルス
テレオ変調部２０に接続される。さらに，ディジタルス
テレオ変調部２０は，他のサンプリング周波数変換装置
２１に接続され，ディジタルＦＭ変調部２２，ＤＡ変換
器２３を介して被変調波出力端子２４に接続される。以
下，この動作について説明する。ディジタルオーディオ
信号源１８は，ＤＡＴ（ディジタルオーディオテープレ
コーダ）やＣＤ（コンパクトディスク）等，信号源の種
類によって，そのサンプリング周波数が異なる。一方，
ディジタルステレオ変調部２０では１９ｋHzのパイロッ
ト信号の挿入，３８ｋHzの平衡変調等が行なわれるた
め，その処理は，ｎ×１９ｋHz（ｎ；正整数）を基準と
する処理速度であることが望ましい。そこで，ディジタ
ルオーディオ信号源１８のサンプリング周波数を，サン
プリング周波数変換装置１９においてｎ×１９ｋHzのサ
ンプリング周波数に変換し，ディジタルステレオ変調部
２０で処理しやすいサンプリング周波数に変換する。さ
らに，その出力をサンプリング周波数変換装置２１で，
ＤＡ変換器２３の変換レートに変換し，ＦＭ変調部２２
でＦＭ変調処理を行なった後，ＤＡ変換器２３でアナロ
グ信号にし，ＦＭ変調された被変調波を被変調波出力端
子２４より出力するものである。
図４は，本発明を用いたステレオＦＭ放送用変調器のブ
ロック図である。ディジタルオーディオ信号源１８は，
サンプリング周波数変換装置１９を介し，ディジタルス
テレオ変調部２０に接続される。さらに，ディジタルス
テレオ変調部２０は，他のサンプリング周波数変換装置
２１に接続され，ディジタルＦＭ変調部２２，ＤＡ変換
器２３を介して被変調波出力端子２４に接続される。以
下，この動作について説明する。ディジタルオーディオ
信号源１８は，ＤＡＴ（ディジタルオーディオテープレ
コーダ）やＣＤ（コンパクトディスク）等，信号源の種
類によって，そのサンプリング周波数が異なる。一方，
ディジタルステレオ変調部２０では１９ｋHzのパイロッ
ト信号の挿入，３８ｋHzの平衡変調等が行なわれるた
め，その処理は，ｎ×１９ｋHz（ｎ；正整数）を基準と
する処理速度であることが望ましい。そこで，ディジタ
ルオーディオ信号源１８のサンプリング周波数を，サン
プリング周波数変換装置１９においてｎ×１９ｋHzのサ
ンプリング周波数に変換し，ディジタルステレオ変調部
２０で処理しやすいサンプリング周波数に変換する。さ
らに，その出力をサンプリング周波数変換装置２１で，
ＤＡ変換器２３の変換レートに変換し，ＦＭ変調部２２
でＦＭ変調処理を行なった後，ＤＡ変換器２３でアナロ
グ信号にし，ＦＭ変調された被変調波を被変調波出力端
子２４より出力するものである。
【００１９】
【発明の効果】以上述べた如く本発明によれば，入出力
サンプリングクロックが同期している場合には，高速カ
ウンタを必要とせず，入力サンプリングクロック又は出
力サンプリングクロック，どちらか速い方のクロックと
同じ処理速度で動作させることができるため，低消費電
力化，低価格化が可能となる。また，高速カウンタを必
要としないことから，より高いサンプリング周波数の変
換処理への適用が可能となる。また，入出力のサンプリ
ングクロックが非同期状態で与えられるシステムにおい
て，常に処理の手順を誤ることなく，補間処理が行なわ
れるため，高精度に，所要の周波数へのサンプリング周
波数の変換が可能になる。また，本発明を適用すること
によって，ディジタル信号処理を必要とするすべての音
声，画像伝送用通信装置，データ伝送用通信装置の高速
化，高精度化，低消費電力化，低価格化が可能となる。
具体的には，本発明の応用例として，上記の応用例以外
に業務用無線機，ディジタルセルラ等の無線通信装置
や，モデム等の有線通信装置など，現在ディジタル化が
進められ，または，今後ディジタル化が推進されるすべ
ての通信装置に応用が可能である。
サンプリングクロックが同期している場合には，高速カ
ウンタを必要とせず，入力サンプリングクロック又は出
力サンプリングクロック，どちらか速い方のクロックと
同じ処理速度で動作させることができるため，低消費電
力化，低価格化が可能となる。また，高速カウンタを必
要としないことから，より高いサンプリング周波数の変
換処理への適用が可能となる。また，入出力のサンプリ
ングクロックが非同期状態で与えられるシステムにおい
て，常に処理の手順を誤ることなく，補間処理が行なわ
れるため，高精度に，所要の周波数へのサンプリング周
波数の変換が可能になる。また，本発明を適用すること
によって，ディジタル信号処理を必要とするすべての音
声，画像伝送用通信装置，データ伝送用通信装置の高速
化，高精度化，低消費電力化，低価格化が可能となる。
具体的には，本発明の応用例として，上記の応用例以外
に業務用無線機，ディジタルセルラ等の無線通信装置
や，モデム等の有線通信装置など，現在ディジタル化が
進められ，または，今後ディジタル化が推進されるすべ
ての通信装置に応用が可能である。
【図１】本発明の一実施例を示すブロック図
【図２】本発明の他の実施例を示すブロック図
【図３】従来の技術を示すブロック図
【図４】本発明の応用例を示すブロック図
【図５】時変係数フィルタの動作クロックの関係を示す
タイミング図
タイミング図
１…入力端子 ２…スイッチ ３…時
変係数フィルタ ４…カウンタ ５…ラッチ ６…メ
モリ ８…Ｎ分周器 ９…Ｍ分周器 １０…
基準クロック発生器 １１…スイッチ １２…出力端子 １０１…カウンタ １０２…メモリ １０３…入力サンプリングクロック入力端子 １０４
…エッジ検出部 １０５…順序回路 １０６…出力サンプリングクロ
ック入力端子 １０７…カウンタクロック入力端子 １０８
…カウンタ １８…ディジタルオーディオ信号源 １９…
サンプリング周波数変換装置 ２０…ディジタルステレ
オ変調部 ２１…サンプリング周波数変換
装置 ２２…ディジタルＦＭ変調部
２３…ＤＡ変換器 ２４…被変調波出力端子 ｘ（ｔ）…サンプリング周波数変換前の入力データ信号 ｙ（ｔ）…サンプリング周波数変換後の出力データ信号
αn （τ）…時変係数 ｆin…入力サンプリング
クロック ｆout …出力サンプリングクロック ＳＣＬＫ…時変係数フィルタのシステムクロック
変係数フィルタ ４…カウンタ ５…ラッチ ６…メ
モリ ８…Ｎ分周器 ９…Ｍ分周器 １０…
基準クロック発生器 １１…スイッチ １２…出力端子 １０１…カウンタ １０２…メモリ １０３…入力サンプリングクロック入力端子 １０４
…エッジ検出部 １０５…順序回路 １０６…出力サンプリングクロ
ック入力端子 １０７…カウンタクロック入力端子 １０８
…カウンタ １８…ディジタルオーディオ信号源 １９…
サンプリング周波数変換装置 ２０…ディジタルステレ
オ変調部 ２１…サンプリング周波数変換
装置 ２２…ディジタルＦＭ変調部
２３…ＤＡ変換器 ２４…被変調波出力端子 ｘ（ｔ）…サンプリング周波数変換前の入力データ信号 ｙ（ｔ）…サンプリング周波数変換後の出力データ信号
αn （τ）…時変係数 ｆin…入力サンプリング
クロック ｆout …出力サンプリングクロック ＳＣＬＫ…時変係数フィルタのシステムクロック
Claims (4)
- 【請求項１】 第１のサンプリング周波数を有する第１
のクロック信号で標本化された入力データを第２のサン
プリング周波数を有する第２のクロック信号で標本化し
直した出力データに変換せしめる時変係数フィルタと，
所定の周波数の動作クロック信号が与えられ上記第２の
クロック信号の標本化時刻を計測する計時手段と，該計
時手段から与えられる標本化時刻データをアドレスデー
タとして入力し該標本化時刻で定まる係数を上記時変係
数フィルタに与える第１の記憶手段とを備えたサンプリ
ング周波数変換装置において，上記計時手段は，動作ク
ロック信号を上記第２のクロック信号とする計時手段で
あって，該計時手段と上記第１の記憶手段との間に該第
１の記憶手段に与える上記アドレスデータを記憶した第
２の記憶手段を具備することを特徴とするサンプリング
周波数変換装置。 - 【請求項２】 第１のサンプリング周波数を有する第１
のクロック信号で標本化された入力データを第２のサン
プリング周波数を有する第２のクロック信号で標本化し
直した出力データに変換せしめる時変係数フィルタと，
所定の周波数の動作クロック信号が与えられ上記第２の
クロック信号の標本化時刻を計測する計時手段と，該計
時手段から与えられる標本化時刻データをアドレスデー
タとして入力し該標本化時刻で定まる係数を上記時変係
数フィルタに与える第１の記憶手段とを備えたサンプリ
ング周波数変換装置において，上記計時手段は，動作ク
ロック信号を上記第２のクロック信号とする計時手段で
あることを特徴とするサンプリング周波数変換装置。 - 【請求項３】 第１のサンプリング周波数を有する第１
のクロック信号で標本化された入力データを第２のサン
プリング周波数を有する第２のクロック信号で標本化し
直した出力データに変換せしめる時変係数フィルタと，
所定の周波数の動作クロック信号が与えられ上記第２の
クロック信号の標本化時刻を計測する計時手段と，該計
時手段から与えられる標本化時刻データをアドレスデー
タとして入力し該標本化時刻で定まる係数を上記時変係
数フィルタに与える第１の記憶手段とを備え，上記第１
のクロック信号と第２のクロック信号とが非同期である
システムにおけるサンプリング周波数変換装置におい
て，上記第１のクロック信号と第２のクロック信号の衝
突を検出したとき検出信号を出力するエッジ検出回路
と，該エッジ検出回路に接続され上記検出信号が与えら
れたとき，所定の順序付けに従って上記時変係数フィル
タにおけるデータ処理動作を制御せしめる順序回路とを
具備することを特徴とするサンプリング周波数変換装
置。 - 【請求項４】 請求項１〜３のいずれか１項に記載のサ
ンプリング周波数変換装置を具備する通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19411194A JPH0865105A (ja) | 1994-08-18 | 1994-08-18 | サンプリング周波数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19411194A JPH0865105A (ja) | 1994-08-18 | 1994-08-18 | サンプリング周波数変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865105A true JPH0865105A (ja) | 1996-03-08 |
Family
ID=16319108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19411194A Pending JPH0865105A (ja) | 1994-08-18 | 1994-08-18 | サンプリング周波数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865105A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088657A (ja) * | 2005-09-21 | 2007-04-05 | Neuro Solution Corp | Ｆｍトランスミッタ |
| JP2007096694A (ja) * | 2005-09-28 | 2007-04-12 | Neuro Solution Corp | Ｆｍトランスミッタ |
| WO2014030384A1 (ja) * | 2012-08-23 | 2014-02-27 | Ｎｔｔエレクトロニクス株式会社 | 標本化レート変換装置 |
| WO2014080649A1 (ja) * | 2012-11-22 | 2014-05-30 | Ｎｔｔエレクトロニクス株式会社 | 標本化レート変換装置 |
-
1994
- 1994-08-18 JP JP19411194A patent/JPH0865105A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088657A (ja) * | 2005-09-21 | 2007-04-05 | Neuro Solution Corp | Ｆｍトランスミッタ |
| JP2007096694A (ja) * | 2005-09-28 | 2007-04-12 | Neuro Solution Corp | Ｆｍトランスミッタ |
| US7920835B2 (en) | 2005-09-28 | 2011-04-05 | Ricoh Company, Ltd. | FM transmitter |
| WO2014030384A1 (ja) * | 2012-08-23 | 2014-02-27 | Ｎｔｔエレクトロニクス株式会社 | 標本化レート変換装置 |
| JP2014042204A (ja) * | 2012-08-23 | 2014-03-06 | Ntt Electornics Corp | 標本化レート変換装置 |
| US9214921B2 (en) | 2012-08-23 | 2015-12-15 | Ntt Electronics Corporation | Sampling rate conversion device |
| WO2014080649A1 (ja) * | 2012-11-22 | 2014-05-30 | Ｎｔｔエレクトロニクス株式会社 | 標本化レート変換装置 |
| JP2014103639A (ja) * | 2012-11-22 | 2014-06-05 | Ntt Electornics Corp | 標本化レート変換装置 |
| US10397579B2 (en) | 2012-11-22 | 2019-08-27 | Ntt Electronics Corporation | Sampling rate converter |
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