JPH02188856A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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- JPH02188856A JPH02188856A JP934989A JP934989A JPH02188856A JP H02188856 A JPH02188856 A JP H02188856A JP 934989 A JP934989 A JP 934989A JP 934989 A JP934989 A JP 934989A JP H02188856 A JPH02188856 A JP H02188856A
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- memory
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- write
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリアクセス回路に関する。
ＣＰＵが直接制御せず、他の回路へメモリのデータを転
送する場合、メモリの他の回路間で独立してデータバス
を獲得して転送するＤＭＡ転送は、メモリのデータを高
速に他の回路へ転送するためと、転送時間中にＣＰＵが
他の処理を行なうことが要求されるために、メモリと他
の回路間に専用のメモリアクセス回路が構成される。
送する場合、メモリの他の回路間で独立してデータバス
を獲得して転送するＤＭＡ転送は、メモリのデータを高
速に他の回路へ転送するためと、転送時間中にＣＰＵが
他の処理を行なうことが要求されるために、メモリと他
の回路間に専用のメモリアクセス回路が構成される。
従来のメモリアクセス回路の構成の一例を第５図を参照
して説明する。
して説明する。
従来のメモリアクセス回路は、プログラムの解析・実行
などを行なうＣＰＵＩと、ＣＰＵ１がメモリ７をアクセ
スするためアドレス設定を行なうためのアドレスレジス
タ２と、ＤＭＡ転送するためメモリのアドレス設定する
ためのＤＭＡアドレスレジスタ３と、ＣＰＵ１とメモリ
７との間のデータの伝送および制御するためのトランシ
ーバ４と、メモリ７の読み出したエリアをクリア等する
ため書き込みデータを一時保持するためのラッチ５と、
ＤＭＡ転送によるメモリデータを一時蓄積するためのキ
ャッシュメモリ６と、データの蓄積・編集を行なうメモ
リ７と、メモリ７のデータを読み出すために制御するリ
ードイネーブル信号８と、メモリにデータを書き込むた
めに制御するライトイネーブル信号９と、メモリ７のデ
ータを記憶保持が必要となるため一定周期でメモリ７に
入力されるルフレッシュ信号１０と、メモリ７のデータ
を必要とする外部ハードウェア１１と、メモリ７ヘアド
レスを転送するためのアドレスバス１２と、メモリ７の
データを伝送するデータバス１３とから構成されている
。
などを行なうＣＰＵＩと、ＣＰＵ１がメモリ７をアクセ
スするためアドレス設定を行なうためのアドレスレジス
タ２と、ＤＭＡ転送するためメモリのアドレス設定する
ためのＤＭＡアドレスレジスタ３と、ＣＰＵ１とメモリ
７との間のデータの伝送および制御するためのトランシ
ーバ４と、メモリ７の読み出したエリアをクリア等する
ため書き込みデータを一時保持するためのラッチ５と、
ＤＭＡ転送によるメモリデータを一時蓄積するためのキ
ャッシュメモリ６と、データの蓄積・編集を行なうメモ
リ７と、メモリ７のデータを読み出すために制御するリ
ードイネーブル信号８と、メモリにデータを書き込むた
めに制御するライトイネーブル信号９と、メモリ７のデ
ータを記憶保持が必要となるため一定周期でメモリ７に
入力されるルフレッシュ信号１０と、メモリ７のデータ
を必要とする外部ハードウェア１１と、メモリ７ヘアド
レスを転送するためのアドレスバス１２と、メモリ７の
データを伝送するデータバス１３とから構成されている
。
ＣＰＵ１がメモリ７を読み出し・書き込みする場合は、
ＣＰＵＩがアドレスレジスタ２にアドレスをセットし、
アドレス１２を介してメモリ７ヘアドレスを設定する。
ＣＰＵＩがアドレスレジスタ２にアドレスをセットし、
アドレス１２を介してメモリ７ヘアドレスを設定する。
書き込みの場合は、ＣＰＵ１からトランシーバ４を介し
、データバス１３を介してメモリ７ヘデータを送り、ラ
イトイネーブル信号９を有効にして、メモリ７ヘデータ
を書き込む。読み出しの場合は、リードイネーブル信号
８を有効にして、データバス１３を介し、さらにトラン
シーバ４を介してＣＰＵ １ヘデータを取り込む。
、データバス１３を介してメモリ７ヘデータを送り、ラ
イトイネーブル信号９を有効にして、メモリ７ヘデータ
を書き込む。読み出しの場合は、リードイネーブル信号
８を有効にして、データバス１３を介し、さらにトラン
シーバ４を介してＣＰＵ １ヘデータを取り込む。
外部ハードウェア１１ヘメモリ７のデータをＤＭＡ転送
する場合は、ＣＰＵＩからＤＭＡアドレスレジスタ３に
アドレスをセットし、アドレスバス１２を介してメモリ
７ヘアドレスを設定する；リードイネーブル信号８を有
効にしてデータをデータバス１３を介してキャツシュメ
モリ６ヘー時蓄積し、外部ハードウェア１１ヘデータを
送る。
する場合は、ＣＰＵＩからＤＭＡアドレスレジスタ３に
アドレスをセットし、アドレスバス１２を介してメモリ
７ヘアドレスを設定する；リードイネーブル信号８を有
効にしてデータをデータバス１３を介してキャツシュメ
モリ６ヘー時蓄積し、外部ハードウェア１１ヘデータを
送る。
読み出したエリアを例えば「０」でクリアする場合は、
あらかじめ転送前にＣＰＵ１からラッチ５へ「０」をセ
ットしておき、メモリ′７を読み出した後、ラッチ５か
らデータバス１３を介してメモリ７ヘデータを送り、ラ
イトイネーブル信号９を有効にして、指定するエリアを
「０」ライトする。
あらかじめ転送前にＣＰＵ１からラッチ５へ「０」をセ
ットしておき、メモリ′７を読み出した後、ラッチ５か
らデータバス１３を介してメモリ７ヘデータを送り、ラ
イトイネーブル信号９を有効にして、指定するエリアを
「０」ライトする。
従来のメモリアクセス回路は、データバス１３をＣＰＵ
Ｉとメモリ７の間、外部ハードウェア１１とメモリ７間
を共有しており、外部ハードウェア１１がデータを要求
時、要求信号（ＤＭＡ要求）を発し、一定時間経過する
と、応答信号とともにデータを外部ハードウェアに渡す
が、第６図に示すように、要求信号のサイクル周期が短
いと、ＣＰＵＩのメモリ７に対するアクセス時間や、メ
モリ７に対するリフレッシュ時間との競合で、外部ハー
ドウェアに正常なりＭＡ転送ができなくなってしまう。
Ｉとメモリ７の間、外部ハードウェア１１とメモリ７間
を共有しており、外部ハードウェア１１がデータを要求
時、要求信号（ＤＭＡ要求）を発し、一定時間経過する
と、応答信号とともにデータを外部ハードウェアに渡す
が、第６図に示すように、要求信号のサイクル周期が短
いと、ＣＰＵＩのメモリ７に対するアクセス時間や、メ
モリ７に対するリフレッシュ時間との競合で、外部ハー
ドウェアに正常なりＭＡ転送ができなくなってしまう。
したがって、本発明の目的は、メモリに対する競合にお
いて、外部ハードウェアのデータ要求サイクル周期が短
くても正常なりＭＡ転送が行なわれるメモリアクセス回
路を提供することである。
いて、外部ハードウェアのデータ要求サイクル周期が短
くても正常なりＭＡ転送が行なわれるメモリアクセス回
路を提供することである。
本発明によれば、ｒＣＰＵが一度に処理可能な情報量の
整数倍をアクセスするためのアドレスセレクタと、前記
ＣＰＵが一度に処理可能な整数倍の情報量を伝送および
方向制御するトランシーバと、ライトイネーブル信号発
生回路と、リードモデフアイライト用レジスタと、外部
ハードウェアへデータを渡すためのラッチとを有するこ
とを特徴とするメモリアクセス回路」が得られる。
整数倍をアクセスするためのアドレスセレクタと、前記
ＣＰＵが一度に処理可能な整数倍の情報量を伝送および
方向制御するトランシーバと、ライトイネーブル信号発
生回路と、リードモデフアイライト用レジスタと、外部
ハードウェアへデータを渡すためのラッチとを有するこ
とを特徴とするメモリアクセス回路」が得られる。
次に、本発明の一実施例を示した図面を参照して、本発
明をより詳細に説明する。
明をより詳細に説明する。
第１図を参照すると、本発明の一実施例において、ＣＰ
ＵＩ、アドレスレジスタ２、ＤＭＡアドレスレジスタ３
および外部ハードウェア１１は、第５図に示した従来例
の場合と同じである。
ＵＩ、アドレスレジスタ２、ＤＭＡアドレスレジスタ３
および外部ハードウェア１１は、第５図に示した従来例
の場合と同じである。
さらに、本実施例は、ＣＰＵＩが一度に処理可能な情報
量の二倍の情報量を伝送および方向制御するためのトラ
ンシーバ４′と、第５図に示した従来例におけるラッチ
５の二倍のデータ量を一時保持できメモリ７の読み出し
たエリアをクリア等するため書き込みデータを一時保持
するラッチ５′と、ＤＭＡ転送によるメモリデータを一
時保持するためのラッチ６′と、メモリ７の偶数アドレ
スにデータを書き込むためメモリ７に対して書き込み制
御する偶数アドレスライドイネーブル信号９′と、メモ
リ７の奇数アドレスにデータを書き込むためメモリ７に
対して書き込み制御する奇数アドレスライドイネーブル
信号９″と、メモリ７の偶数アドレスのデータを伝送す
る偶数アドレスバス１３′と、メモリ７の奇数アドレス
のデータを伝送する奇数アドレスバス１３″と、メモリ
７に対するアドレス設定がアドレスレジスタ２によって
行なわれるか、ＤＭＡアドレスレジスタ３によって行な
われるかを選択するアドレスセレクタ１４と、偶数アド
レスウネーブル信号９′と奇数アドレスイネーブル信号
９″を発生させるライトイネーブル信号発生回路１５と
を有する。
量の二倍の情報量を伝送および方向制御するためのトラ
ンシーバ４′と、第５図に示した従来例におけるラッチ
５の二倍のデータ量を一時保持できメモリ７の読み出し
たエリアをクリア等するため書き込みデータを一時保持
するラッチ５′と、ＤＭＡ転送によるメモリデータを一
時保持するためのラッチ６′と、メモリ７の偶数アドレ
スにデータを書き込むためメモリ７に対して書き込み制
御する偶数アドレスライドイネーブル信号９′と、メモ
リ７の奇数アドレスにデータを書き込むためメモリ７に
対して書き込み制御する奇数アドレスライドイネーブル
信号９″と、メモリ７の偶数アドレスのデータを伝送す
る偶数アドレスバス１３′と、メモリ７の奇数アドレス
のデータを伝送する奇数アドレスバス１３″と、メモリ
７に対するアドレス設定がアドレスレジスタ２によって
行なわれるか、ＤＭＡアドレスレジスタ３によって行な
われるかを選択するアドレスセレクタ１４と、偶数アド
レスウネーブル信号９′と奇数アドレスイネーブル信号
９″を発生させるライトイネーブル信号発生回路１５と
を有する。
第２図はアドレスセレクタ１４の詳細ブロック図である
。第２図の例は、アドレスがｎビットある場合で、入力
のＡ、Ｂどちらがの情報がＹに出力される。この例では
、アドレスレジスタ２のアドレス情報はＢに入力された
ものがＹに出力され、ＤＭＡアドレスレジスタ３のアド
レス情報はＡに入力されたものがＹに出力され、メモリ
に対するアドレスとなる。すなわち、ＤＭＡアドレスレ
ジスタ３のアドレス情報は最下位アドレスビットが無視
されるので、ＣＰＵＩが一度に処理できる情報量の二倍
をアクセスすることができる。それは、通常メモリ７の
０番地および１番地が０番地として見え、２番地および
３番地が１番地として見え、（ｎ−１）番地およびｎ番
地が（ｎ−１）／２２番地して見えるためである。チッ
プイネーブル信号１６は、メモリ７にアクセスするとき
のみアドレスを出力するためにアドレスセレクタ１４の
内容を有効にする信号であり、Ａ／Ｂセレクト信号はＡ
入力、Ｂ入力のどちらかをＹ出力にするかを選択する信
号であり、最下位アドレスビット１８はアドレスレジス
タ２とＤＭＡアドレスレジスタ３から出力されるアドレ
スの最下位ビットで、ＣＰＵＩがメモリ７にデータを書
き込むとき、偶数、奇数番地どちらに書き込むかという
条件になる。
。第２図の例は、アドレスがｎビットある場合で、入力
のＡ、Ｂどちらがの情報がＹに出力される。この例では
、アドレスレジスタ２のアドレス情報はＢに入力された
ものがＹに出力され、ＤＭＡアドレスレジスタ３のアド
レス情報はＡに入力されたものがＹに出力され、メモリ
に対するアドレスとなる。すなわち、ＤＭＡアドレスレ
ジスタ３のアドレス情報は最下位アドレスビットが無視
されるので、ＣＰＵＩが一度に処理できる情報量の二倍
をアクセスすることができる。それは、通常メモリ７の
０番地および１番地が０番地として見え、２番地および
３番地が１番地として見え、（ｎ−１）番地およびｎ番
地が（ｎ−１）／２２番地して見えるためである。チッ
プイネーブル信号１６は、メモリ７にアクセスするとき
のみアドレスを出力するためにアドレスセレクタ１４の
内容を有効にする信号であり、Ａ／Ｂセレクト信号はＡ
入力、Ｂ入力のどちらかをＹ出力にするかを選択する信
号であり、最下位アドレスビット１８はアドレスレジス
タ２とＤＭＡアドレスレジスタ３から出力されるアドレ
スの最下位ビットで、ＣＰＵＩがメモリ７にデータを書
き込むとき、偶数、奇数番地どちらに書き込むかという
条件になる。
第３図はライトイネーブル信号発生回路の回路図である
。
。
ライトイネーブルリと最下位アドレスビット１８の論理
和により、メモリ７に対する書き込み時、偶数、奇数ア
ドレスどちらかの書き込みが可能であり、ＤＭＡ転送時
、モディファイライトをするときには、ライトイネーブ
ル９とＤＭＡアクセス信号１９により偶数、奇数アドレ
ス両方にデータが書き込める。ＤＭＡアクセス信号１９
は、ＤＭＡ転送転送上メモリフしてアクセス中であるこ
とを示す信号である。
和により、メモリ７に対する書き込み時、偶数、奇数ア
ドレスどちらかの書き込みが可能であり、ＤＭＡ転送時
、モディファイライトをするときには、ライトイネーブ
ル９とＤＭＡアクセス信号１９により偶数、奇数アドレ
ス両方にデータが書き込める。ＤＭＡアクセス信号１９
は、ＤＭＡ転送転送上メモリフしてアクセス中であるこ
とを示す信号である。
第４図はトランシーバ４″のブロック図である。データ
バス方向制御信号２ｏは、ＣＰＵＩがメモリ７へのデー
タ書き込み時、Ａ−４−Ｂへデータが伝送されるように
方向の制御し、読み出し時はＢ→Ａへ方向を制御する。
バス方向制御信号２ｏは、ＣＰＵＩがメモリ７へのデー
タ書き込み時、Ａ−４−Ｂへデータが伝送されるように
方向の制御し、読み出し時はＢ→Ａへ方向を制御する。
偶数番地書き込み／読み出し信号２１はメモリ７の偶数
アドレスがアクセフされる場合、有効となり、奇数番地
書き込み／読み出し信号２２は、メモリ７の奇数アドレ
スがアクセスされる場合、有効となり、偶数アドレスセ
レタバス１３′が奇数アドレスバス１３“のどちらかの
データが書き込み／読み出しのデータとして使用される
。書き込みし号２２はメモリ７の偶数アドレス、奇数ア
ドレス両方に同時にデータを書き込みを行なう場合、ト
ランシーバ４′から出力されるデータが有効となるよう
制御するための信号である。
アドレスがアクセフされる場合、有効となり、奇数番地
書き込み／読み出し信号２２は、メモリ７の奇数アドレ
スがアクセスされる場合、有効となり、偶数アドレスセ
レタバス１３′が奇数アドレスバス１３“のどちらかの
データが書き込み／読み出しのデータとして使用される
。書き込みし号２２はメモリ７の偶数アドレス、奇数ア
ドレス両方に同時にデータを書き込みを行なう場合、ト
ランシーバ４′から出力されるデータが有効となるよう
制御するための信号である。
次に、動作について説明する。
ＣＰＵ１がメモリ７のデータを読み出し／書き込みする
場合は、アドレスレジスタ２にアドレスをセットし、ア
ドレスセレクタ１４にアドレス情報を渡す。
場合は、アドレスレジスタ２にアドレスをセットし、ア
ドレスセレクタ１４にアドレス情報を渡す。
アドレス情報が有効な期間に、アドレスレジスタ１４に
対し、チップイネーブル信号１６を与え、Ａ／Ｂセレク
ト信号１７でアドレスセレクタ１４の入力ＩＡ〜４Ａ側
の情報を選択するようにし、アドレスバス１２上に出力
ＩＹ〜４Ｙを出力する。
対し、チップイネーブル信号１６を与え、Ａ／Ｂセレク
ト信号１７でアドレスセレクタ１４の入力ＩＡ〜４Ａ側
の情報を選択するようにし、アドレスバス１２上に出力
ＩＹ〜４Ｙを出力する。
書き込みの場合は、例えば０番地、２番地、４番地・・
・２ｎ番地というように偶数番地の場合は、第４図に示
すデータバス方向制御信号２０をトランシーバ４′がＡ
−Ｈの方向に出力するよう制御し、偶数番地書き込み／
読み出し信号２１をイネーブルにし、偶数アドレスデー
タバス１３′にデータを出力する。さらに、第３図に示
すように、偶数アドレスであれば、最下位アドレスピッ
ト１８が「０」であるので、ライトイネーブル９と論理
和を取り、ＤＭＡアクセス１９を「１」（＝無効）にし
ておき、ライトイネーブル９をメモリ７の書き込みタイ
ミングに合わせ出力すると偶数アドレスライドイネーブ
ル９′がイネーブルになり、偶数番地に必要なデータが
書ける。
・２ｎ番地というように偶数番地の場合は、第４図に示
すデータバス方向制御信号２０をトランシーバ４′がＡ
−Ｈの方向に出力するよう制御し、偶数番地書き込み／
読み出し信号２１をイネーブルにし、偶数アドレスデー
タバス１３′にデータを出力する。さらに、第３図に示
すように、偶数アドレスであれば、最下位アドレスピッ
ト１８が「０」であるので、ライトイネーブル９と論理
和を取り、ＤＭＡアクセス１９を「１」（＝無効）にし
ておき、ライトイネーブル９をメモリ７の書き込みタイ
ミングに合わせ出力すると偶数アドレスライドイネーブ
ル９′がイネーブルになり、偶数番地に必要なデータが
書ける。
奇数番地、すなわち、１番地、３番地、・・・（２’−
１）番地の場合は、上記の偶数番地書き込み／読み出し
信号２１を奇数番地番き込み／読み出し信号２２に加え
、同様に奇数アドレスデータバス１３″にデータを出力
し、最下位アドレスビット１８が「１」であるので、奇
数アドレスイネーブル９″を出力するので、奇数番地に
データを書き込むことができる。読み出しの偶数番地の
場合は、メモリ７に対し、リードイネーブル信号８を与
え、偶数アドレスデータバス１３°および奇数アドレス
データバス１３″に有効なデータが出現している期間に
データベース制御信号２０をＢからＡの方向へデータが
流れるように制御し、偶数番地／読み出し信号２１を有
効にし、ＣＰＵ１がデータを引き取る。
１）番地の場合は、上記の偶数番地書き込み／読み出し
信号２１を奇数番地番き込み／読み出し信号２２に加え
、同様に奇数アドレスデータバス１３″にデータを出力
し、最下位アドレスビット１８が「１」であるので、奇
数アドレスイネーブル９″を出力するので、奇数番地に
データを書き込むことができる。読み出しの偶数番地の
場合は、メモリ７に対し、リードイネーブル信号８を与
え、偶数アドレスデータバス１３°および奇数アドレス
データバス１３″に有効なデータが出現している期間に
データベース制御信号２０をＢからＡの方向へデータが
流れるように制御し、偶数番地／読み出し信号２１を有
効にし、ＣＰＵ１がデータを引き取る。
奇数番地の場合は、上記の偶数番地書き込み／読み出し
信号２１を奇数番地書き込み／読み出し信号２２に代え
、奇数番地データを引き取る。
信号２１を奇数番地書き込み／読み出し信号２２に代え
、奇数番地データを引き取る。
次に、ＣＰＵ１が直接メモリ７をアクセスせずに、メモ
リ７から外部ハードウェアへ直接データ転送する場合、
すなわちＤＭＡ転送する場合の例を示す。ＣＰＵ１は、
第１図に示すＤＭＡアドレスレジスタ３ヘアドレスをセ
ットし、アドレスセレクタ１４にアドレス情報を渡す。
リ７から外部ハードウェアへ直接データ転送する場合、
すなわちＤＭＡ転送する場合の例を示す。ＣＰＵ１は、
第１図に示すＤＭＡアドレスレジスタ３ヘアドレスをセ
ットし、アドレスセレクタ１４にアドレス情報を渡す。
アドレス情報が有効な期間にアドレスセレクタ１４に対
し、チップイネーブ・小信号１６を有効にし、Ａ／Ｂセ
レクト信号１７でアドレスセレクタ１４の入力Ｂ側の情
報を選択するようにし、アドレスバス１５上に出力Ｙを
出力する。
し、チップイネーブ・小信号１６を有効にし、Ａ／Ｂセ
レクト信号１７でアドレスセレクタ１４の入力Ｂ側の情
報を選択するようにし、アドレスバス１５上に出力Ｙを
出力する。
メモリ７の内容を読み出しのみにする場合は、リードイ
ネーブル信号８を有効にし、読み出したデータをラッチ
６′へ一時保存し、外部ハードウェア１１ヘデータを渡
す。
ネーブル信号８を有効にし、読み出したデータをラッチ
６′へ一時保存し、外部ハードウェア１１ヘデータを渡
す。
また、メモリ７の内容を読み出した後、その読み出した
エリアに別の内容を書き込む場合は、あらかじめ初期設
定としてＣＰＵＩからレジスタ５′に対し、その内容を
書き込んでおく（モディファイライト）。上述したよう
にアドレスを設定し、リードイネーブル信号８を有効に
し、読み出したデータをラッチ６′へ一時保存し、外部
ハードウェア１１へ渡す。そして、ＤＭＡアクセス信号
１９を有効にし、メモリ７の書き込みタイミング時ライ
トイネーブル９を有効にし、偶数アドレスライドイネー
ブル信号９′、奇数アドレスライトイネーブル信号９″
を有効にして、レジスタ５′の内容をメモリ７に書き込
む。
エリアに別の内容を書き込む場合は、あらかじめ初期設
定としてＣＰＵＩからレジスタ５′に対し、その内容を
書き込んでおく（モディファイライト）。上述したよう
にアドレスを設定し、リードイネーブル信号８を有効に
し、読み出したデータをラッチ６′へ一時保存し、外部
ハードウェア１１へ渡す。そして、ＤＭＡアクセス信号
１９を有効にし、メモリ７の書き込みタイミング時ライ
トイネーブル９を有効にし、偶数アドレスライドイネー
ブル信号９′、奇数アドレスライトイネーブル信号９″
を有効にして、レジスタ５′の内容をメモリ７に書き込
む。
以上説明したように、ＣＰＵが一度に処理可能な情報量
の整数倍のデータをアクセス可能なメモリアクセス回路
は、大量のデータ転送が可能となり、したがってメモリ
アクセス時間の短縮ができ、外部ハードウェアのデータ
要求のサイクル周期が高速でも対応することができる。
の整数倍のデータをアクセス可能なメモリアクセス回路
は、大量のデータ転送が可能となり、したがってメモリ
アクセス時間の短縮ができ、外部ハードウェアのデータ
要求のサイクル周期が高速でも対応することができる。
以上説明したように、本発明によれば、ＣＰＵのメモリ
に対するアクセス時間や、メモリに対するリフレッシュ
時間との競合で、外部ハードウェアのデータ要求のサイ
クル周期が短くても、正常なりＭＡ転送を行なうことが
できる。
に対するアクセス時間や、メモリに対するリフレッシュ
時間との競合で、外部ハードウェアのデータ要求のサイ
クル周期が短くても、正常なりＭＡ転送を行なうことが
できる。
第１図は本発明の一実施例によるメモリアクセス回路の
概略のブロック図、第２図は本実施例におけるアドレス
セレクタの詳細ブロック図、第３図は本実施例における
ライトイネーブル発生回路を示す図、第４図は本実施例
におけるトランシーバの詳細ブロック図、第５図は従来
のメモリアクセス回路の概略ブロック図、第６図は従来
例におけるタイムチャートである。 １・・・ＣＰＵ、２・・・アドレスレジスタ、３・・・
ＤＭＡアドレスレジスタ、４．４′・・・トランシーバ
、５．５′・・・ラッチ、６・・・キャッシュメモリ、
６′・・・ラッチ、７・・・メモリ、８・・・リードイ
ネーブル信号、９・・・ライトイネーブル信号、９′・
・・偶数アドレスライトイネーブル信号、１１・・・外
部ハードウェア、１２・・・アドレスバス、１３・・・
データバス、１３′・・・偶数アドレスデータバス、１
３″・・・奇数アドレスデータバス、１４・・・アドレ
スセレクタ、１５・・・ライトイネーブル信号発生回路
、１６・・・チップイネーブル信号、１７・・・Ａ／Ｂ
セレクト信号、１８・・・最下位アドレスビット、１９
・・・ＤＭＡアクセス信号、２０・・・データバス方向
制御信号、２１・・・偶数番地書き込み／読み出し信号
、２２・・・奇数番号書き込み／読み出し信号、２３・
・・書き込み信号。 代理人 弁理士 内 原 晋
概略のブロック図、第２図は本実施例におけるアドレス
セレクタの詳細ブロック図、第３図は本実施例における
ライトイネーブル発生回路を示す図、第４図は本実施例
におけるトランシーバの詳細ブロック図、第５図は従来
のメモリアクセス回路の概略ブロック図、第６図は従来
例におけるタイムチャートである。 １・・・ＣＰＵ、２・・・アドレスレジスタ、３・・・
ＤＭＡアドレスレジスタ、４．４′・・・トランシーバ
、５．５′・・・ラッチ、６・・・キャッシュメモリ、
６′・・・ラッチ、７・・・メモリ、８・・・リードイ
ネーブル信号、９・・・ライトイネーブル信号、９′・
・・偶数アドレスライトイネーブル信号、１１・・・外
部ハードウェア、１２・・・アドレスバス、１３・・・
データバス、１３′・・・偶数アドレスデータバス、１
３″・・・奇数アドレスデータバス、１４・・・アドレ
スセレクタ、１５・・・ライトイネーブル信号発生回路
、１６・・・チップイネーブル信号、１７・・・Ａ／Ｂ
セレクト信号、１８・・・最下位アドレスビット、１９
・・・ＤＭＡアクセス信号、２０・・・データバス方向
制御信号、２１・・・偶数番地書き込み／読み出し信号
、２２・・・奇数番号書き込み／読み出し信号、２３・
・・書き込み信号。 代理人 弁理士 内 原 晋
Claims (1)
- ＣＰＵが一度に処理可能な情報量の整数倍をアクセスす
るためのアドレスセレクタと、前記ＣＰＵが一度に処理
可能な整数倍の情報量を伝送および方向制御するトラン
シーバと、ライトイネーブル信号発生回路と、リードモ
デフアイライト用レジスタと、外部ハードウェアへデー
タを渡すためのラッチとを有することを特徴とするメモ
リアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP934989A JPH02188856A (ja) | 1989-01-17 | 1989-01-17 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP934989A JPH02188856A (ja) | 1989-01-17 | 1989-01-17 | メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02188856A true JPH02188856A (ja) | 1990-07-24 |
Family
ID=11717996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP934989A Pending JPH02188856A (ja) | 1989-01-17 | 1989-01-17 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02188856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8495303B2 (en) | 2008-03-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Processor and computer system with buffer memory |
-
1989
- 1989-01-17 JP JP934989A patent/JPH02188856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8495303B2 (en) | 2008-03-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Processor and computer system with buffer memory |
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