JP3317347B2 - ダイオードを備えた半導体装置およびその製造方法 - Google Patents
ダイオードを備えた半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、さらに言えば、p−n接合ダイオード
を備えた半導体装置とその半導体装置の製造方法に関す
る。本発明は、MOS(Metal Oxide Semiconducto
r)型の電界効果トランジスタ(Field-Effect Transis
tor)(以下、MOSFETという)とそれを保護する
ためのp−n接合ダイオードとを備えた半導体装置に好
適に適用できるものである。
製造方法に関し、さらに言えば、p−n接合ダイオード
を備えた半導体装置とその半導体装置の製造方法に関す
る。本発明は、MOS(Metal Oxide Semiconducto
r)型の電界効果トランジスタ(Field-Effect Transis
tor)(以下、MOSFETという)とそれを保護する
ためのp−n接合ダイオードとを備えた半導体装置に好
適に適用できるものである。
【0002】
【従来の技術】MOSFETを備えた半導体装置では、
静電気放電(ElectroStaticDischarge、ESD)やサー
ジ電流・電圧によってMOSFET(特にそのゲート絶
縁層)が破壊されるのを防止するため、通常、MOSF
ETと共に保護用のp−n接合ダイオードが設けられ
る。この種の半導体装置は従来、例えば図4に示すよう
な方法で製造される。
静電気放電(ElectroStaticDischarge、ESD)やサー
ジ電流・電圧によってMOSFET(特にそのゲート絶
縁層)が破壊されるのを防止するため、通常、MOSF
ETと共に保護用のp−n接合ダイオードが設けられ
る。この種の半導体装置は従来、例えば図4に示すよう
な方法で製造される。
【0003】まず、公知の方法により、図4(a)に示
す構成を製作する。すなわち、n型またはp型のシリコ
ン基板101の表面に形成したn+型エピタキシャル層
2の内部に、n−型ウェル103を形成する。そして、
そのn−型ウェル103の表面領域にパターン化された
素子分離絶縁層106を形成することにより、MOSF
ET形成部121とダイオード形成部122を画定す
る。MOSFET形成部121は、素子分離絶縁層10
6により囲まれ且つ露出したn−型ウェル103の一部
から形成され、ダイオード形成部122は、素子分離絶
縁層106により囲まれ且つ露出した同じn−型ウェル
103の他の一部から形成される。
す構成を製作する。すなわち、n型またはp型のシリコ
ン基板101の表面に形成したn+型エピタキシャル層
2の内部に、n−型ウェル103を形成する。そして、
そのn−型ウェル103の表面領域にパターン化された
素子分離絶縁層106を形成することにより、MOSF
ET形成部121とダイオード形成部122を画定す
る。MOSFET形成部121は、素子分離絶縁層10
6により囲まれ且つ露出したn−型ウェル103の一部
から形成され、ダイオード形成部122は、素子分離絶
縁層106により囲まれ且つ露出した同じn−型ウェル
103の他の一部から形成される。
【0004】MOSFET形成部121では、露出した
n−型ウェル103の表面にゲート絶縁層108を形成
し、そのゲート絶縁層108の上にゲート電極107を
形成する。そのゲート電極107の両側には、一対の絶
縁性側壁スペーサ105a、105bをn−型ウェル1
03上に形成する。n−型ウェル103の内部には、ゲ
ート電極107に対して自己整合的に一対のp-型不純
物領域113a、113bを形成する。
n−型ウェル103の表面にゲート絶縁層108を形成
し、そのゲート絶縁層108の上にゲート電極107を
形成する。そのゲート電極107の両側には、一対の絶
縁性側壁スペーサ105a、105bをn−型ウェル1
03上に形成する。n−型ウェル103の内部には、ゲ
ート電極107に対して自己整合的に一対のp-型不純
物領域113a、113bを形成する。
【0005】次に、公知のイオン注入法により、MOS
FET形成部121とダイオード形成部122にp型不
純物を同時に導入する。これにより、図4(b)に示す
ように、MOSFET形成部121では、一対のp-型
不純物領域113a、113bに重ねて一対のp+型不
純物領域104a、104bが形成される。これらp+
型不純物領域104a、104bは、側壁スペーサ10
5a、105bに対して自己整合的に形成される。p+
型不純物領域104a、104bの深さは、p-型不純
物領域113a、113bのそれよりも大きい。
FET形成部121とダイオード形成部122にp型不
純物を同時に導入する。これにより、図4(b)に示す
ように、MOSFET形成部121では、一対のp-型
不純物領域113a、113bに重ねて一対のp+型不
純物領域104a、104bが形成される。これらp+
型不純物領域104a、104bは、側壁スペーサ10
5a、105bに対して自己整合的に形成される。p+
型不純物領域104a、104bの深さは、p-型不純
物領域113a、113bのそれよりも大きい。
【0006】ダイオード形成部122では、p+型不純
物領域104a、104bと同時にp+型領域104c
が形成される。p+型領域104cの深さは、p+型不純
物領域104a、104bのそれと同じである。
物領域104a、104bと同時にp+型領域104c
が形成される。p+型領域104cの深さは、p+型不純
物領域104a、104bのそれと同じである。
【0007】こうしてMOSFET形成部121に形成
されたp+型不純物領域104a、104bと、側壁ス
ペーサ105a、105bの下に残ったp-型不純物領
域109a、109bとが、いわゆるLDD(Lightly
Doped Drain)構造を有する一対のソース・ドレイン
領域を構成する。また、こうしてダイオード形成部12
2に形成されたp+型領域104cは、その下方のn-型
ウェル103と共にMOSFET保護用のp−n接合ダ
イオードを形成する。このp−n接合ダイオードのp−
n接合(p+−n-接合)は、p+型領域104cの底部
とn-型ウェル103との界面に形成される。
されたp+型不純物領域104a、104bと、側壁ス
ペーサ105a、105bの下に残ったp-型不純物領
域109a、109bとが、いわゆるLDD(Lightly
Doped Drain)構造を有する一対のソース・ドレイン
領域を構成する。また、こうしてダイオード形成部12
2に形成されたp+型領域104cは、その下方のn-型
ウェル103と共にMOSFET保護用のp−n接合ダ
イオードを形成する。このp−n接合ダイオードのp−
n接合(p+−n-接合)は、p+型領域104cの底部
とn-型ウェル103との界面に形成される。
【0008】その後、MOSFET形成部121とダイ
オード形成部122を覆うように層間絶縁層(図示せ
ず)を形成し、その層間絶縁層に適当なコンタクトホー
ル(図示せず)を形成する。そして、その層間絶縁層の
上に所定のパターン化された金属層(図示せず)を形成
する。この金属層は、層間絶縁層のコンタクトホールを
介してp+型不純物領域104a、104b、ゲート電
極107、p+型不純物領域104cにそれぞれ電気的
に接続され、それらの電極を構成する。
オード形成部122を覆うように層間絶縁層(図示せ
ず)を形成し、その層間絶縁層に適当なコンタクトホー
ル(図示せず)を形成する。そして、その層間絶縁層の
上に所定のパターン化された金属層(図示せず)を形成
する。この金属層は、層間絶縁層のコンタクトホールを
介してp+型不純物領域104a、104b、ゲート電
極107、p+型不純物領域104cにそれぞれ電気的
に接続され、それらの電極を構成する。
【0009】
【発明が解決しようとする課題】図4に示す従来の半導
体装置の製造方法では、ダイオード形成部122に形成
されたp+−n-接合からn-型ウェル103の底面(す
なわちn+型エピタキシャル層102とn-型ウェル10
3の界面)との距離dは、n-型ウェル103それ自体
の深さとp+型不純物領域104cの深さとに依存す
る。他方、ダイオードのアノードとして機能するp+型
不純物領域104cは、MOSFETのソース・ドレイ
ン領域として機能するp+型不純物領域104a、10
4bと同じ工程で形成されるため、p+型不純物領域1
04cの深さはp+型不純物領域104a、104bの
深さによって決定される。従って、当該半導体装置の構
造や性能などを考慮してp+型不純物領域104a、1
04bまたはn-型ウェル103の深さが決まってしま
うと、距離dもほとんど決まってしまう。
体装置の製造方法では、ダイオード形成部122に形成
されたp+−n-接合からn-型ウェル103の底面(す
なわちn+型エピタキシャル層102とn-型ウェル10
3の界面)との距離dは、n-型ウェル103それ自体
の深さとp+型不純物領域104cの深さとに依存す
る。他方、ダイオードのアノードとして機能するp+型
不純物領域104cは、MOSFETのソース・ドレイ
ン領域として機能するp+型不純物領域104a、10
4bと同じ工程で形成されるため、p+型不純物領域1
04cの深さはp+型不純物領域104a、104bの
深さによって決定される。従って、当該半導体装置の構
造や性能などを考慮してp+型不純物領域104a、1
04bまたはn-型ウェル103の深さが決まってしま
うと、距離dもほとんど決まってしまう。
【0010】通常、n-型ウェル103の深さは約90
0nmであり、p+型不純物領域104a、104b、
104cの深さは約300nmであるから、距離dは約
600nmとなり、かなり大きな値になる。
0nmであり、p+型不純物領域104a、104b、
104cの深さは約300nmであるから、距離dは約
600nmとなり、かなり大きな値になる。
【0011】このように、図4に示す従来の半導体装置
の製造方法では、ダイオード形成部122に形成された
ダイオードのブレークダウン電圧が高くなりやすいた
め、当該半導体装置にESDやサージに起因する電流・
電圧が印加された時に、それによって当該ダイオードが
ブレークダウンするより先にMOSFETの破壊が起こ
りやすくなる。換言すれば、p−n接合ダイオードの耐
ESD性能を向上させるいのが容易でなく、その結果、
ESDに起因して半導体装置の不良が発生しやすいとい
う問題がある。
の製造方法では、ダイオード形成部122に形成された
ダイオードのブレークダウン電圧が高くなりやすいた
め、当該半導体装置にESDやサージに起因する電流・
電圧が印加された時に、それによって当該ダイオードが
ブレークダウンするより先にMOSFETの破壊が起こ
りやすくなる。換言すれば、p−n接合ダイオードの耐
ESD性能を向上させるいのが容易でなく、その結果、
ESDに起因して半導体装置の不良が発生しやすいとい
う問題がある。
【0012】そこで、本発明の目的は、耐ESD性能が
改善されたp−n接合ダイオードを備えた半導体装置と
その製造方法を提供することにある。
改善されたp−n接合ダイオードを備えた半導体装置と
その製造方法を提供することにある。
【0013】本発明の他の目的は、ESDに起因する不
良の発生を防止または抑制できる半導体装置とその製造
方法を提供することにある。
良の発生を防止または抑制できる半導体装置とその製造
方法を提供することにある。
【0014】本発明のさらに他の目的は、必要に応じて
p−n接合ダイオードの耐ESD性能を容易に調整でき
る半導体装置とその製造方法を提供することにある。
p−n接合ダイオードの耐ESD性能を容易に調整でき
る半導体装置とその製造方法を提供することにある。
【0015】本発明のさらに他の目的は、製造工程数を
増加することなくp−n接合ダイオードの耐ESD性能
を改善できる半導体装置とその製造方法を提供すること
にある。
増加することなくp−n接合ダイオードの耐ESD性能
を改善できる半導体装置とその製造方法を提供すること
にある。
【0016】
【課題を解決するための手段】(1) 本発明の第1の
半導体装置は、半導体基板上に直接または他の層を介し
て形成された第1導電型の半導体層と、前記半導体層の
表面領域内に選択的に形成された素子分離絶縁層と、前
記素子分離絶縁層の下方において前記半導体層に形成さ
れた、ダイオードのアノードまたはカソードとして機能
する第2導電型の不純物領域とを備え、前記不純物領域
は、前記素子分離絶縁層を貫通するコンタクト・ホール
に対して自己整合的に形成されていると共に、前記ダイ
オードのp−n接合は、前記不純物領域と前記半導体層
の界面に形成されており、さらに、前記半導体層および
前記素子分離絶縁層を覆う層間絶縁層を備えており、そ
の層間絶縁層は、前記素子分離絶縁層に形成されたコン
タクト・ホールと連通するコンタクト・ホールを有して
いて、前記不純物領域はそれら二つのコンタクト・ホー
ルを介して前記層間絶縁層から露出していることを特徴
とする。
半導体装置は、半導体基板上に直接または他の層を介し
て形成された第1導電型の半導体層と、前記半導体層の
表面領域内に選択的に形成された素子分離絶縁層と、前
記素子分離絶縁層の下方において前記半導体層に形成さ
れた、ダイオードのアノードまたはカソードとして機能
する第2導電型の不純物領域とを備え、前記不純物領域
は、前記素子分離絶縁層を貫通するコンタクト・ホール
に対して自己整合的に形成されていると共に、前記ダイ
オードのp−n接合は、前記不純物領域と前記半導体層
の界面に形成されており、さらに、前記半導体層および
前記素子分離絶縁層を覆う層間絶縁層を備えており、そ
の層間絶縁層は、前記素子分離絶縁層に形成されたコン
タクト・ホールと連通するコンタクト・ホールを有して
いて、前記不純物領域はそれら二つのコンタクト・ホー
ルを介して前記層間絶縁層から露出していることを特徴
とする。
【0017】(2) 本発明の第1の半導体装置では、
第1導電型の前記半導体層の表面領域内に選択的に形成
された前記素子分離絶縁層の下方において、ダイオード
のアノードまたはカソードとして機能する第2導電型の
前記不純物領域が前記半導体層に形成されている。その
不純物領域は、前記素子分離絶縁層を貫通するコンタク
ト・ホールに対して自己整合的に形成されている。ま
た、前記ダイオードのp−n接合は、前記不純物領域と
前記半導体層の界面に形成される。
第1導電型の前記半導体層の表面領域内に選択的に形成
された前記素子分離絶縁層の下方において、ダイオード
のアノードまたはカソードとして機能する第2導電型の
前記不純物領域が前記半導体層に形成されている。その
不純物領域は、前記素子分離絶縁層を貫通するコンタク
ト・ホールに対して自己整合的に形成されている。ま
た、前記ダイオードのp−n接合は、前記不純物領域と
前記半導体層の界面に形成される。
【0018】このため、前記不純物領域の下方における
前記半導体層の厚さは、前記素子分離絶縁層が存在しな
い箇所における前記半導体層の厚さに比べて小さくな
る。換言すれば、前記ダイオードのp−n接合の位置
は、前記半導体基板に近づく。よって、前記ダイオード
の耐ESD性能が改善され、その結果、ESDに起因す
る半導体装置の不良の発生を防止または抑制できる。ま
た、前記ダイオードのp−n接合の位置は、前記不純物
領域の深さ、前記素子分離絶縁層の厚さ、前記半導体層
の厚さによって変化するので、これらの深さや厚さを調
整することにより、必要に応じてp−n接合ダイオード
の耐ESD性能を容易に調整することができる。
前記半導体層の厚さは、前記素子分離絶縁層が存在しな
い箇所における前記半導体層の厚さに比べて小さくな
る。換言すれば、前記ダイオードのp−n接合の位置
は、前記半導体基板に近づく。よって、前記ダイオード
の耐ESD性能が改善され、その結果、ESDに起因す
る半導体装置の不良の発生を防止または抑制できる。ま
た、前記ダイオードのp−n接合の位置は、前記不純物
領域の深さ、前記素子分離絶縁層の厚さ、前記半導体層
の厚さによって変化するので、これらの深さや厚さを調
整することにより、必要に応じてp−n接合ダイオード
の耐ESD性能を容易に調整することができる。
【0019】さらに、前記半導体層および前記素子分離
絶縁層を覆う層間絶縁層を備えており、その層間絶縁層
は、前記素子分離絶縁層に形成されたコンタクト・ホー
ルと連通するコンタクト・ホールを有していて、前記不
純物領域はそれら二つのコンタクト・ホールを介して前
記層間絶縁層から露出している。 このため、前記素子分
離絶縁層を貫通するコンタクト・ホールを、前記層間絶
縁層にコンタクト・ホールを形成するエッチング工程で
同時に形成することが可能である。よって、製造工程数
は増加しない。
絶縁層を覆う層間絶縁層を備えており、その層間絶縁層
は、前記素子分離絶縁層に形成されたコンタクト・ホー
ルと連通するコンタクト・ホールを有していて、前記不
純物領域はそれら二つのコンタクト・ホールを介して前
記層間絶縁層から露出している。 このため、前記素子分
離絶縁層を貫通するコンタクト・ホールを、前記層間絶
縁層にコンタクト・ホールを形成するエッチング工程で
同時に形成することが可能である。よって、製造工程数
は増加しない。
【0020】(3) 本発明の第1の半導体装置の好ま
しい例では、前記不純物領域の表面が、前記半導体層の
表面と一致していると共に、前記素子分離絶縁層が存在
しない箇所における前記半導体層の表面よりも前記半導
体基板に近い位置にある。
しい例では、前記不純物領域の表面が、前記半導体層の
表面と一致していると共に、前記素子分離絶縁層が存在
しない箇所における前記半導体層の表面よりも前記半導
体基板に近い位置にある。
【0021】この場合、本発明の効果が確実に得られる
利点がある。
利点がある。
【0022】
【0023】
【0024】本発明の第1の半導体装置の他の好ましい
例では、前記素子分離絶縁層が、前記層間絶縁層のコン
タクト・ホールを形成するためのエッチング工程で使用
されるエッチャントによりエッチングされる材料から形
成されており、前記素子分離絶縁層のコンタクト・ホー
ルが前記エッチング工程において形成されたものとされ
る。
例では、前記素子分離絶縁層が、前記層間絶縁層のコン
タクト・ホールを形成するためのエッチング工程で使用
されるエッチャントによりエッチングされる材料から形
成されており、前記素子分離絶縁層のコンタクト・ホー
ルが前記エッチング工程において形成されたものとされ
る。
【0025】この場合、前記素子分離絶縁層を貫通する
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
【0026】(4) 本発明の第1の半導体装置の製造
方法は、半導体基板上に直接または他の層を介して第1
導電型の半導体層を形成する工程と、前記半導体層の表
面領域内に素子分離絶縁層を選択的に形成する工程と、
前記素子分離絶縁層を選択的に除去することにより、そ
の素子分離絶縁層を貫通するコンタクト・ホールを形成
する工程と、前記コンタクト・ホールを介して前記半導
体層に第2導電型の不純物を選択的に導入することによ
り、前記半導体層の内部にダイオードのアノードまたは
カソードとして機能する前記第2導電型の不純物領域を
形成する工程とを含み、前記不純物領域は、前記コンタ
クト・ホールに対して自己整合的に形成されると共に、
前記ダイオードのp−n接合は、前記第不純物領域と前
記半導体層の界面に形成され、しかも、前記素子分離絶
縁層を形成する前記工程とその素子分離絶縁層にコンタ
クト・ホールを形成する前記工程との間に、前記半導体
層および前記素子分離絶縁層を覆う層間絶縁層を形成す
る工程と、前記層間絶縁層を選択的に除去することによ
りその層間絶縁層を貫通するコンタクト・ホールを形成
する工程とをさらに含んでおり、前記素子分離絶縁層に
コンタクト・ホールを形成する前記工程が、前記層間絶
縁層のコンタクト・ホールそれ自体または前記層間絶縁
層のコンタクト・ホールを形成するために使用するマス
クを用いて実行されることを特徴とする。
方法は、半導体基板上に直接または他の層を介して第1
導電型の半導体層を形成する工程と、前記半導体層の表
面領域内に素子分離絶縁層を選択的に形成する工程と、
前記素子分離絶縁層を選択的に除去することにより、そ
の素子分離絶縁層を貫通するコンタクト・ホールを形成
する工程と、前記コンタクト・ホールを介して前記半導
体層に第2導電型の不純物を選択的に導入することによ
り、前記半導体層の内部にダイオードのアノードまたは
カソードとして機能する前記第2導電型の不純物領域を
形成する工程とを含み、前記不純物領域は、前記コンタ
クト・ホールに対して自己整合的に形成されると共に、
前記ダイオードのp−n接合は、前記第不純物領域と前
記半導体層の界面に形成され、しかも、前記素子分離絶
縁層を形成する前記工程とその素子分離絶縁層にコンタ
クト・ホールを形成する前記工程との間に、前記半導体
層および前記素子分離絶縁層を覆う層間絶縁層を形成す
る工程と、前記層間絶縁層を選択的に除去することによ
りその層間絶縁層を貫通するコンタクト・ホールを形成
する工程とをさらに含んでおり、前記素子分離絶縁層に
コンタクト・ホールを形成する前記工程が、前記層間絶
縁層のコンタクト・ホールそれ自体または前記層間絶縁
層のコンタクト・ホールを形成するために使用するマス
クを用いて実行されることを特徴とする。
【0027】(5) 本発明の第1の半導体装置の製造
方法では、第1導電型の前記半導体層の表面領域内に形
成した前記素子分離絶縁層を選択的に除去することによ
り、その素子分離絶縁層を貫通するコンタクト・ホール
を形成し、その後、そのコンタクト・ホールを介して前
記半導体層に第2導電型の不純物を選択的に導入するこ
とにより、前記半導体層の内部にダイオードのアノード
またはカソードとして機能する前記不純物領域を形成す
る。そして、その第2導電型の不純物領域は前記コンタ
クト・ホールに対して自己整合的に形成され、前記ダイ
オードのp−n接合はその第不純物領域と前記半導体層
の界面に形成される。 さらに、前記素子分離絶縁層を形
成する工程とその素子分離絶縁層にコンタクト・ホール
を形成する工程の間において、前記半導体層および前記
素子分離絶縁層を覆う層間絶縁層を形成し、その層間絶
縁層を選択的に除去することによりその層間絶縁層を貫
通するコンタクト・ホールを形成する。しかも、前記素
子分離絶縁層にコンタクト・ホールを形成する工程が、
前記層間絶縁層のコンタクト・ホールそれ自体または前
記層間絶縁層のコンタクト・ホールを形成するために使
用するマスクを用いて実行される。 よって、本発明の第
1の半導体装置の製造方法によれば、(1)〜(3)で
述べた本発明の第1の半導体装置が製造される。 また、
前記素子分離絶縁層を貫通するコンタクト・ホールを、
前記層間絶縁層にコンタクト・ホールを形成するエッチ
ング工程で同時に形成することが可能であるから、製造
工程数は増加しない。
方法では、第1導電型の前記半導体層の表面領域内に形
成した前記素子分離絶縁層を選択的に除去することによ
り、その素子分離絶縁層を貫通するコンタクト・ホール
を形成し、その後、そのコンタクト・ホールを介して前
記半導体層に第2導電型の不純物を選択的に導入するこ
とにより、前記半導体層の内部にダイオードのアノード
またはカソードとして機能する前記不純物領域を形成す
る。そして、その第2導電型の不純物領域は前記コンタ
クト・ホールに対して自己整合的に形成され、前記ダイ
オードのp−n接合はその第不純物領域と前記半導体層
の界面に形成される。 さらに、前記素子分離絶縁層を形
成する工程とその素子分離絶縁層にコンタクト・ホール
を形成する工程の間において、前記半導体層および前記
素子分離絶縁層を覆う層間絶縁層を形成し、その層間絶
縁層を選択的に除去することによりその層間絶縁層を貫
通するコンタクト・ホールを形成する。しかも、前記素
子分離絶縁層にコンタクト・ホールを形成する工程が、
前記層間絶縁層のコンタクト・ホールそれ自体または前
記層間絶縁層のコンタクト・ホールを形成するために使
用するマスクを用いて実行される。 よって、本発明の第
1の半導体装置の製造方法によれば、(1)〜(3)で
述べた本発明の第1の半導体装置が製造される。 また、
前記素子分離絶縁層を貫通するコンタクト・ホールを、
前記層間絶縁層にコンタクト・ホールを形成するエッチ
ング工程で同時に形成することが可能であるから、製造
工程数は増加しない。
【0028】
【0029】
【0030】(6)本発明の第1の半導体装置の製造方
法の好ましい例では、前記素子分離絶縁層が、前記層間
絶縁層のコンタクト・ホールを形成するためのエッチン
グ工程で使用されるエッチャントによりエッチングされ
る材料から形成されており、そのエッチング工程におい
て前記素子分離絶縁層のコンタクト・ホールが形成され
る。
法の好ましい例では、前記素子分離絶縁層が、前記層間
絶縁層のコンタクト・ホールを形成するためのエッチン
グ工程で使用されるエッチャントによりエッチングされ
る材料から形成されており、そのエッチング工程におい
て前記素子分離絶縁層のコンタクト・ホールが形成され
る。
【0031】この場合、前記素子分離絶縁層を貫通する
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
【0032】(7) 本発明の第2の半導体装置は、半
導体基板上に直接または他の層を介して形成された第1
導電型の半導体層と、前記半導体層の表面領域内に選択
的に形成された素子分離絶縁層と、前記素子分離絶縁層
によって前記半導体層に画定されたMOSFET形成部
と、前記MOSFET形成部内において前記半導体層に
形成された、MOSFETのソース・ドレイン領域とし
て機能する第2導電型の第1および第2の不純物領域
と、前記第1および第2の不純物領域の内部にそれぞれ
形成された、コンタクト領域として機能する前記第2導
電型の第3および第4の不純物領域と、前記素子分離絶
縁層を貫通するコンタクト・ホールによって前記半導体
層に画定されたダイオード形成部と、前記ダイオード形
成部内において前記半導体層に形成された、ダイオード
のアノードまたはカソードとして機能する前記第2導電
型の第5の不純物領域とを備え、前記第5の不純物領域
は、前記素子分離絶縁層のコンタクト・ホールに対して
自己整合的に形成されていると共に、前記ダイオードの
p−n接合は、前記第5の不純物領域と前記半導体層の
界面に形成されており、さらに、前記MOSFET形成
部および前記素子分離絶縁層を覆う層間絶縁層を備えて
おり、その層間絶縁層は、前記素子分離絶縁層に形成さ
れたコンタクト・ホールと連通するコンタクト・ホール
を有していて、前記第5の不純物領域はそれら二つのコ
ンタクト・ホールを介して前記層間絶縁層から露出して
いることを特徴とする。
導体基板上に直接または他の層を介して形成された第1
導電型の半導体層と、前記半導体層の表面領域内に選択
的に形成された素子分離絶縁層と、前記素子分離絶縁層
によって前記半導体層に画定されたMOSFET形成部
と、前記MOSFET形成部内において前記半導体層に
形成された、MOSFETのソース・ドレイン領域とし
て機能する第2導電型の第1および第2の不純物領域
と、前記第1および第2の不純物領域の内部にそれぞれ
形成された、コンタクト領域として機能する前記第2導
電型の第3および第4の不純物領域と、前記素子分離絶
縁層を貫通するコンタクト・ホールによって前記半導体
層に画定されたダイオード形成部と、前記ダイオード形
成部内において前記半導体層に形成された、ダイオード
のアノードまたはカソードとして機能する前記第2導電
型の第5の不純物領域とを備え、前記第5の不純物領域
は、前記素子分離絶縁層のコンタクト・ホールに対して
自己整合的に形成されていると共に、前記ダイオードの
p−n接合は、前記第5の不純物領域と前記半導体層の
界面に形成されており、さらに、前記MOSFET形成
部および前記素子分離絶縁層を覆う層間絶縁層を備えて
おり、その層間絶縁層は、前記素子分離絶縁層に形成さ
れたコンタクト・ホールと連通するコンタクト・ホール
を有していて、前記第5の不純物領域はそれら二つのコ
ンタクト・ホールを介して前記層間絶縁層から露出して
いることを特徴とする。
【0033】(8) 本発明の第2の半導体装置では、
前記素子分離絶縁層によって前記半導体層に前記MOS
FET形成部が画定されると共に、前記素子分離絶縁層
を貫通するコンタクト・ホールによって前記半導体層に
前記ダイオード形成部が画定される。また、前記ダイオ
ードのp−n接合は、前記ダイオード形成部に形成され
た前記第5の不純物領域と前記半導体層の界面に形成さ
れる。
前記素子分離絶縁層によって前記半導体層に前記MOS
FET形成部が画定されると共に、前記素子分離絶縁層
を貫通するコンタクト・ホールによって前記半導体層に
前記ダイオード形成部が画定される。また、前記ダイオ
ードのp−n接合は、前記ダイオード形成部に形成され
た前記第5の不純物領域と前記半導体層の界面に形成さ
れる。
【0034】このため、前記ダイオード形成部における
前記半導体層の厚さは、前記MOSFET形成部におけ
る厚さに比べて小さくなる。換言すれば、前記ダイオー
ドのp−n接合の位置は、前記半導体基板に近づく。よ
って、前記ダイオードの耐ESD性能が改善され、その
結果、ESDに起因する半導体装置の不良の発生を防止
または抑制できる。また、前記ダイオードのp−n接合
の位置は、前記第5の不純物領域の深さ、前記素子分離
絶縁層の厚さ、前記半導体層の厚さによって変化するの
で、これらの深さや厚さを調整することにより、必要に
応じてp−n接合ダイオードの耐ESD性能を容易に調
整することができる。
前記半導体層の厚さは、前記MOSFET形成部におけ
る厚さに比べて小さくなる。換言すれば、前記ダイオー
ドのp−n接合の位置は、前記半導体基板に近づく。よ
って、前記ダイオードの耐ESD性能が改善され、その
結果、ESDに起因する半導体装置の不良の発生を防止
または抑制できる。また、前記ダイオードのp−n接合
の位置は、前記第5の不純物領域の深さ、前記素子分離
絶縁層の厚さ、前記半導体層の厚さによって変化するの
で、これらの深さや厚さを調整することにより、必要に
応じてp−n接合ダイオードの耐ESD性能を容易に調
整することができる。
【0035】さらに、前記MOSFET形成部および前
記素子分離絶縁層を覆う層間絶縁層を備えており、その
層間絶縁層は、前記素子分離絶縁層に形成されたコンタ
クト・ホールと連通するコンタクト・ホールを有してい
て、前記第5の不純物領域はそれら二つのコンタクト・
ホールを介して前記層間絶縁層から露出している。 この
ため、前記素子分離絶縁層を貫通するコンタクト・ホー
ルを、前記層間絶縁層にコンタクト・ホールを形成する
エッチング工程で同時に形成することが可能である。よ
って、製造工程数は増加しない。
記素子分離絶縁層を覆う層間絶縁層を備えており、その
層間絶縁層は、前記素子分離絶縁層に形成されたコンタ
クト・ホールと連通するコンタクト・ホールを有してい
て、前記第5の不純物領域はそれら二つのコンタクト・
ホールを介して前記層間絶縁層から露出している。 この
ため、前記素子分離絶縁層を貫通するコンタクト・ホー
ルを、前記層間絶縁層にコンタクト・ホールを形成する
エッチング工程で同時に形成することが可能である。よ
って、製造工程数は増加しない。
【0036】(9) 本発明の第2の半導体装置の好ま
しい例では、前記第5の不純物領域の表面は、前記ダイ
オード形成部内における前記半導体層の表面と一致して
いると共に、前記MOSFET形成部内における前記半
導体層の表面よりも前記半導体基板に近い位置にある。
しい例では、前記第5の不純物領域の表面は、前記ダイ
オード形成部内における前記半導体層の表面と一致して
いると共に、前記MOSFET形成部内における前記半
導体層の表面よりも前記半導体基板に近い位置にある。
【0037】この場合、本発明の効果が確実に得られる
利点がある。
利点がある。
【0038】
【0039】
【0040】本発明の第2の半導体装置の他の好ましい
例では、前記素子分離絶縁層が、前記層間絶縁層のコン
タクト・ホールを形成するためのエッチング工程で使用
されるエッチャントによりエッチングされる材料から形
成されており、前記素子分離絶縁層のコンタクト・ホー
ルが前記エッチング工程において形成されたものとされ
る。
例では、前記素子分離絶縁層が、前記層間絶縁層のコン
タクト・ホールを形成するためのエッチング工程で使用
されるエッチャントによりエッチングされる材料から形
成されており、前記素子分離絶縁層のコンタクト・ホー
ルが前記エッチング工程において形成されたものとされ
る。
【0041】この場合、前記素子分離絶縁層を貫通する
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
コンタクト・ホールを、前記層間絶縁層にコンタクト・
ホールを形成するエッチング工程で同時に形成すること
が可能である。よって、製造工程数が増加しないという
利点が得られる。
【0042】本発明の第2の半導体装置のさらに他の好
ましい例では、前記層間絶縁層が、前記MOSFET形
成部に形成された前記第3および第4の不純物領域にそ
れぞれ達するコンタクト・ホールをさらに有しており、
しかも、前記第3および第4の不純物領域はそれらコン
タクト・ホールに対してそれぞれ自己整合的に形成され
ている。
ましい例では、前記層間絶縁層が、前記MOSFET形
成部に形成された前記第3および第4の不純物領域にそ
れぞれ達するコンタクト・ホールをさらに有しており、
しかも、前記第3および第4の不純物領域はそれらコン
タクト・ホールに対してそれぞれ自己整合的に形成され
ている。
【0043】この場合、前記第5の不純物領域を前記第
3および第4の不純物領域を形成する工程で同時に形成
することが可能である。よって、製造工程数が増加しな
いという利点が得られる。
3および第4の不純物領域を形成する工程で同時に形成
することが可能である。よって、製造工程数が増加しな
いという利点が得られる。
【0044】(10) 本発明の第2の半導体装置の製
造方法は、半導体基板上に直接または他の層を介して第
1導電型の半導体層を形成する工程と、前記半導体層の
表面領域内に素子分離絶縁層を選択的に形成することに
より、前記半導体層にMOSFET形成部を画定する工
程と、前記MOSFET形成部内において前記半導体層
に第2導電型の不純物を選択的に導入することにより、
MOSFETのソース・ドレイン領域として機能する第
1および第2の不純物領域を形成する工程と、前記第1
および第2の不純物領域の内部に前記第2導電型の不純
物を選択的に導入することにより、コンタクト領域とし
て機能する前記第2導電型の第3および第4の不純物領
域を形成する工程と、前記素子分離絶縁層を選択的に除
去することにより、その素子分離絶縁層を貫通するコン
タクト・ホールを形成すると共に、そのコンタクト・ホ
ールによって前記半導体層にダイオード形成部を画定す
る工程と、前記ダイオード形成部内において、前記素子
分離絶縁層のコンタクト・ホールを介して前記半導体層
に前記第2導電型の不純物を選択的に導入することによ
り、ダイオードのアノードまたはカソードとして機能す
る前記第2導電型の第5の不純物領域を形成する工程と
を含み、前記第5の不純物領域は、前記素子分離絶縁層
のコンタクト・ホールに対して自己整合的に形成される
と共に、前記ダイオードのp−n接合は、前記第5の不
純物領域と前記半導体層の界面に形成され、さらに、前
記素子分離絶縁層を形成する前記工程とその素子分離絶
縁層にコンタクト・ホールを形成する前記工程の間に、
前記MOSFET形成部および前記素子分離絶縁層を覆
う層間絶縁層を形成する工程と、前記層間絶縁層を選択
的に除去することによりその層間絶縁層を貫通する第
1、第2および第3のコンタクト・ホールを形成する工
程とを含んでおり、前記第3および第4の不純物領域
は、それぞれ前記第1および第2のコンタクト・ホール
に対して自己整合的に形成されると共に、前記素子分離
絶縁層のコンタクト・ホールは、前記第3のコンタクト
・ホールに対して自己整合的に形成され、前記素子分離
絶縁層にコンタクト・ホールを形成する工程が、前記層
間絶縁層の第3のコンタクト・ホールそれ自体または前
記層間絶縁層の第1、第2および第3のコンタクト・ホ
ールを形成するために使用するマスクを用いて実行され
ることを特徴とする。
造方法は、半導体基板上に直接または他の層を介して第
1導電型の半導体層を形成する工程と、前記半導体層の
表面領域内に素子分離絶縁層を選択的に形成することに
より、前記半導体層にMOSFET形成部を画定する工
程と、前記MOSFET形成部内において前記半導体層
に第2導電型の不純物を選択的に導入することにより、
MOSFETのソース・ドレイン領域として機能する第
1および第2の不純物領域を形成する工程と、前記第1
および第2の不純物領域の内部に前記第2導電型の不純
物を選択的に導入することにより、コンタクト領域とし
て機能する前記第2導電型の第3および第4の不純物領
域を形成する工程と、前記素子分離絶縁層を選択的に除
去することにより、その素子分離絶縁層を貫通するコン
タクト・ホールを形成すると共に、そのコンタクト・ホ
ールによって前記半導体層にダイオード形成部を画定す
る工程と、前記ダイオード形成部内において、前記素子
分離絶縁層のコンタクト・ホールを介して前記半導体層
に前記第2導電型の不純物を選択的に導入することによ
り、ダイオードのアノードまたはカソードとして機能す
る前記第2導電型の第5の不純物領域を形成する工程と
を含み、前記第5の不純物領域は、前記素子分離絶縁層
のコンタクト・ホールに対して自己整合的に形成される
と共に、前記ダイオードのp−n接合は、前記第5の不
純物領域と前記半導体層の界面に形成され、さらに、前
記素子分離絶縁層を形成する前記工程とその素子分離絶
縁層にコンタクト・ホールを形成する前記工程の間に、
前記MOSFET形成部および前記素子分離絶縁層を覆
う層間絶縁層を形成する工程と、前記層間絶縁層を選択
的に除去することによりその層間絶縁層を貫通する第
1、第2および第3のコンタクト・ホールを形成する工
程とを含んでおり、前記第3および第4の不純物領域
は、それぞれ前記第1および第2のコンタクト・ホール
に対して自己整合的に形成されると共に、前記素子分離
絶縁層のコンタクト・ホールは、前記第3のコンタクト
・ホールに対して自己整合的に形成され、前記素子分離
絶縁層にコンタクト・ホールを形成する工程が、前記層
間絶縁層の第3のコンタクト・ホールそれ自体または前
記層間絶縁層の第1、第2および第3のコンタクト・ホ
ールを形成するために使用するマスクを用いて実行され
ることを特徴とする。
【0045】(11) 本発明の第2の半導体装置の製
造方法では、第1導電型の前記半導体層の表面領域内に
前記素子分離絶縁層を選択的に形成することにより、前
記MOSFET形成部を画定する。その後、前記MOS
FET形成部の内部に第2導電型の不純物を選択的に導
入することにより、MOSFETのソース・ドレイン領
域として機能する前記第1および第2の不純物領域と、
コンタクト領域として機能する前記第2導電型の前記第
3および第4の不純物領域を形成する。他方、前記素子
分離絶縁層を選択的に除去することにより、その素子分
離絶縁層を貫通するコンタクト・ホールを形成すると共
に、前記ダイオード形成部を画定する。その後、前記ダ
イオード形成部内において、前記素子分離絶縁層のコン
タクト・ホールを介して前記半導体層に第2導電型の不
純物を選択的に導入することにより、ダイオードのアノ
ードまたはカソードとして機能する前記第2導電型の前
記第5の不純物領域を形成する。前記第5の不純物領域
は、前記素子分離絶縁層のコンタクト・ホールに対して
自己整合的に形成されると共に、前記ダイオードのp−
n接合は、前記第5の不純物領域と前記半導体層の界面
に形成される。
造方法では、第1導電型の前記半導体層の表面領域内に
前記素子分離絶縁層を選択的に形成することにより、前
記MOSFET形成部を画定する。その後、前記MOS
FET形成部の内部に第2導電型の不純物を選択的に導
入することにより、MOSFETのソース・ドレイン領
域として機能する前記第1および第2の不純物領域と、
コンタクト領域として機能する前記第2導電型の前記第
3および第4の不純物領域を形成する。他方、前記素子
分離絶縁層を選択的に除去することにより、その素子分
離絶縁層を貫通するコンタクト・ホールを形成すると共
に、前記ダイオード形成部を画定する。その後、前記ダ
イオード形成部内において、前記素子分離絶縁層のコン
タクト・ホールを介して前記半導体層に第2導電型の不
純物を選択的に導入することにより、ダイオードのアノ
ードまたはカソードとして機能する前記第2導電型の前
記第5の不純物領域を形成する。前記第5の不純物領域
は、前記素子分離絶縁層のコンタクト・ホールに対して
自己整合的に形成されると共に、前記ダイオードのp−
n接合は、前記第5の不純物領域と前記半導体層の界面
に形成される。
【0046】さらに、前記素子分離絶縁層を形成する前
記工程とその素子分離絶縁層にコンタクト・ホールを形
成する前記工程の間において、前記MOSFET形成部
および前記素子分離絶縁層を覆う層間絶縁層を形成し、
その層間絶縁層を選択的に除去することによりその層間
絶縁層を貫通する第1、第2および第3のコンタクト・
ホールを形成する。前記第3および第4の不純物領域
は、それぞれ前記第1および第2のコンタクト・ホール
に対して自己整合的に形成されると共に、前記素子分離
絶縁層のコンタクト・ホールは、前記第3のコンタクト
・ホールに対して自己整合的に形成される。しかも、前
記素子分離絶縁層にコンタクト・ホールを形成する工程
は、前記層間絶縁層の第3のコンタクト・ホールそれ自
体または前記層間絶縁層の第1、第2および第3のコン
タクト・ホールを形成するために使用するマスクを用い
て実行される。 よって、本発明の第2の半導体装置の製
造方法によれば、(7)〜(9)で述べた本発明の第2
の半導体装置が製造される。また、前記素子分離絶縁層
を貫通するコンタクト・ホールを、前記層間絶縁層に前
記第1、第2および第3のコンタクト・ホールを形成す
るエッチング工程で同時に形成することが可能であるか
ら、製造工程数は増加しない。
記工程とその素子分離絶縁層にコンタクト・ホールを形
成する前記工程の間において、前記MOSFET形成部
および前記素子分離絶縁層を覆う層間絶縁層を形成し、
その層間絶縁層を選択的に除去することによりその層間
絶縁層を貫通する第1、第2および第3のコンタクト・
ホールを形成する。前記第3および第4の不純物領域
は、それぞれ前記第1および第2のコンタクト・ホール
に対して自己整合的に形成されると共に、前記素子分離
絶縁層のコンタクト・ホールは、前記第3のコンタクト
・ホールに対して自己整合的に形成される。しかも、前
記素子分離絶縁層にコンタクト・ホールを形成する工程
は、前記層間絶縁層の第3のコンタクト・ホールそれ自
体または前記層間絶縁層の第1、第2および第3のコン
タクト・ホールを形成するために使用するマスクを用い
て実行される。 よって、本発明の第2の半導体装置の製
造方法によれば、(7)〜(9)で述べた本発明の第2
の半導体装置が製造される。また、前記素子分離絶縁層
を貫通するコンタクト・ホールを、前記層間絶縁層に前
記第1、第2および第3のコンタクト・ホールを形成す
るエッチング工程で同時に形成することが可能であるか
ら、製造工程数は増加しない。
【0047】(12) 本発明の第2の半導体装置の製
造方法の好ましい例では、前記第3および第4の不純物
領域を形成する工程と、前記第5の不純物領域を形成す
る工程とが同時に行われる。
造方法の好ましい例では、前記第3および第4の不純物
領域を形成する工程と、前記第5の不純物領域を形成す
る工程とが同時に行われる。
【0048】この場合、前記第3、第4および第5の不
純物領域を一工程で形成でき、製造工程数が増加しない
という利点が得られる。
純物領域を一工程で形成でき、製造工程数が増加しない
という利点が得られる。
【0049】
【0050】
【0051】本発明の第2の半導体装置の製造方法の他
の好ましい例では、前記素子分離絶縁層が、前記層間絶
縁層のコンタクト・ホールを形成するためのエッチング
工程でエッチング可能な材料から形成されており、その
エッチング工程において前記素子分離絶縁層のコンタク
ト・ホールが形成される。
の好ましい例では、前記素子分離絶縁層が、前記層間絶
縁層のコンタクト・ホールを形成するためのエッチング
工程でエッチング可能な材料から形成されており、その
エッチング工程において前記素子分離絶縁層のコンタク
ト・ホールが形成される。
【0052】この場合、前記素子分離絶縁層を貫通する
コンタクト・ホールを、前記層間絶縁層に前記第1、第
2および第3のコンタクト・ホールを形成するエッチン
グ工程で同時に形成することが可能である。よって、製
造工程数が増加しないという利点が得られる。
コンタクト・ホールを、前記層間絶縁層に前記第1、第
2および第3のコンタクト・ホールを形成するエッチン
グ工程で同時に形成することが可能である。よって、製
造工程数が増加しないという利点が得られる。
【0053】
【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面を参照しながら説明する。
について添付図面を参照しながら説明する。
【0054】図1〜図3は本発明の一実施形態の半導体
装置の製造方法の各工程を示す。
装置の製造方法の各工程を示す。
【0055】まず、公知の方法により、図1(a)に示
す構成を製作する。すなわち、n型またはp型のシリコ
ン基板1に形成したn+型エピタキシャル層2の内部
に、n −型ウェル3を形成する。そして、そのn−型ウ
ェル3の表面にパターン化された素子分離絶縁層6を形
成することにより、MOSFET形成部21を画定す
る。素子分離絶縁層6は、二酸化シリコン(SiO2)
から形成される。MOSFET形成部21は、素子分離
絶縁層6により囲まれ且つ露出したn−型ウェル3の一
部から形成される。図4に示した従来の製造方法とは異
なり、この段階ではダイオード形成部は画定されない。
す構成を製作する。すなわち、n型またはp型のシリコ
ン基板1に形成したn+型エピタキシャル層2の内部
に、n −型ウェル3を形成する。そして、そのn−型ウ
ェル3の表面にパターン化された素子分離絶縁層6を形
成することにより、MOSFET形成部21を画定す
る。素子分離絶縁層6は、二酸化シリコン(SiO2)
から形成される。MOSFET形成部21は、素子分離
絶縁層6により囲まれ且つ露出したn−型ウェル3の一
部から形成される。図4に示した従来の製造方法とは異
なり、この段階ではダイオード形成部は画定されない。
【0056】素子分離絶縁層6としては、いわゆるLO
COS(LOCal Oxidation of Silicon)法に代表される
酸化膜分離法や、トレンチ内に絶縁体のみを(あるいは
絶縁体と導電体とを)埋め込むトレンチ分離法で形成し
たものでもよいし、その他の任意の方法で形成したもの
でもよい。
COS(LOCal Oxidation of Silicon)法に代表される
酸化膜分離法や、トレンチ内に絶縁体のみを(あるいは
絶縁体と導電体とを)埋め込むトレンチ分離法で形成し
たものでもよいし、その他の任意の方法で形成したもの
でもよい。
【0057】MOSFET形成部21では、露出したn
−型ウェル3の表面にゲート絶縁層8を形成し、そのゲ
ート絶縁層8の上にゲート電極7を形成する。そのゲー
ト電極7の両側には、一対の絶縁性側壁スペーサ5a、
5bをn−型ウェル3上に形成する。
−型ウェル3の表面にゲート絶縁層8を形成し、そのゲ
ート絶縁層8の上にゲート電極7を形成する。そのゲー
ト電極7の両側には、一対の絶縁性側壁スペーサ5a、
5bをn−型ウェル3上に形成する。
【0058】公知のイオン注入法によりMOSFET形
成部1にp型不純物(例えば硼素)を導入し、n−型ウ
ェル3の内部に一対のp-型不純物領域13a、13b
をゲート電極7に対して自己整合的に形成する。また、
公知のイオン注入法により、MOSFET形成部1にp
型不純物(例えば硼素)を導入し、n−型ウェル3の内
部に一対のp+型不純物領域4a、4bを側壁スペーサ
5a、5bに対して自己整合的に形成する。
成部1にp型不純物(例えば硼素)を導入し、n−型ウ
ェル3の内部に一対のp-型不純物領域13a、13b
をゲート電極7に対して自己整合的に形成する。また、
公知のイオン注入法により、MOSFET形成部1にp
型不純物(例えば硼素)を導入し、n−型ウェル3の内
部に一対のp+型不純物領域4a、4bを側壁スペーサ
5a、5bに対して自己整合的に形成する。
【0059】こうしてMOSFET形成部21に形成さ
れたp+型不純物領域4a、4bと、側壁スペーサ5
a、5bの下に残ったp-型不純物領域13a、13b
とが、MOSFETの一対のソース・ドレイン領域を構
成する。これらのソース・ドレイン領域は、LDD構造
を有している。この時の状態は図1(a)に示す通りで
ある。
れたp+型不純物領域4a、4bと、側壁スペーサ5
a、5bの下に残ったp-型不純物領域13a、13b
とが、MOSFETの一対のソース・ドレイン領域を構
成する。これらのソース・ドレイン領域は、LDD構造
を有している。この時の状態は図1(a)に示す通りで
ある。
【0060】続いて、図1(b)に示すように、半導体
基板1の全面にわたって層間絶縁層9を形成し、MOS
FET形成部21とその他の領域を層間絶縁層9で覆
う。この層間絶縁層9は、BPSG(BoroPhosphorSili
cate Glass)により形成されている。そして、図2
(a)に示すように、MOSFET形成部21の一対の
p+型不純物領域4a、4b内にコンタクト領域を形成
するためのマスク10を層間絶縁層9の上に形成する。
このマスク10は、p+型不純物領域4a、4bの上に
位置する透孔10a、10bだけでなく、素子分離絶縁
層6の所定箇所の上に位置する透孔10cをも有してい
る。この透孔10cがn−型ウェル3の内部にダイオー
ド形成部22を画定する。
基板1の全面にわたって層間絶縁層9を形成し、MOS
FET形成部21とその他の領域を層間絶縁層9で覆
う。この層間絶縁層9は、BPSG(BoroPhosphorSili
cate Glass)により形成されている。そして、図2
(a)に示すように、MOSFET形成部21の一対の
p+型不純物領域4a、4b内にコンタクト領域を形成
するためのマスク10を層間絶縁層9の上に形成する。
このマスク10は、p+型不純物領域4a、4bの上に
位置する透孔10a、10bだけでなく、素子分離絶縁
層6の所定箇所の上に位置する透孔10cをも有してい
る。この透孔10cがn−型ウェル3の内部にダイオー
ド形成部22を画定する。
【0061】次に、マスク10を用いて、BPSGより
なる層間絶縁層9に対して選択的にドライ・エッチング
を行う。こうして、図2(a)に示すように、一対のp
+型不純物領域4a、4bまで達する一対のコンタクト
・ホール9a、9bと、素子分離絶縁層6まで達するコ
ンタクト・ホール9cを層間絶縁層9に形成する。p +
型不純物領域4a、4bは、コンタクト・ホール9a、
9bからそれぞれ露出している。素子分離絶縁層6は、
コンタクト・ホール9cから露出している。
なる層間絶縁層9に対して選択的にドライ・エッチング
を行う。こうして、図2(a)に示すように、一対のp
+型不純物領域4a、4bまで達する一対のコンタクト
・ホール9a、9bと、素子分離絶縁層6まで達するコ
ンタクト・ホール9cを層間絶縁層9に形成する。p +
型不純物領域4a、4bは、コンタクト・ホール9a、
9bからそれぞれ露出している。素子分離絶縁層6は、
コンタクト・ホール9cから露出している。
【0062】この層間絶縁層9のエッチング工程におい
て、エッチング時間を層間絶縁層9のエッチングに必要
な時間よりも少し長く設定する。こうすることにより、
エッチング用の反応ガスを変更することなしに、層間絶
縁層9の下方にあるSiO2からなる素子分離層6がコ
ンタクト・ホール9cを介して選択的にエッチングされ
る。その結果、図2(a)に示すように、n−型ウェル
3まで達するコンタクト・ホール6cが素子分離絶縁層
6に形成される。
て、エッチング時間を層間絶縁層9のエッチングに必要
な時間よりも少し長く設定する。こうすることにより、
エッチング用の反応ガスを変更することなしに、層間絶
縁層9の下方にあるSiO2からなる素子分離層6がコ
ンタクト・ホール9cを介して選択的にエッチングされ
る。その結果、図2(a)に示すように、n−型ウェル
3まで達するコンタクト・ホール6cが素子分離絶縁層
6に形成される。
【0063】この実施形態では、素子分離絶縁層6と層
間絶縁層9がいずれもSiO2系であるため、このドラ
イ・エッチング工程では、反応ガスとして例えば、CH
F4、CHF3などが使用される。このドライ・エッチン
グ工程のエッチング条件は従来と同様でよいので、それ
についての詳細な説明は省略する。
間絶縁層9がいずれもSiO2系であるため、このドラ
イ・エッチング工程では、反応ガスとして例えば、CH
F4、CHF3などが使用される。このドライ・エッチン
グ工程のエッチング条件は従来と同様でよいので、それ
についての詳細な説明は省略する。
【0064】なお、層間絶縁層9に対してコンタクト・
ホール9a、9b、9cを形成し、且つ素子分離絶縁層
6にコンタクト・ホール6cを形成するという目的に対
して十分な選択比と異方性が得られれば、任意の異方性
エッチング法が使用可能である。
ホール9a、9b、9cを形成し、且つ素子分離絶縁層
6にコンタクト・ホール6cを形成するという目的に対
して十分な選択比と異方性が得られれば、任意の異方性
エッチング法が使用可能である。
【0065】ここでは、層間絶縁層9をエッチングして
コンタクト・ホール9a、9b、9cを形成するエッチ
ング工程内で素子分離絶縁層6をエッチングしてコンタ
クト・ホール6cを形成しているが、層間絶縁層9をエ
ッチングしてコンタクト・ホール9a、9b、9cを形
成するエッチング工程が終了してから、別のエッチング
工程で素子分離絶縁層6をエッチングしてコンタクト・
ホール6cを形成してもよいことは言うまでもない。
コンタクト・ホール9a、9b、9cを形成するエッチ
ング工程内で素子分離絶縁層6をエッチングしてコンタ
クト・ホール6cを形成しているが、層間絶縁層9をエ
ッチングしてコンタクト・ホール9a、9b、9cを形
成するエッチング工程が終了してから、別のエッチング
工程で素子分離絶縁層6をエッチングしてコンタクト・
ホール6cを形成してもよいことは言うまでもない。
【0066】その後、マスク10を取り除いてから、コ
ンタクト・ホール9a、9b、9cを有する層間絶縁層
9をマスクとして、n−型ウェル3の内部にp型不純物
(例えば硼素)を選択的にイオン注入する。こうして、
図2(b)に示すように、MOSFET形成部21では
p+型不純物領域4a、4bの内部にp+型コンタクト領
域11a、11bがそれぞれ形成される。それと同時
に、ダイオード形成部22では、n−型ウェル3の内部
にp+型不純物領域11cが形成される。
ンタクト・ホール9a、9b、9cを有する層間絶縁層
9をマスクとして、n−型ウェル3の内部にp型不純物
(例えば硼素)を選択的にイオン注入する。こうして、
図2(b)に示すように、MOSFET形成部21では
p+型不純物領域4a、4bの内部にp+型コンタクト領
域11a、11bがそれぞれ形成される。それと同時
に、ダイオード形成部22では、n−型ウェル3の内部
にp+型不純物領域11cが形成される。
【0067】p+型コンタクト領域11a、11bは、
コンタクト・ホール9a、9bに対してそれぞれ自己整
合的に形成される。p+型コンタクト領域11cは、コ
ンタクト・ホール9cに対して自己整合的に形成され
る。
コンタクト・ホール9a、9bに対してそれぞれ自己整
合的に形成される。p+型コンタクト領域11cは、コ
ンタクト・ホール9cに対して自己整合的に形成され
る。
【0068】なお、このイオン注入工程は、マスク10
を取り除かずに行ってもよい。この場合は、イオン注入
工程が終了してからマスク10が除去される。
を取り除かずに行ってもよい。この場合は、イオン注入
工程が終了してからマスク10が除去される。
【0069】こうしてダイオード形成部22に形成され
たp+型不純物領域11cは、その下方のn-型ウェル3
と共にMOSFET保護用のp−n接合ダイオードを形
成する。換言すれば、p+型不純物領域11cとn-型ウ
ェル3は、このp−n接合ダイオードのアノードおよび
カソードとしてそれぞれ機能する。このダイオードのp
−n接合(p+−n-接合)は、p+型不純物領域4cと
n-型ウェル3との界面に形成される。
たp+型不純物領域11cは、その下方のn-型ウェル3
と共にMOSFET保護用のp−n接合ダイオードを形
成する。換言すれば、p+型不純物領域11cとn-型ウ
ェル3は、このp−n接合ダイオードのアノードおよび
カソードとしてそれぞれ機能する。このダイオードのp
−n接合(p+−n-接合)は、p+型不純物領域4cと
n-型ウェル3との界面に形成される。
【0070】その後、公知の方法(例えば、金属膜を形
成してからリフトオフ法などでパターン化する方法)に
より、図3に示すように、層間絶縁層9の上に電極12
a、12b、12cを形成する。ソース・ドレイン用の
電極12a、12bの底部は、コンタクト・ホール9
a、9bを介してp型コンタクト領域11a、11bに
それぞれ接触する。こうして、電極12a、12bは一
対のソース・ドレイン領域にそれぞれ電気的に接続され
る。また、ダイオード用の電極12cの底部は、上下に
連通した二つのコンタクト・ホール9cと6cを介して
p型不純物領域11cに接触する。こうして、電極12
cはダイオードのアノード領域に電気的に接続される。
成してからリフトオフ法などでパターン化する方法)に
より、図3に示すように、層間絶縁層9の上に電極12
a、12b、12cを形成する。ソース・ドレイン用の
電極12a、12bの底部は、コンタクト・ホール9
a、9bを介してp型コンタクト領域11a、11bに
それぞれ接触する。こうして、電極12a、12bは一
対のソース・ドレイン領域にそれぞれ電気的に接続され
る。また、ダイオード用の電極12cの底部は、上下に
連通した二つのコンタクト・ホール9cと6cを介して
p型不純物領域11cに接触する。こうして、電極12
cはダイオードのアノード領域に電気的に接続される。
【0071】その後は、必要に応じて層間絶縁層、配線
層、保護層(いずれも図示せず)などが形成され、半導
体装置が完成する。
層、保護層(いずれも図示せず)などが形成され、半導
体装置が完成する。
【0072】こうして製造された第1実施形態の半導体
装置では、ダイオード形成部22において素子分離絶縁
層6が選択的にエッチングされてn−型ウェル3が露出
せしめられ、そこにp型不純物領域11cが形成されて
いるので、ダイオード領域22に形成されるp+−n-接
合と、n+型エピタキシャル層2とn-型ウェル3の界面
との距離(すなわち、p+型不純物領域11cの直下に
おけるn−型ウェル3の厚さ)dは、素子分離絶縁層6
の厚さに応じて小さくなる。換言すれば、前記ダイオー
ドのp+−n-接合の位置は、図4(b)に示した従来の
半導体装置の場合よりもシリコン基板1に近づく。よっ
て、前記ダイオードの耐ESD性能が改善され、その結
果、ESDに起因する半導体装置の不良の発生を防止ま
たは抑制できる。
装置では、ダイオード形成部22において素子分離絶縁
層6が選択的にエッチングされてn−型ウェル3が露出
せしめられ、そこにp型不純物領域11cが形成されて
いるので、ダイオード領域22に形成されるp+−n-接
合と、n+型エピタキシャル層2とn-型ウェル3の界面
との距離(すなわち、p+型不純物領域11cの直下に
おけるn−型ウェル3の厚さ)dは、素子分離絶縁層6
の厚さに応じて小さくなる。換言すれば、前記ダイオー
ドのp+−n-接合の位置は、図4(b)に示した従来の
半導体装置の場合よりもシリコン基板1に近づく。よっ
て、前記ダイオードの耐ESD性能が改善され、その結
果、ESDに起因する半導体装置の不良の発生を防止ま
たは抑制できる。
【0073】また、前記ダイオードのp+−n-接合の位
置は、p+型不純物領域11cの深さ、素子分離絶縁層
6の厚さ、n-型ウェル3の厚さ(深さ)によって変化
するので、これらの深さや厚さを調整することにより、
必要に応じてp−n接合ダイオードの耐ESD性能を容
易に調整することができる。
置は、p+型不純物領域11cの深さ、素子分離絶縁層
6の厚さ、n-型ウェル3の厚さ(深さ)によって変化
するので、これらの深さや厚さを調整することにより、
必要に応じてp−n接合ダイオードの耐ESD性能を容
易に調整することができる。
【0074】また、ダイオード形成部22における素子
分離絶縁層6のエッチングは、層間絶縁層9に電極形成
用のコンタクト・ホール9a、9b、9cを形成するエ
ッチング工程の中で行われ、しかもダイオード形成部2
2におけるp+型不純物領域11cの形成は、MOSF
ET形成部21にコンタクト領域11a、11bを形成
するためのイオン注入工程で同時に行われるので、製造
工程数が増加することもない。
分離絶縁層6のエッチングは、層間絶縁層9に電極形成
用のコンタクト・ホール9a、9b、9cを形成するエ
ッチング工程の中で行われ、しかもダイオード形成部2
2におけるp+型不純物領域11cの形成は、MOSF
ET形成部21にコンタクト領域11a、11bを形成
するためのイオン注入工程で同時に行われるので、製造
工程数が増加することもない。
【0075】なお、上記実施形態では、n-型ウェル3
の中にpチャネルMOSFETを形成しているが、p-
型ウェルの中にnチャネルMOSFETを形成してもよ
いことは言うまでもない。また、上記実施形態では、M
OSFETがLDD構造を有しているが、本発明はこれ
に限定されず、一対のソース・ドレイン領域が標準的な
一対の不純物領域のみからなるものであってもよいし、
LDD構造以外の他の種々の構造を持っていてもよい。
の中にpチャネルMOSFETを形成しているが、p-
型ウェルの中にnチャネルMOSFETを形成してもよ
いことは言うまでもない。また、上記実施形態では、M
OSFETがLDD構造を有しているが、本発明はこれ
に限定されず、一対のソース・ドレイン領域が標準的な
一対の不純物領域のみからなるものであってもよいし、
LDD構造以外の他の種々の構造を持っていてもよい。
【0076】また、上記実施形態では、n型またはp型
のシリコン基板1に形成したn+型エピタキシャル層2
とn-型ウェル3を使用しているが、エピタキシャル層
2やn-型ウェル3は必ずしも必要ではなく、n型また
はp型のシリコン基板1内に直接ソース・ドレイン領域
を形成してもよい。シリコン基板1の上にエピタキシャ
ル成長させて得たエピタキシャル層に代えて、シリコン
基板1内に不純物を高エネルギーでイオン注入して得ら
れる擬似的なエピタキシャル層を使用してもよい。
のシリコン基板1に形成したn+型エピタキシャル層2
とn-型ウェル3を使用しているが、エピタキシャル層
2やn-型ウェル3は必ずしも必要ではなく、n型また
はp型のシリコン基板1内に直接ソース・ドレイン領域
を形成してもよい。シリコン基板1の上にエピタキシャ
ル成長させて得たエピタキシャル層に代えて、シリコン
基板1内に不純物を高エネルギーでイオン注入して得ら
れる擬似的なエピタキシャル層を使用してもよい。
【0077】さらに、上記実施形態では、層間絶縁層9
をエッチングしてコンタクト・ホール9a、9b、9c
を形成する工程内で素子分離絶縁層6をエッチングして
コンタクト・ホール6cを形成しているが、本発明はこ
の方法に限定されない。層間絶縁層9を形成する前に、
コンタクト・ホール6c形成用のマスクを用いて素子分
離絶縁層6に対して選択的にエッチングを行うことによ
り、コンタクト・ホール6cを形成することも可能であ
る。
をエッチングしてコンタクト・ホール9a、9b、9c
を形成する工程内で素子分離絶縁層6をエッチングして
コンタクト・ホール6cを形成しているが、本発明はこ
の方法に限定されない。層間絶縁層9を形成する前に、
コンタクト・ホール6c形成用のマスクを用いて素子分
離絶縁層6に対して選択的にエッチングを行うことによ
り、コンタクト・ホール6cを形成することも可能であ
る。
【0078】上記実施形態では、MOSFETを保護す
るためのp−n接合ダイオードを形成しているが、本発
明はMOSFETの保護以外に用いられるp−n接合ダ
イオードの形成にも適用できるものである。
るためのp−n接合ダイオードを形成しているが、本発
明はMOSFETの保護以外に用いられるp−n接合ダ
イオードの形成にも適用できるものである。
【0079】以上説明したように、本発明の第1および
第2の半導体装置とその製造方法によれば、p−n接合
ダイオードの耐ESD性能が改善され、その結果、ES
Dに起因する半導体装置の不良の発生を防止または抑制
できる。また、必要に応じてp−n接合ダイオードの耐
ESD性能を容易に調整することができる。しかも、こ
れらは製造工程数を増加させずに実現できる。
第2の半導体装置とその製造方法によれば、p−n接合
ダイオードの耐ESD性能が改善され、その結果、ES
Dに起因する半導体装置の不良の発生を防止または抑制
できる。また、必要に応じてp−n接合ダイオードの耐
ESD性能を容易に調整することができる。しかも、こ
れらは製造工程数を増加させずに実現できる。
【0080】
【図1】本発明の一実施形態の半導体装置の製造方法の
各工程を示す部分断面図である。
各工程を示す部分断面図である。
【図2】本発明の一実施形態の半導体装置の製造方法の
各工程を示す部分断面図で、図1の続きである。
各工程を示す部分断面図で、図1の続きである。
【図3】本発明の一実施形態の半導体装置の製造方法の
各工程を示す部分断面図で、図2の続きである。
各工程を示す部分断面図で、図2の続きである。
【図4】従来の半導体装置の製造方法の各工程を示す部
分断面図である。
分断面図である。
1 シリコン基板 2 エピタキシャル層 3 ウェル 4a、4b 不純物領域 5a、5b 側壁スペーサ 6 素子分離絶縁層 6c 素子分離絶縁層のコンタクト・ホール 7 ゲート電極 8 ゲート絶縁層 9 層間絶縁層 9a、9b、9c 層間絶縁層のコンタクト・ホール 10 マスク 11a、11b、11c 不純物領域 12a、12b、12c 電極 13a、13b 不純物領域 21 MOSFET形成部 22 ダイオード形成部
Claims (12)
- 【請求項1】 半導体基板上に直接または他の層を介し
て形成された第1導電型の半導体層と、 前記半導体層の表面領域内に選択的に形成された素子分
離絶縁層と、 前記素子分離絶縁層の下方において前記半導体層に形成
された、ダイオードのアノードまたはカソードとして機
能する第2導電型の不純物領域とを備え、 前記不純物領域は、前記素子分離絶縁層を貫通するコン
タクト・ホールに対して自己整合的に形成されていると
共に、前記ダイオードのp−n接合は、前記不純物領域
と前記半導体層の界面に形成されており、 さらに、前記半導体層および前記素子分離絶縁層を覆う
層間絶縁層を備えており、その層間絶縁層は、前記素子
分離絶縁層に形成されたコンタクト・ホールと連通する
コンタクト・ホールを有していて、前記不純物領域はそ
れら二つのコンタクト・ホールを介して前記層間絶縁層
から露出している ことを特徴とする半導体装置。 - 【請求項2】 前記不純物領域の表面が、前記半導体層
の表面と一致していると共に、前記素子分離絶縁層が存
在しない箇所における前記半導体層の表面よりも前記半
導体基板に近い位置にある請求項1に記載の半導体装
置。 - 【請求項3】 前記素子分離絶縁層が、前記層間絶縁層
のコンタクト・ホールを形成するためのエッチング工程
で使用されるエッチャントによりエッチングされる材料
から形成されており、前記素子分離絶縁層のコンタクト
・ホールが前記エッチング工程において形成されたもの
である請求項1または2に記載の半導体装置。 - 【請求項4】 半導体基板上に直接または他の層を介し
て第1導電型の半導体層を形成する工程と、 前記半導体層の表面領域内に素子分離絶縁層を選択的に
形成する工程と、 前記素子分離絶縁層を選択的に除去することにより、そ
の素子分離絶縁層を貫通するコンタクト・ホールを形成
する工程と、 前記コンタクト・ホールを介して前記半導体層に第2導
電型の不純物を選択的に導入することにより、前記半導
体層の内部にダイオードのアノードまたはカソ ードとし
て機能する前記第2導電型の不純物領域を形成する工程
とを含み、 前記不純物領域は、前記コンタクト・ホールに対して自
己整合的に形成されると共に、前記ダイオードのp−n
接合は、前記第不純物領域と前記半導体層の界面に形成
され、 しかも、前記素子分離絶縁層を形成する前記工程とその
素子分離絶縁層にコンタクト・ホールを形成する前記工
程との間に、前記半導体層および前記素子分離絶縁層を
覆う層間絶縁層を形成する工程と、前記層間絶縁層を選
択的に除去することによりその層間絶縁層を貫通するコ
ンタクト・ホールを形成する工程とをさらに含んでお
り、 前記素子分離絶縁層にコンタクト・ホールを形成する前
記工程が、前記層間絶縁層のコンタクト・ホールそれ自
体または前記層間絶縁層のコンタクト・ホールを形成す
るために使用するマスクを用いて実行されることを特徴
とする半導体装置の製造方法 。 - 【請求項5】 前記素子分離絶縁層が、前記層間絶縁層
のコンタクト・ホールを形成するためのエッチング工程
で使用されるエッチャントによりエッチングされる材料
から形成されており、そのエッチング工程において前記
素子分離絶縁層のコンタクト・ホールが形成される請求
項4に記載の半導体装置の製造方法。 - 【請求項6】 半導体基板上に直接または他の層を介し
て形成された第1導電型の半導体層と、 前記半導体層の表面領域内に選択的に形成された素子分
離絶縁層と、 前記素子分離絶縁層によって前記半導体層に画定された
MOSFET形成部と、 前記MOSFET形成部内において前記半導体層に形成
された、MOSFETのソース・ドレイン領域として機
能する第2導電型の第1および第2の不純物領域と、 前記第1および第2の不純物領域の内部にそれぞれ形成
された、コンタクト領域として機能する前記第2導電型
の第3および第4の不純物領域と、 前記素子分離絶縁層を貫通するコンタクト・ホールによ
って前記半導体層に画定されたダイオード形成部と、 前記ダイオード形成部内において前記半導体層に形成さ
れた、ダイオードのアノードまたはカソードとして機能
する前記第2導電型の第5の不純物領域とを備え、 前記第5の不純物領域は、前記素子分離絶縁層のコンタ
クト・ホールに対して自己整合的に形成されていると共
に、前記ダイオードのp−n接合は、前記第5の不純物
領域と前記半導体層の界面に形成されており、 さらに、前記MOSFET形成部および前記素子分離絶
縁層を覆う層間絶縁層を備えており、その層間絶縁層
は、前記素子分離絶縁層に形成されたコンタクト・ホー
ルと連通するコンタクト・ホールを有していて、前記第
5の不純物領域はそれら二つのコンタクト・ホールを介
して前記層間絶縁層から露出していることを特徴とする
半導体装置 。 - 【請求項7】 前記第5の不純物領域の表面は、前記ダ
イオード形成部内における前記半導体層の表面と一致し
ていると共に、前記MOSFET形成部内における前記
半導体層の表面よりも前記半導体基板に近い位置にある
請求項6に記載の半導体装置。 - 【請求項8】 前記素子分離絶縁層が、前記層間絶縁層
のコンタクト・ホールを形成するためのエッチング工程
で使用されるエッチャントによりエッチングされる材料
から形成されており、前記素子分離絶縁層のコンタクト
・ホールが前記エッチング工程において形成されたもの
である請求項6または7に記載の半導体装置。 - 【請求項9】 前記層間絶縁層が、前記MOSFET形
成部に形成された前記第3および第4の不純物領域にそ
れぞれ達するコンタクト・ホールをさらに有しており、
しかも、前記第3および第4の不純物領域はそれらコン
タクト・ホールに対してそれぞれ自己整合的に形成され
ている請求項6〜8のいずれか1項に記載の半導体装
置。 - 【請求項10】 半導体基板上に直接または他の層を介
して第1導電型の半導体層を形成する工程と、 前記半導体層の表面領域内に素子分離絶縁層を選択的に
形成することにより、前記半導体層にMOSFET形成
部を画定する工程と、 前記MOSFET形成部内において前記半導体層に第2
導電型の不純物を選択的に導入することにより、MOS
FETのソース・ドレイン領域として機能する第1およ
び第2の不純物領域を形成する工程と、 前記第1および第2の不純物領域の内部に前記第2導電
型の不純物を選択的に導入することにより、コンタクト
領域として機能する前記第2導電型の第3および第4の
不純物領域を形成する工程と、 前記素子分離絶縁層を選択的に除去することにより、そ
の素子分離絶縁層を貫通するコンタクト・ホールを形成
すると共に、そのコンタクト・ホールによって前記半導
体層にダイオード形成部を画定する工程と、 前記ダイオード形成部内において、前記素子分離絶縁層
のコンタクト・ホールを介して前記半導体層に前記第2
導電型の不純物を選択的に導入することにより、ダイオ
ードのアノードまたはカソードとして機能する前記第2
導電型の第5の不純物領域を形成する工程とを含み、 前記第5の不純物領域は、前記素子分離絶縁層のコンタ
クト・ホールに対して自己整合的に形成されると共に、
前記ダイオードのp−n接合は、前記第5の不純物領域
と前記半導体層の界面に形成され、 さらに、前記素子分離絶縁層を形成する前記工程とその
素子分離絶縁層にコンタクト・ホールを形成する前記工
程の間に、前記MOSFET形成部および前記素子分離
絶縁層を覆う層間絶縁層を形成する工程と、前記層間絶
縁層を選択的に除去することによりその層間絶縁層を貫
通する第1、第2および第3のコンタクト・ホールを形
成する工程とを含んでおり、 前記第3および第4の不純物領域は、それぞれ前記第1
および第2のコンタクト・ホールに対して自己整合的に
形成されると共に、前記素子分離絶縁層のコンタクト・
ホールは、前記第3のコンタクト・ホールに対して自己
整合的に形成され、 前記素子分離絶縁層にコンタクト・ホールを形成する工
程が、前記層間絶縁層の第3のコンタクト・ホールそれ
自体または前記層間絶縁層の第1、第2および第3のコ
ンタクト・ホールを形成するために使用するマスクを用
いて実行されることを特徴とする半導体装置の製造方
法 。 - 【請求項11】 前記第3および第4の不純物領域を形
成する工程と、前記第5の不純物領域を形成する工程と
が同時に行われる請求項10に記載の半導体装置の製造
方法。 - 【請求項12】 前記素子分離絶縁層が、前記層間絶縁
層のコンタクト・ホールを形成するためのエッチング工
程でエッチング可能な材料から形成されており、そのエ
ッチング工程において前記素子分離絶縁層のコンタクト
・ホールが形成される請求項10または11に記載の半
導体装置の製造方法。
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