JP2579555B2 - ディジタル/アナログ変換装置 - Google Patents
ディジタル/アナログ変換装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0614—Continuously compensating for, or preventing, undesired influence of physical parameters of harmonic distortion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 本発明はコンパクトディスク(CD)プレーヤ、ディジ
タルオーディオテープ(DAT)レコーダ等のディジタル
オーディオ機器に用いて好適なディジタル/アナログ変
換装置に関し、特に複数のディジタル/アナログ変換回
路(以下、DACと略称する)を用いることにより、高分
解能を達成しつつも、ローレベル出力時の出力誤差を改
善することができるディジタル/アナログ変換装置に関
する。
タルオーディオテープ(DAT)レコーダ等のディジタル
オーディオ機器に用いて好適なディジタル/アナログ変
換装置に関し、特に複数のディジタル/アナログ変換回
路(以下、DACと略称する)を用いることにより、高分
解能を達成しつつも、ローレベル出力時の出力誤差を改
善することができるディジタル/アナログ変換装置に関
する。
[従来の技術] 一般にDACは全出力レベル範囲において±1/2LSB以下
の非直線性出力誤差を満足するよう製造されるが、ディ
ジタルオーディオ機器に用いられるDAC等、高分解能なD
ACはレーザトリミングによる調整によっても上位ビット
側の重み精度が完全なものにならなく、上述の出力誤差
を満足していないものが多い。よって、出力誤差の原因
となっている上位ビット側を更に外部調整可能にしてい
るが、これも温度や湿度変化、振動によって影響を受け
易い等、種々の問題点を有している。
の非直線性出力誤差を満足するよう製造されるが、ディ
ジタルオーディオ機器に用いられるDAC等、高分解能なD
ACはレーザトリミングによる調整によっても上位ビット
側の重み精度が完全なものにならなく、上述の出力誤差
を満足していないものが多い。よって、出力誤差の原因
となっている上位ビット側を更に外部調整可能にしてい
るが、これも温度や湿度変化、振動によって影響を受け
易い等、種々の問題点を有している。
また、ディジタルオーディオ機器に用いられるDACは
回路構成の簡略化の為、その大半が片極性出力(ユニポ
ーラ出力)のDACによって構成され、その出力に中点オ
フセットを与え両極性出力(バイポーラ出力)となるよ
うにしたり、入力データが音声信号を示しているので片
極性のまま出力し、その出力に発生したDCオフセットは
カップリングコンデンサ、DCサーボ回路等により除去し
ている。
回路構成の簡略化の為、その大半が片極性出力(ユニポ
ーラ出力)のDACによって構成され、その出力に中点オ
フセットを与え両極性出力(バイポーラ出力)となるよ
うにしたり、入力データが音声信号を示しているので片
極性のまま出力し、その出力に発生したDCオフセットは
カップリングコンデンサ、DCサーボ回路等により除去し
ている。
そして、ディジタルオーディオ機器においてDACに入
力されるディジタルデータは両極性のアナログ信号(正
負の10進値)を示す2′Sコンプリメントコード又はバ
イナリオフセットコードで表わされている為、ローレベ
ルのアナログ信号を示している時にも上位ビット側が
“1"状態となる。
力されるディジタルデータは両極性のアナログ信号(正
負の10進値)を示す2′Sコンプリメントコード又はバ
イナリオフセットコードで表わされている為、ローレベ
ルのアナログ信号を示している時にも上位ビット側が
“1"状態となる。
よって、上述のDACの場合にはローレベルのアナログ
信号を示したディジタルデータが入力された時にも、そ
の出力には上位ビット側の出力成分が含まれることにな
り、結果、アナログ信号がローレベルとなるにも拘らず
出力誤差が低下しない欠点を有している。
信号を示したディジタルデータが入力された時にも、そ
の出力には上位ビット側の出力成分が含まれることにな
り、結果、アナログ信号がローレベルとなるにも拘らず
出力誤差が低下しない欠点を有している。
一方、従来からフローティングDAC、指数DAC等と呼ば
れる、データシフト回路、仮数DAC、指数DAC等から構成
されたディジタル/アナログ変換装置が特開昭61−2424
21号(USP 4,727,355号)公報等によって提案されてい
る。
れる、データシフト回路、仮数DAC、指数DAC等から構成
されたディジタル/アナログ変換装置が特開昭61−2424
21号(USP 4,727,355号)公報等によって提案されてい
る。
[発明が解決しようとする問題点] このディジタル/アナログ変換装置によれば、ディジ
タルデータが示したアナログ信号のレベルに応答してデ
ィジタルデータを上位ビット側にシフトして仮数DACに
よりD/A変換することで、ローレベル出力時における出
力誤差を実質的に小さくできるものの、ハイレベル出力
時には仮数DACの分解能を引き上げる必要があるためそ
の構成が複雑となり、また、仮数DACの出力に指数DACが
接続された2段DACの構成を採っているので、指数DACの
スイッチングノイズがアナログ信号に含まれてしまう問
題点があった。
タルデータが示したアナログ信号のレベルに応答してデ
ィジタルデータを上位ビット側にシフトして仮数DACに
よりD/A変換することで、ローレベル出力時における出
力誤差を実質的に小さくできるものの、ハイレベル出力
時には仮数DACの分解能を引き上げる必要があるためそ
の構成が複雑となり、また、仮数DACの出力に指数DACが
接続された2段DACの構成を採っているので、指数DACの
スイッチングノイズがアナログ信号に含まれてしまう問
題点があった。
[問題点を解決するための回路] 本発明は上述の問題点を招くことなく、高分解能を達
成しつつも、ローレベル出力時における出力誤差を改善
することができるディジタル/アナログ変換装置を提供
するものであり、第1の本発明装置は、Nビットの入力
データを入力し、Aビット(A<N)の第1のメイン出
力データと、Bビット(B=N)の第2のメイン出力デ
ータを出力するデータ変換回路と、第1のメイン出力デ
ータをD/A変換する第1のメインDACと、第2のメイン出
力データをD/A変換する第2のメインDACと、第2のメイ
ン出力データの下位Bビットと第1のメイン出力データ
の各ビットの重み関係が重複するよう、第1のメインDA
Cの出力と第2のメインDACの出力を所定の比で加算する
アナログ加算回路とからなり、データ変換回路は、入力
データが第1のメイン出力データで表すことのできる所
定データ範囲を変化する時、第1のメイン出力データを
入力データの下位Bビットに応答して変化させ、入力デ
ータが所定範囲外を変化する時、第1のメイン出力デー
タを所定データ範囲における最大値に固定する第1のメ
イン出力データ形成回路と、入力データが所定データ範
囲内を変化する時、第2のメイン出力データを所定値に
固定し、入力データが所定データ範囲外を変化する時、
第2のメイン出力データを入力データから最大値を減算
した結果に基づき変化させる第2のメイン出力データ形
成回路と、から構成される。
成しつつも、ローレベル出力時における出力誤差を改善
することができるディジタル/アナログ変換装置を提供
するものであり、第1の本発明装置は、Nビットの入力
データを入力し、Aビット(A<N)の第1のメイン出
力データと、Bビット(B=N)の第2のメイン出力デ
ータを出力するデータ変換回路と、第1のメイン出力デ
ータをD/A変換する第1のメインDACと、第2のメイン出
力データをD/A変換する第2のメインDACと、第2のメイ
ン出力データの下位Bビットと第1のメイン出力データ
の各ビットの重み関係が重複するよう、第1のメインDA
Cの出力と第2のメインDACの出力を所定の比で加算する
アナログ加算回路とからなり、データ変換回路は、入力
データが第1のメイン出力データで表すことのできる所
定データ範囲を変化する時、第1のメイン出力データを
入力データの下位Bビットに応答して変化させ、入力デ
ータが所定範囲外を変化する時、第1のメイン出力デー
タを所定データ範囲における最大値に固定する第1のメ
イン出力データ形成回路と、入力データが所定データ範
囲内を変化する時、第2のメイン出力データを所定値に
固定し、入力データが所定データ範囲外を変化する時、
第2のメイン出力データを入力データから最大値を減算
した結果に基づき変化させる第2のメイン出力データ形
成回路と、から構成される。
また、第2の本発明装置は、Nビットの入力データを
入力し、Aビット(A<N)の第1のメイン出力データ
と、Bビット(B=N)の第2のメイン出力データと、
1ビットのサブ出力データを出力するデータ変換回路
と、第1のメイン出力データをD/A変換する第1のメイ
ンDACと、第2のメイン出力データをD/A変換する第2の
メインDACと、サブ出力データに応答して変化するサブ
出力信号を形成するサブ出力回路と、第2のメイン出力
データの下位Bビットと第1のメイン出力データの各ビ
ットの重み関係が重複し、また、第2のメイン出力デー
タの最下位ビットとサブ出力データの重み関係が重複す
るよう、第1のメインDACの出力と第2のメインDACの出
力とサブ出力信号を所定の比で加算するアナログ加算回
路とからなり、データ変換回路は、入力データが第1の
メイン出力データで表すことのできる第1のデータ範囲
を変化する時、第1のメイン出力データを入力データの
下位Bビットに応答して変化させ、入力データが第1の
データ範囲をプラス方向に超えた第2のデータ範囲を変
化する時、第1のメイン出力データを第1のデータ範囲
におけるプラス最大値に固定し、また、入力データが第
1のデータ範囲をマイナス方向に超えた第3のデータ範
囲を変化する時、第1のメイン出力データを第1のデー
タ範囲におけるマイナス最大値に固定する第1のメイン
出力データ形成回路と、入力データが第2のデータ範囲
を変化する時のみ、サブ出力データを第2のマイン出力
データの1LSBを補助する状態に設定するサブ出力データ
形成回路と、入力データが第1のデータ範囲内を変化す
る時、第2のメイン出力データを所定値に固定し、入力
データが第2のデータ範囲を変化する時、第2のメイン
出力データを入力データからプラス最大値と補助される
1LSBとを減算した結果に基づき変化させ、また、入力デ
ータが第3のデータ範囲を変化する時、第2のメイン出
力データを入力デタからマイナス最大値を減算した結果
に基づき変化させる第2のメイン出力データ形成回路
と、から構成される。
入力し、Aビット(A<N)の第1のメイン出力データ
と、Bビット(B=N)の第2のメイン出力データと、
1ビットのサブ出力データを出力するデータ変換回路
と、第1のメイン出力データをD/A変換する第1のメイ
ンDACと、第2のメイン出力データをD/A変換する第2の
メインDACと、サブ出力データに応答して変化するサブ
出力信号を形成するサブ出力回路と、第2のメイン出力
データの下位Bビットと第1のメイン出力データの各ビ
ットの重み関係が重複し、また、第2のメイン出力デー
タの最下位ビットとサブ出力データの重み関係が重複す
るよう、第1のメインDACの出力と第2のメインDACの出
力とサブ出力信号を所定の比で加算するアナログ加算回
路とからなり、データ変換回路は、入力データが第1の
メイン出力データで表すことのできる第1のデータ範囲
を変化する時、第1のメイン出力データを入力データの
下位Bビットに応答して変化させ、入力データが第1の
データ範囲をプラス方向に超えた第2のデータ範囲を変
化する時、第1のメイン出力データを第1のデータ範囲
におけるプラス最大値に固定し、また、入力データが第
1のデータ範囲をマイナス方向に超えた第3のデータ範
囲を変化する時、第1のメイン出力データを第1のデー
タ範囲におけるマイナス最大値に固定する第1のメイン
出力データ形成回路と、入力データが第2のデータ範囲
を変化する時のみ、サブ出力データを第2のマイン出力
データの1LSBを補助する状態に設定するサブ出力データ
形成回路と、入力データが第1のデータ範囲内を変化す
る時、第2のメイン出力データを所定値に固定し、入力
データが第2のデータ範囲を変化する時、第2のメイン
出力データを入力データからプラス最大値と補助される
1LSBとを減算した結果に基づき変化させ、また、入力デ
ータが第3のデータ範囲を変化する時、第2のメイン出
力データを入力デタからマイナス最大値を減算した結果
に基づき変化させる第2のメイン出力データ形成回路
と、から構成される。
[作用] 第1の本発明装置によれば、入力データが所定データ
範囲を変化する時、第1のメイン出力データ形成回路は
第1のメイン出力データを入力データの下位Bビットに
応答して変化させ、第2のメイン出力データ形成回路は
第2のメイン出力データを所定値に固定する。よって、
入力データは所定範囲内を変化する時、実質的に第1の
メイン出力データを変換する第1のDACのみによってア
ナログ信号にD/A変換される。
範囲を変化する時、第1のメイン出力データ形成回路は
第1のメイン出力データを入力データの下位Bビットに
応答して変化させ、第2のメイン出力データ形成回路は
第2のメイン出力データを所定値に固定する。よって、
入力データは所定範囲内を変化する時、実質的に第1の
メイン出力データを変換する第1のDACのみによってア
ナログ信号にD/A変換される。
また、第1の本発明装置によれば、入力データが所定
範囲外を変化する時、第1のメイン出力データ形成回路
は第1のメイン出力データを所定データ範囲における最
大値に固定し、第2のメイン出力データ形成回路は第2
のメイン出力データを入力データから最大値を減算した
結果に基づき変化させる。よって、入力データは所定デ
ータ範囲外を変化する時、第1及び第2のDACによって
アナログ信号にD/A変換される。
範囲外を変化する時、第1のメイン出力データ形成回路
は第1のメイン出力データを所定データ範囲における最
大値に固定し、第2のメイン出力データ形成回路は第2
のメイン出力データを入力データから最大値を減算した
結果に基づき変化させる。よって、入力データは所定デ
ータ範囲外を変化する時、第1及び第2のDACによって
アナログ信号にD/A変換される。
一方、第2の本発明装置によれば、入力データが第1
のメイン出力データで表すことのできる第1のデータ範
囲を変化する時、第1のメイン出力データ形成回路は第
1のメイン出力データを入力データの下位Bビットに応
答して変化させる。この時、サブ出力データ形成回路は
補助サブ出力データを第2のメイン出力データのLSBを
補助しない状態とし、第2のメイン出力データ形成回路
は第2のメイン出力データを所定値に固定する。よっ
て、入力データは第1のデータ範囲内を変化する時、実
質的に第1のDACのみによってアナログ信号にD/A変換さ
れる。
のメイン出力データで表すことのできる第1のデータ範
囲を変化する時、第1のメイン出力データ形成回路は第
1のメイン出力データを入力データの下位Bビットに応
答して変化させる。この時、サブ出力データ形成回路は
補助サブ出力データを第2のメイン出力データのLSBを
補助しない状態とし、第2のメイン出力データ形成回路
は第2のメイン出力データを所定値に固定する。よっ
て、入力データは第1のデータ範囲内を変化する時、実
質的に第1のDACのみによってアナログ信号にD/A変換さ
れる。
また、第2の本発明装置によれば、入力データが第2
のデータ範囲を変化する時、第1のメイン出力データ形
成回路は第1のメイン出力データを第1のデータ範囲に
おけるプラス最大値に固定する。また、サブ出力データ
形成回路は補助サブ出力データを第2のメイン出力デー
タのLSBを補助する状態とし、第2のメイン出力データ
を入力データからプラス最大値と補助される1LSBとを減
算した結果に基づき変化させる。よって、入力データは
第2のデータ範囲内を変化する時、第1及び第2のDAC
とサブ出力回路によってアナログ信号にD/A変換され
る。
のデータ範囲を変化する時、第1のメイン出力データ形
成回路は第1のメイン出力データを第1のデータ範囲に
おけるプラス最大値に固定する。また、サブ出力データ
形成回路は補助サブ出力データを第2のメイン出力デー
タのLSBを補助する状態とし、第2のメイン出力データ
を入力データからプラス最大値と補助される1LSBとを減
算した結果に基づき変化させる。よって、入力データは
第2のデータ範囲内を変化する時、第1及び第2のDAC
とサブ出力回路によってアナログ信号にD/A変換され
る。
更に、第2の本発明装置によれば、入力データが第3
のデータ範囲を変化する時、第1のメイン出力データ形
成回路は第1のメイン出力データを第1のデータ範囲に
おけるマイナス最大値に固定する。また、サブ出力デー
タ形成回路は補助サブ出力データを第2のメイン出力デ
ータのLSBを補助しない状態とし、第2のメイン出力デ
ータを入力データからマイナス最大値を減算した結果に
基づき変化させる。よって、入力データは第3のデータ
範囲内を変化する時、第1及び第2のDACによってアナ
ログ信号にD/A変換される。
のデータ範囲を変化する時、第1のメイン出力データ形
成回路は第1のメイン出力データを第1のデータ範囲に
おけるマイナス最大値に固定する。また、サブ出力デー
タ形成回路は補助サブ出力データを第2のメイン出力デ
ータのLSBを補助しない状態とし、第2のメイン出力デ
ータを入力データからマイナス最大値を減算した結果に
基づき変化させる。よって、入力データは第3のデータ
範囲内を変化する時、第1及び第2のDACによってアナ
ログ信号にD/A変換される。
[実施例] 以下、CDプレーヤに適用した場合における本発明ディ
ジタル/アナログ変換装置の第1実施例を第1図〜第4
図を参照しながら説明する。
ジタル/アナログ変換装置の第1実施例を第1図〜第4
図を参照しながら説明する。
第1図は第1実施例装置におけるブロック図を示した
もので、ディジタルフィルタ(図示しない)から出力さ
れた18ビット、2′Sコンプリメントコードの入力デー
タはディジタルデータ変換回路1の入力端子D1〜D18に
入力され、第2図データ変換表に示されるように、その
データ値に対応して、2′Sコンプリメントコードで表
わされた16ビットの第1のメイン出力データ、18ビット
の第2のメイン出力データ、1ビットのサブ出力データ
に変換され、夫々、出力端子(A1〜A16)、(B1〜B1
8)、(S1)から出力される。
もので、ディジタルフィルタ(図示しない)から出力さ
れた18ビット、2′Sコンプリメントコードの入力デー
タはディジタルデータ変換回路1の入力端子D1〜D18に
入力され、第2図データ変換表に示されるように、その
データ値に対応して、2′Sコンプリメントコードで表
わされた16ビットの第1のメイン出力データ、18ビット
の第2のメイン出力データ、1ビットのサブ出力データ
に変換され、夫々、出力端子(A1〜A16)、(B1〜B1
8)、(S1)から出力される。
出力された第1のメイン出力データは分解能18ビット
の第1のメインDAC2Aの上位16ビットに入力されてアナ
ログ電流I1にD/A変換され、第2のメイン出力データは
分解能18ビットの第2のメインDAC2Bに入力されてアナ
ログ電流I2にD/A変換される。
の第1のメインDAC2Aの上位16ビットに入力されてアナ
ログ電流I1にD/A変換され、第2のメイン出力データは
分解能18ビットの第2のメインDAC2Bに入力されてアナ
ログ電流I2にD/A変換される。
なお、DAC2Aの下位2ビットの入力はグランドに接続
され、常に“0"状態とされる。また、DAC2Aと2Bは特性
を揃えるべく、同一回路構成のDAC2個が一体に形成され
たDAC2によって構成されており、その出力電流I1、I2は
メイン出力データがプラスの10進値を示している時には
DAC内部方向(図面矢印方向)に、マイナスの10進値を
示している時にはDAC外部方向に流れる。
され、常に“0"状態とされる。また、DAC2Aと2Bは特性
を揃えるべく、同一回路構成のDAC2個が一体に形成され
たDAC2によって構成されており、その出力電流I1、I2は
メイン出力データがプラスの10進値を示している時には
DAC内部方向(図面矢印方向)に、マイナスの10進値を
示している時にはDAC外部方向に流れる。
また、DAC2Aと2Bは分解能が18ビットと高いため、18
ビットのデータを略16ビット精度でしかD/A変換するこ
とができない。即ち、各DACは±2LSBの非直線性出力誤
差が発生する。
ビットのデータを略16ビット精度でしかD/A変換するこ
とができない。即ち、各DACは±2LSBの非直線性出力誤
差が発生する。
なお、nビットのデータを出力誤差が±2-mLSB以下で
D/A変換することを(n+m−1)ビット精度と言う。
D/A変換することを(n+m−1)ビット精度と言う。
一方、サブ出力データは第2のメインDAC2Bの+1LSB
出力を補助すべく、抵抗R2〜R4により構成されたサブ出
力回路3に入力され、DAC2Bの+1LSBに対応する電流値
(絶対値)と同一の電流I3に変換される。
出力を補助すべく、抵抗R2〜R4により構成されたサブ出
力回路3に入力され、DAC2Bの+1LSBに対応する電流値
(絶対値)と同一の電流I3に変換される。
なお、サブ出力回路3はサブ出力データが“1"状態に
なった時のロジックレベルの電圧(5V)を所定の電流に
変換すべく抵抗のみにより構成されているので、第1図
に示されるようにその出力電流I3の方向がDAC2Bの出力
電流I2の方向と逆になってしまうが、後述されるように
サブ出力データの状態を本来の状態に対して反転させる
ことにより相対的な方向を一致させる。即ち、電流I3は
DAC2Bの+1LSB出力を補助しない時に流れ、補助する時
に流れないことになる。
なった時のロジックレベルの電圧(5V)を所定の電流に
変換すべく抵抗のみにより構成されているので、第1図
に示されるようにその出力電流I3の方向がDAC2Bの出力
電流I2の方向と逆になってしまうが、後述されるように
サブ出力データの状態を本来の状態に対して反転させる
ことにより相対的な方向を一致させる。即ち、電流I3は
DAC2Bの+1LSB出力を補助しない時に流れ、補助する時
に流れないことになる。
そして、DAC2Aの出力電流I1はOPアンプA1と抵抗R1に
より構成されたI/V変換回路4Aによって電圧V1にゲイン
αでI/V変換され、また、DAC2Bの出力電流I2はサブ出力
回路3の出力電流I3と加算された後、I/V変換回路4Bに
よって電圧V2に同一ゲインαでI/V変換される。なお、I
/V変換回路4A、4Bは回路間でスルーレイト、位相特性等
に差が生じると、後述されるアナログ加算回路5の出力
信号にパルス状のノイズ(グリッチ)が発生するので、
同一回路で構成されている。
より構成されたI/V変換回路4Aによって電圧V1にゲイン
αでI/V変換され、また、DAC2Bの出力電流I2はサブ出力
回路3の出力電流I3と加算された後、I/V変換回路4Bに
よって電圧V2に同一ゲインαでI/V変換される。なお、I
/V変換回路4A、4Bは回路間でスルーレイト、位相特性等
に差が生じると、後述されるアナログ加算回路5の出力
信号にパルス状のノイズ(グリッチ)が発生するので、
同一回路で構成されている。
そして、各出力電圧V1、V2はOPアンプA2、抵抗R5〜R8
により構成されたアナログ加算回路5によって1/4:1の
ゲイン比でアナログ加算され、LPF6によってD/A変換に
伴う折り返し成分が除去され、また、カップリングコン
デンサC1によってサブ出力回路とI/V変換回路で発生し
たDCオフセットが除去され、アナログ出力端子7からア
ナログ信号として出力される。
により構成されたアナログ加算回路5によって1/4:1の
ゲイン比でアナログ加算され、LPF6によってD/A変換に
伴う折り返し成分が除去され、また、カップリングコン
デンサC1によってサブ出力回路とI/V変換回路で発生し
たDCオフセットが除去され、アナログ出力端子7からア
ナログ信号として出力される。
上記実施例において、入力データに対する第1のメイ
ン出力データ、第2のメイン出力データ、サブ出力デー
タは第3図に示される如く、入力データの3SB〜LSBの重
みと第1のメイン出力データのMSB〜LSBの重みが夫々一
致し、入力データのMSB〜LSBの重みと第2のメイン出力
データのMSB〜LSBの重みが夫々一致し、また、入力デー
タのLSBの重みとサブ出力データの重みが一致する。よ
って、第1のメイン出力データのMSB〜LSBの重みと第2
のメインデータの3SB〜LSBの重みも夫々一致し、第1の
メイン出力データのLSBの重みと第2のメイン出力デー
タのLSBの重みとサブ出力データの重みも一致すること
になる。
ン出力データ、第2のメイン出力データ、サブ出力デー
タは第3図に示される如く、入力データの3SB〜LSBの重
みと第1のメイン出力データのMSB〜LSBの重みが夫々一
致し、入力データのMSB〜LSBの重みと第2のメイン出力
データのMSB〜LSBの重みが夫々一致し、また、入力デー
タのLSBの重みとサブ出力データの重みが一致する。よ
って、第1のメイン出力データのMSB〜LSBの重みと第2
のメインデータの3SB〜LSBの重みも夫々一致し、第1の
メイン出力データのLSBの重みと第2のメイン出力デー
タのLSBの重みとサブ出力データの重みも一致すること
になる。
以下、この重み関係を考慮しながら、上述した第2図
データ変換表の詳細を説明する。なお、各データ後の
( )内はその10進値を示している。先ず、サブ出力デ
ータは入力データが“10000…00"〜“00011…11"(−13
1072〜+32767)の間、常に“1"(+1)になり、“001
00…00"〜“01111…11"(+32768〜+131071)の間、常
に“0"(0)になる。なお、サブ出力データは上述した
ようにサブ出力回路3の出力電流I3の方向をメインDAC2
Bの出力電流I2の方向と合致させるために、その状態が
本来の状態に対して反転している。
データ変換表の詳細を説明する。なお、各データ後の
( )内はその10進値を示している。先ず、サブ出力デ
ータは入力データが“10000…00"〜“00011…11"(−13
1072〜+32767)の間、常に“1"(+1)になり、“001
00…00"〜“01111…11"(+32768〜+131071)の間、常
に“0"(0)になる。なお、サブ出力データは上述した
ようにサブ出力回路3の出力電流I3の方向をメインDAC2
Bの出力電流I2の方向と合致させるために、その状態が
本来の状態に対して反転している。
次に、第1のメイン出力データは入力データが“1110
0…00"〜“00011…11"(−32768〜+32767)の時、入力
データが示した10進値を示すべく“1000…000"〜“0111
…111"(−32768〜+32767)に夫々変化し、入力データ
が“00100…00"(+32768)以上になると、常にプラス
最大値を示す“0111…111"(+32767)になり、入力デ
ータが“11011…11"(−32769)以下になると、常にマ
イナス最大値を示す“1000…000"(−32768)になる。
0…00"〜“00011…11"(−32768〜+32767)の時、入力
データが示した10進値を示すべく“1000…000"〜“0111
…111"(−32768〜+32767)に夫々変化し、入力データ
が“00100…00"(+32768)以上になると、常にプラス
最大値を示す“0111…111"(+32767)になり、入力デ
ータが“11011…11"(−32769)以下になると、常にマ
イナス最大値を示す“1000…000"(−32768)になる。
次に、第2のメイン出力データは入力データが“1110
0…00"〜“00011…11"(−32768〜32767)の間、常に
“0000…000"(0)になり、入力データが“00100…00"
(+32768)〜“01111…11"(+131071)の時、入力デ
ータの示した10進値から第1のメイン出力データが示し
た10進値(+32767)と本来のサブ出力データが示した1
0進値(+1)とを減算した値を示すべく、“0000…00
0"〜“0101…111"(0〜+98303)に夫々変化する。ま
た、第2のメイン出力データは入力データが“11011…1
1"〜“10000…00"(−32769〜−131072)の時、入力デ
ータの示した10進値から第1のメイン出力データが示し
た10進値(−32768)を減算した値を示すべく、“1111
…111"〜“1010…000"(−1〜−98304)に夫々変化す
る。
0…00"〜“00011…11"(−32768〜32767)の間、常に
“0000…000"(0)になり、入力データが“00100…00"
(+32768)〜“01111…11"(+131071)の時、入力デ
ータの示した10進値から第1のメイン出力データが示し
た10進値(+32767)と本来のサブ出力データが示した1
0進値(+1)とを減算した値を示すべく、“0000…00
0"〜“0101…111"(0〜+98303)に夫々変化する。ま
た、第2のメイン出力データは入力データが“11011…1
1"〜“10000…00"(−32769〜−131072)の時、入力デ
ータの示した10進値から第1のメイン出力データが示し
た10進値(−32768)を減算した値を示すべく、“1111
…111"〜“1010…000"(−1〜−98304)に夫々変化す
る。
このように、第1及び第2のメイン出力データ、サブ
出力データは、夫々が示した10進値を加算すると入力デ
ータが示した10進値と同一になるように変化するもので
あって、特に、サブ出力データは第2のメイン出力デー
タの下位15ビットが入力データの下位15ビットと同一状
態になるべく変化する。
出力データは、夫々が示した10進値を加算すると入力デ
ータが示した10進値と同一になるように変化するもので
あって、特に、サブ出力データは第2のメイン出力デー
タの下位15ビットが入力データの下位15ビットと同一状
態になるべく変化する。
以下、同図右に示されるよう、入力データが“00100
…00"(+32768)以上となる範囲をUP、“11011…11"
(−32769)以下となる範囲をDOWN、残る“11100…00"
〜“00011…11"(−32768〜+32767)となる範囲をMID
とし、第2図データ変換を達成するディジタルデータ変
換回路1の詳細な回路例を第4図を参照しながら説明す
る。
…00"(+32768)以上となる範囲をUP、“11011…11"
(−32769)以下となる範囲をDOWN、残る“11100…00"
〜“00011…11"(−32768〜+32767)となる範囲をMID
とし、第2図データ変換を達成するディジタルデータ変
換回路1の詳細な回路例を第4図を参照しながら説明す
る。
先ず、入力データが上記何れの範囲に含まれるかを検
出すべくデータ値検出回路が構成されている。
出すべくデータ値検出回路が構成されている。
入力データがUPの範囲であるか否かを検出するには、
MSBが“0"で、2SBと3SBが共に“0"にならないこと検出
すれば良いので、入力端子D1がINV10を介してAND11の一
方の入力に、入力端子D2、D3が夫々INVERT−NAND(以
下、I−NANDと略称する)12の各入力に接続され、I−
NAND12の出力はAND11の他方の入力に接続されている。
この回路構成によれば、入力データがUPの範囲にある
時、AND11の出力は“1"となる。
MSBが“0"で、2SBと3SBが共に“0"にならないこと検出
すれば良いので、入力端子D1がINV10を介してAND11の一
方の入力に、入力端子D2、D3が夫々INVERT−NAND(以
下、I−NANDと略称する)12の各入力に接続され、I−
NAND12の出力はAND11の他方の入力に接続されている。
この回路構成によれば、入力データがUPの範囲にある
時、AND11の出力は“1"となる。
次に、入力データがDOWNの範囲であるか否かを検出す
るには、MSBが“1"で、2SB、3SBが共に“1"にならない
こと検出すれば良いので、入力端子D1がAND13の一方の
入力に、入力端子D2、D3が夫々NAND14の各入力に接続さ
れ、NAND14の出力がAND13の他方の入力に接続されてい
る。この回路構成によれば、入力データがDOWNの範囲に
ある時、AND13の出力は“1"となる。
るには、MSBが“1"で、2SB、3SBが共に“1"にならない
こと検出すれば良いので、入力端子D1がAND13の一方の
入力に、入力端子D2、D3が夫々NAND14の各入力に接続さ
れ、NAND14の出力がAND13の他方の入力に接続されてい
る。この回路構成によれば、入力データがDOWNの範囲に
ある時、AND13の出力は“1"となる。
そして、入力データがMIDの範囲であるか否かを検出
するには、UP、DOWNの何れの範囲でもないことを検出す
れば良いので、AND11とAND13の出力が夫々INVERT−AND
(以下、I−ANDと略称する)15の各入力に接続され、
入力データがMIDの範囲にある時、I−AND15の出力は
“1"となる。
するには、UP、DOWNの何れの範囲でもないことを検出す
れば良いので、AND11とAND13の出力が夫々INVERT−AND
(以下、I−ANDと略称する)15の各入力に接続され、
入力データがMIDの範囲にある時、I−AND15の出力は
“1"となる。
そして、このデータ値検出回路の出力に基づき、第2
図に示されるサブ出力データ、第1及び第2のメイン出
力データが形成される。
図に示されるサブ出力データ、第1及び第2のメイン出
力データが形成される。
第2図に示されるよう、サブ出力データは入力データ
がUP以外の範囲である時のみ“1"になるので、AND11の
出力(UP)がINV16に接続され、サブ出力データを示
す。
がUP以外の範囲である時のみ“1"になるので、AND11の
出力(UP)がINV16に接続され、サブ出力データを示
す。
形成されたサブ出力データは各論理回路の遅延時間に
よりメイン出力データと時間ズレが発生するので、INV1
6の出力がラッチ回路17のデータ端子D1に接続され、入
力データの出力クロックに対して所定の位相遅れを有し
たラッチクロックLCKに基づきラッチされ、その出力端
子Q1、更にはディジタルデータ変換回路1の出力端子S1
から出力される。
よりメイン出力データと時間ズレが発生するので、INV1
6の出力がラッチ回路17のデータ端子D1に接続され、入
力データの出力クロックに対して所定の位相遅れを有し
たラッチクロックLCKに基づきラッチされ、その出力端
子Q1、更にはディジタルデータ変換回路1の出力端子S1
から出力される。
一方、第1のメイン出力データのMSBは入力データが
何の範囲であるかに拘らず、入力データのMSBと同一状
態になるので、入力端子D1の状態が直ちに第1のメイン
出力データのMSBを示す。
何の範囲であるかに拘らず、入力データのMSBと同一状
態になるので、入力端子D1の状態が直ちに第1のメイン
出力データのMSBを示す。
そして、第1のメイン出力データの2SB〜LSBは、入力
データがMIDの範囲である時に入力データの4SB〜LSBと
夫々同一状態に、UPの範囲である時に全て“1"に、DOWN
の範囲である時に全て“0"になる。
データがMIDの範囲である時に入力データの4SB〜LSBと
夫々同一状態に、UPの範囲である時に全て“1"に、DOWN
の範囲である時に全て“0"になる。
よって、入力端子D4〜D18が夫々AND18〜32の一方の入
力に接続され、AND13の出力(DOWN)がINV33を介してAN
D18〜32の各他方の入力に接続されている。また、AND18
〜32の出力が夫々OR34〜48の一方の入力に接続され、AN
D11の出力(UP)がOR34〜48の各他方の入力に接続され
ている。以上の接続により、OR34〜48の出力は夫々第1
のメイン出力データの2SB〜LSBを示すことになる。
力に接続され、AND13の出力(DOWN)がINV33を介してAN
D18〜32の各他方の入力に接続されている。また、AND18
〜32の出力が夫々OR34〜48の一方の入力に接続され、AN
D11の出力(UP)がOR34〜48の各他方の入力に接続され
ている。以上の接続により、OR34〜48の出力は夫々第1
のメイン出力データの2SB〜LSBを示すことになる。
形成された第1のメイン出力データも上記同様にして
時間ズレが発生するので、入力端子D1、OR34〜48の出力
が夫々ラッチ回路49のデータ端子D1〜D16に接続され、
ラッチクロックLCKに基づきラッチされ、その出力端子Q
1〜Q16、更にはディジタルデータ変換回路1の出力端子
A1〜A16から出力される。
時間ズレが発生するので、入力端子D1、OR34〜48の出力
が夫々ラッチ回路49のデータ端子D1〜D16に接続され、
ラッチクロックLCKに基づきラッチされ、その出力端子Q
1〜Q16、更にはディジタルデータ変換回路1の出力端子
A1〜A16から出力される。
次に、第2のメイン出力データのMSBは入力データがD
OWNの範囲である時のみ“1"になるので、AND13の出力状
態(DOWN)が直ちに第2のメイン出力データのMSBを示
すことになる。
OWNの範囲である時のみ“1"になるので、AND13の出力状
態(DOWN)が直ちに第2のメイン出力データのMSBを示
すことになる。
そして、第2のメイン出力データの2SB、3SBは入力デ
ータがUPの範囲である時に入力データの2SB、3SBから
“01"を減算した値になり、入力データがDOWNの範囲で
ある時、入力データの2SB、3SBに“01"を加算した値に
なる。
ータがUPの範囲である時に入力データの2SB、3SBから
“01"を減算した値になり、入力データがDOWNの範囲で
ある時、入力データの2SB、3SBに“01"を加算した値に
なる。
よって、入力端子D2、D3が夫々ディジタル加算回路50
の入力端子A1、A2に接続され、AND11の出力がディジタ
ル加算回路50の入力端子B1に接続され、入力端子B2が電
源に接続され、ディジタル加算回路50は、入力データが
UPの範囲である時、入力データの2SBと3SBからなるデー
タ値と“11"を加算し、入力データがDOWNの範囲である
時、2SBと3SBからなるデータ値と“01"を加算し、その
下位2ビットを出力端子Q1、Q2から出力する。なお、
“11"を加算した結果の下位2ビットの値は“01"を減算
した値と同一になる。
の入力端子A1、A2に接続され、AND11の出力がディジタ
ル加算回路50の入力端子B1に接続され、入力端子B2が電
源に接続され、ディジタル加算回路50は、入力データが
UPの範囲である時、入力データの2SBと3SBからなるデー
タ値と“11"を加算し、入力データがDOWNの範囲である
時、2SBと3SBからなるデータ値と“01"を加算し、その
下位2ビットを出力端子Q1、Q2から出力する。なお、
“11"を加算した結果の下位2ビットの値は“01"を減算
した値と同一になる。
更に、第2のメイン出力データの2SBと3SBは入力デー
タがMIDの範囲である時、“0"になるので、ディジタル
加算回路50の出力端子Q1、Q2が夫々AND52、53の一方の
入力に接続され、I−AND15の出力(MID)がINV51を介
してAND52、53の各他方の入力に接続されている。以上
の接続によりAND52、53の出力は夫々第2のメイン出力
データの2SB、3SBを示す。
タがMIDの範囲である時、“0"になるので、ディジタル
加算回路50の出力端子Q1、Q2が夫々AND52、53の一方の
入力に接続され、I−AND15の出力(MID)がINV51を介
してAND52、53の各他方の入力に接続されている。以上
の接続によりAND52、53の出力は夫々第2のメイン出力
データの2SB、3SBを示す。
そして、第2のメイン出力データの4SB〜LSBは入力デ
ータがMIDの範囲である時、全て“0"になり、それ以外
の範囲である時、入力データの4SB〜LSBと夫々同一にな
る。
ータがMIDの範囲である時、全て“0"になり、それ以外
の範囲である時、入力データの4SB〜LSBと夫々同一にな
る。
よって、入力端子D4〜D18が夫々AND54〜68の一方の入
力に接続され、INV51の出力が各他方の入力に接続され
ている。以上の接続によりAND54〜68の出力は夫々第2
のメイン出力データの4SB〜LSBを示す。
力に接続され、INV51の出力が各他方の入力に接続され
ている。以上の接続によりAND54〜68の出力は夫々第2
のメイン出力データの4SB〜LSBを示す。
形成された第2のメイン出力データも上記同様にして
時間ズレが発生するので、AND13、52〜68の出力が夫々
ラッチ回路69のデータ端子D1〜D18に接続され、ラッチ
クロックLCKに基づきラッチされ、その出力端子Q1〜Q1
8、更にはディジタルデータ変換回路1の出力端子B1〜B
18から出力される。
時間ズレが発生するので、AND13、52〜68の出力が夫々
ラッチ回路69のデータ端子D1〜D18に接続され、ラッチ
クロックLCKに基づきラッチされ、その出力端子Q1〜Q1
8、更にはディジタルデータ変換回路1の出力端子B1〜B
18から出力される。
次に、上述した第1実施例装置の動作を説明する。
先ず、“11100…00"〜“00011…11"(−32768〜+327
67)内の入力データが入力されている間の動作を説明す
る。
67)内の入力データが入力されている間の動作を説明す
る。
この間、ラッチ回路17の入力端子D1(サブ出力デー
タ)はAND11の出力(UP)が“0"になるので常に“1"に
なる(第3図)。
タ)はAND11の出力(UP)が“0"になるので常に“1"に
なる(第3図)。
また、ラッチ回路49の入力端子D1(第1のメイン出力
データのMSB)はディジタルデータ変換回路1の入力端
子D1に接続されているので、入力データのMSBと同一状
態に変化し、入力端子D2〜D16(第1のメイン出力デー
タの2SB〜LSB)はAND13の出力(DOWN)、AND11の出力
(UP)が共に“0"になるので、夫々入力データの4SB〜L
SBと同一状態に変化する。即ち、この間、第1のメイン
出力データは入力データが示した10進値を示すデータに
なる。例えば、入力データが“00010…00"(+16384)
の時、第1のメイン出力データも“0100…000"(+1638
4)に、入力データが“11111…10"(−2)の時、第1
のメイン出力データも“1111…110"(−2)になる。
データのMSB)はディジタルデータ変換回路1の入力端
子D1に接続されているので、入力データのMSBと同一状
態に変化し、入力端子D2〜D16(第1のメイン出力デー
タの2SB〜LSB)はAND13の出力(DOWN)、AND11の出力
(UP)が共に“0"になるので、夫々入力データの4SB〜L
SBと同一状態に変化する。即ち、この間、第1のメイン
出力データは入力データが示した10進値を示すデータに
なる。例えば、入力データが“00010…00"(+16384)
の時、第1のメイン出力データも“0100…000"(+1638
4)に、入力データが“11111…10"(−2)の時、第1
のメイン出力データも“1111…110"(−2)になる。
一方、ラッチ回路69の入力端子D1(第2のメイン出力
データのMSB)はAND13の出力(DOWN)に接続されている
ので常に“0"になり、入力端子D2〜D18(第2のメイン
出力データの2SB〜LSB)もAND15の出力(MID)が“1"に
なるので全て“0"になる。即ち、この間、第2のメイン
出力データは常に“000…00"(0)になる。
データのMSB)はAND13の出力(DOWN)に接続されている
ので常に“0"になり、入力端子D2〜D18(第2のメイン
出力データの2SB〜LSB)もAND15の出力(MID)が“1"に
なるので全て“0"になる。即ち、この間、第2のメイン
出力データは常に“000…00"(0)になる。
上述したサブ出力データ、第1及び第2のメイン出力
データは夫々ラッチクロックLCKの立上りに基づき各ラ
ッチ回路に取込まれることによって、各データ内のビッ
ト間の時間ズレ、各データ間の時間ズレが除去され、デ
ィジタルデータ変換回路1の各出力端子から出力され
る。最もこの場合には第1のメイン出力データしか変化
しないので、第1のメイン出力データ内のビット間の時
間ズレのみ除去されることになる。
データは夫々ラッチクロックLCKの立上りに基づき各ラ
ッチ回路に取込まれることによって、各データ内のビッ
ト間の時間ズレ、各データ間の時間ズレが除去され、デ
ィジタルデータ変換回路1の各出力端子から出力され
る。最もこの場合には第1のメイン出力データしか変化
しないので、第1のメイン出力データ内のビット間の時
間ズレのみ除去されることになる。
出力された第1のメイン出力データはDAC2Aによって
アナログ信号(電流I1)にD/A変換され、I/V変換回路4A
によって電圧V1(V1=I1・R1)にI/V変換される(第1
図)。そして、第2のメイン出力データはDAC2Bによっ
てアナログ信号(電流I2)にD/A変換されるが、その値
が常に“0000…000"なので、電流I2も常にゼロのままと
なる。一方、サブ出力データは常に“1"なので、サブ出
力回路3の出力電流I3も常にDAC2Bの1LSB相当流れる。
よって、電流I3のみがI/V変換回路4Bによって電圧V2(V
2=−I3・R1)にI/V変換されることになる。
アナログ信号(電流I1)にD/A変換され、I/V変換回路4A
によって電圧V1(V1=I1・R1)にI/V変換される(第1
図)。そして、第2のメイン出力データはDAC2Bによっ
てアナログ信号(電流I2)にD/A変換されるが、その値
が常に“0000…000"なので、電流I2も常にゼロのままと
なる。一方、サブ出力データは常に“1"なので、サブ出
力回路3の出力電流I3も常にDAC2Bの1LSB相当流れる。
よって、電流I3のみがI/V変換回路4Bによって電圧V2(V
2=−I3・R1)にI/V変換されることになる。
この出力電圧V1、V2はアナログ加算回路5によって1/
4:1の比で加算され、その加算電圧V3(V3=R1(I1/4−I
3))はLPF6によってD/A変換に伴う折り返し成分が除去
され、カップリングコンデンサC1によってDC成分(サブ
出力回路、I/V変換回路によって発生したDCオフセッ
ト)が除去され、アナログ出力端子7から出力される。
4:1の比で加算され、その加算電圧V3(V3=R1(I1/4−I
3))はLPF6によってD/A変換に伴う折り返し成分が除去
され、カップリングコンデンサC1によってDC成分(サブ
出力回路、I/V変換回路によって発生したDCオフセッ
ト)が除去され、アナログ出力端子7から出力される。
このように、“11100…00"〜“00011…11"(−32768
〜+3767)内の入力データが入力されている間、入力デ
ータは実質的に第1のメインDAC2AのみによってD/A変換
が達成されるので、アナログ出力端子7から出力される
アナログ信号の出力誤差もDAC2Aの出力誤差のみによっ
て決定される。
〜+3767)内の入力データが入力されている間、入力デ
ータは実質的に第1のメインDAC2AのみによってD/A変換
が達成されるので、アナログ出力端子7から出力される
アナログ信号の出力誤差もDAC2Aの出力誤差のみによっ
て決定される。
ここで、DAC2Aは上述したように18ビットの入力デー
タに対して±2LSB以下の誤差でD/A変換するが、第1の
メインデータをその上位16ビットでD/A変換することに
よって、その出力誤差が見かけ上1/4に減り、16ビット
の第1のメインデータに対して±1/2LSBの誤差でD/A変
換することができる。
タに対して±2LSB以下の誤差でD/A変換するが、第1の
メインデータをその上位16ビットでD/A変換することに
よって、その出力誤差が見かけ上1/4に減り、16ビット
の第1のメインデータに対して±1/2LSBの誤差でD/A変
換することができる。
即ち、上記間の入力データに対して、本実施例装置は
16ビット精度のDACを用いながらも分解能、精度共に18
ビットとなるDAC同様にD/A変換することができることに
なる。
16ビット精度のDACを用いながらも分解能、精度共に18
ビットとなるDAC同様にD/A変換することができることに
なる。
次に、“00100…00"〜“01111…11"(+32768〜+131
071)内の入力データが入力されている間の動作を説明
する。
071)内の入力データが入力されている間の動作を説明
する。
この間、ラッチ回路17の入力端子D1(サブ出力デー
タ)はAND11の出力(UP)が“1"になるので“0"にな
る。
タ)はAND11の出力(UP)が“1"になるので“0"にな
る。
また、ラッチ回路49の入力端子D1(第1のメイン出力
データのMSB)はディジタルデータ変換回路1の入力端
子D1に接続されているので、入力データのMSBと同一状
態の“0"になり、入力端子D2〜D16(第1のメイン出力
データの2SB〜LSB)はAND13の出力(DOWN)、AND11の出
力(UP)が夫々“0"、“1"になるので全て“1"になる。
即ち、第1のメイン出力データは常にプラス最大データ
“011…11"(+32767)になる。
データのMSB)はディジタルデータ変換回路1の入力端
子D1に接続されているので、入力データのMSBと同一状
態の“0"になり、入力端子D2〜D16(第1のメイン出力
データの2SB〜LSB)はAND13の出力(DOWN)、AND11の出
力(UP)が夫々“0"、“1"になるので全て“1"になる。
即ち、第1のメイン出力データは常にプラス最大データ
“011…11"(+32767)になる。
一方、ラッチ回路69の入力端子D1(第2のメイン出力
データのMSB)はAND13の出力(DOWN)に接続されている
ので常に“0"になり、入力端子D2、D3(第2のメイン出
力データの2SB、3SB)が示すデータ値は、AND11の出力
(UP)、I−AND15の出力(MID)が夫々“1"、“0"にな
るので、入力データの2SB、3SBからなるデータ値と“1
1"とをディジタル加算した下位2ビットの値、即ち、入
力データの2SB、3SBからなるデータ値から“01"を減算
した値となる。また、ラッチ回路69の入力端子D4〜D18
はI−AND15の出力(MID)が“0"になるので、夫々入力
データの4SB〜LSBと同一状態に変化する。即ち、この
間、第2のメイン出力データは入力データの示した10進
値から+32768(第1のメイン出力データ“011…11"が
示した10進値(+32767)と本来のサブ出力データ“1"
が示した10進値(+1)を加算した値)を減算した値を
示すデータになる。例えば、入力データが“00100…00"
(+32768)の時、第2のメイン出力データは“0000…0
00"(0)に、入力データが“01111…11"(+131071)
の時、第2のメイン出力データは“0101…111"(+9830
3)になる。
データのMSB)はAND13の出力(DOWN)に接続されている
ので常に“0"になり、入力端子D2、D3(第2のメイン出
力データの2SB、3SB)が示すデータ値は、AND11の出力
(UP)、I−AND15の出力(MID)が夫々“1"、“0"にな
るので、入力データの2SB、3SBからなるデータ値と“1
1"とをディジタル加算した下位2ビットの値、即ち、入
力データの2SB、3SBからなるデータ値から“01"を減算
した値となる。また、ラッチ回路69の入力端子D4〜D18
はI−AND15の出力(MID)が“0"になるので、夫々入力
データの4SB〜LSBと同一状態に変化する。即ち、この
間、第2のメイン出力データは入力データの示した10進
値から+32768(第1のメイン出力データ“011…11"が
示した10進値(+32767)と本来のサブ出力データ“1"
が示した10進値(+1)を加算した値)を減算した値を
示すデータになる。例えば、入力データが“00100…00"
(+32768)の時、第2のメイン出力データは“0000…0
00"(0)に、入力データが“01111…11"(+131071)
の時、第2のメイン出力データは“0101…111"(+9830
3)になる。
上述したサブ出力データ、第1及び第2のメイン出力
データは夫々ラッチクロックLCKの立上りに基づき各ラ
ッチ回路に取込まれることによって、各データ内のビッ
ト間の時間ズレ、各データ間の時間ズレが除去され、デ
ィジタルデータ変換回路1の各出力端子から出力され
る。
データは夫々ラッチクロックLCKの立上りに基づき各ラ
ッチ回路に取込まれることによって、各データ内のビッ
ト間の時間ズレ、各データ間の時間ズレが除去され、デ
ィジタルデータ変換回路1の各出力端子から出力され
る。
出力された第1のメイン出力データはDAC2Aによって
アナログ信号(電流I1)にD/A変換され、I/V変換回路4A
によって電圧V1(V1=I1・R1)にI/V変換される(第1
図)。そして、第2のメイン出力データはDAC2Bによっ
てアナログ信号(電流I2)にD/A変換される。一方、サ
ブ出力データは常に“0"なので、サブ出力回路3の出力
電流I3はゼロとなる。よって、電流I2のみがI/V変換回
路4Bによって電圧V2(V2=I2・R1)にI/V変換されるこ
とになるが、サブ出力回路3の出力電流I3はゼロとなる
ことによって、その電圧V2は実質的に+1LSB相当増大し
たことになる。
アナログ信号(電流I1)にD/A変換され、I/V変換回路4A
によって電圧V1(V1=I1・R1)にI/V変換される(第1
図)。そして、第2のメイン出力データはDAC2Bによっ
てアナログ信号(電流I2)にD/A変換される。一方、サ
ブ出力データは常に“0"なので、サブ出力回路3の出力
電流I3はゼロとなる。よって、電流I2のみがI/V変換回
路4Bによって電圧V2(V2=I2・R1)にI/V変換されるこ
とになるが、サブ出力回路3の出力電流I3はゼロとなる
ことによって、その電圧V2は実質的に+1LSB相当増大し
たことになる。
この出力電圧V1、V2はアナログ加算回路5によって1/
4:1の比で加算され、その加算電圧V3(V3=R1(I1/4+I
2))はLPF6によってD/A変換に伴う折り返し成分が除去
され、カップリングコンデンサC1によってDC成分(I/V
変換回路によって発生したDCオフセット)が除去され、
アナログ出力端子7から出力される。
4:1の比で加算され、その加算電圧V3(V3=R1(I1/4+I
2))はLPF6によってD/A変換に伴う折り返し成分が除去
され、カップリングコンデンサC1によってDC成分(I/V
変換回路によって発生したDCオフセット)が除去され、
アナログ出力端子7から出力される。
このように、“00100…00"〜“01111…11"(+32768
〜+131071)の入力データが入力されている間、入力デ
ータは実質的に第1及び第2のメインDACとサブ出力回
路3によってD/A変換が達成されるので、アナログ出力
端子7から出力されるアナログ信号の出力誤差もDAC2
A、2B及びサブ出力回路3の各出力誤差の合計値とな
る。なお、サブ出力回路3の出力誤差は容易に小さくで
きるので、実際上は無視することができる。
〜+131071)の入力データが入力されている間、入力デ
ータは実質的に第1及び第2のメインDACとサブ出力回
路3によってD/A変換が達成されるので、アナログ出力
端子7から出力されるアナログ信号の出力誤差もDAC2
A、2B及びサブ出力回路3の各出力誤差の合計値とな
る。なお、サブ出力回路3の出力誤差は容易に小さくで
きるので、実際上は無視することができる。
よって、サブ出力回路3の出力誤差を無視したとする
と本実施例装置は、上述同様にDAC2Aが16ビットの第1
のメインデータに対して±1/2LSBの誤差でD/A変換する
もの、DAC2Bが18ビットの第2のメインデータに対して
±2LSBの誤差でD/A変換するので、各出力誤差を合計し
た±2.5LSBの誤差で上記間の入力データをD/A変換す
る。即ち、上記間の入力データに対して、本実施例装置
はDAC2本来の性能である。分解能18ビット、精度略16ビ
ットで入力データをD/A変換することになる。なお、本
実施例装置によれば、入力データが“00100…00"〜“01
111…11"(+32768〜+131071)内で如何に変化して
も、第1のメイン出力データが“011…11"(+32767)
に、即ち、DAC2Aの出力電流I1がプラスの最大値に常に
保たれるので、例え、DAC2Aと2B間での出力動作タイミ
ングズレ、I/V変換回路4A、4B間でのスルーレイト、位
相特性のズレ等があっても、アナログ出力端子から出力
されるアナログ信号にグリッチノイズを招くことがな
い。
と本実施例装置は、上述同様にDAC2Aが16ビットの第1
のメインデータに対して±1/2LSBの誤差でD/A変換する
もの、DAC2Bが18ビットの第2のメインデータに対して
±2LSBの誤差でD/A変換するので、各出力誤差を合計し
た±2.5LSBの誤差で上記間の入力データをD/A変換す
る。即ち、上記間の入力データに対して、本実施例装置
はDAC2本来の性能である。分解能18ビット、精度略16ビ
ットで入力データをD/A変換することになる。なお、本
実施例装置によれば、入力データが“00100…00"〜“01
111…11"(+32768〜+131071)内で如何に変化して
も、第1のメイン出力データが“011…11"(+32767)
に、即ち、DAC2Aの出力電流I1がプラスの最大値に常に
保たれるので、例え、DAC2Aと2B間での出力動作タイミ
ングズレ、I/V変換回路4A、4B間でのスルーレイト、位
相特性のズレ等があっても、アナログ出力端子から出力
されるアナログ信号にグリッチノイズを招くことがな
い。
更には、入力データが“11100…00"〜“00011…11"
(−32768〜+32767)内から“00100…00"〜“01111…1
1"(+32768〜+131071)内又はその逆に変化しても、D
AC2Aの出力電流I1とDAC2Bの出力電流I2の増減方向は必
ず同一となるので、上述のズレがあってもアナログ信号
は階段的に変化するだけで、最も有害なスパイク状のグ
リッチノイズを招くことがない。
(−32768〜+32767)内から“00100…00"〜“01111…1
1"(+32768〜+131071)内又はその逆に変化しても、D
AC2Aの出力電流I1とDAC2Bの出力電流I2の増減方向は必
ず同一となるので、上述のズレがあってもアナログ信号
は階段的に変化するだけで、最も有害なスパイク状のグ
リッチノイズを招くことがない。
次に、“1000…00"〜“11011…11"(−131072〜−327
69)の入力データが入力されている間の動作を説明す
る。
69)の入力データが入力されている間の動作を説明す
る。
この間、ラッチ回路17の入力端子D1(サブ出力デー
タ)はAND11の出力(UP)が“0"になるので“1"にな
る。
タ)はAND11の出力(UP)が“0"になるので“1"にな
る。
また、ラッチ回路49の入力端子D1(第1のメイン出力
データのMSB)はディジタルデータ変換回路1の入力端
子D1に接続されているので、入力データのMSBと同一状
態の“1"になり、入力端子D2〜D16(第1のメイン出力
データの2SB〜LSB)はAND13の出力(DOWN)、AND11の出
力(UP)が夫々“1"、“0"になるので全て“0"になる。
即ち、第1のメイン出力データは常にマイナス最大デー
タ“1000…00"(−32768)になる。
データのMSB)はディジタルデータ変換回路1の入力端
子D1に接続されているので、入力データのMSBと同一状
態の“1"になり、入力端子D2〜D16(第1のメイン出力
データの2SB〜LSB)はAND13の出力(DOWN)、AND11の出
力(UP)が夫々“1"、“0"になるので全て“0"になる。
即ち、第1のメイン出力データは常にマイナス最大デー
タ“1000…00"(−32768)になる。
一方、ラッチ回路69の入力端子D1(第2のメイン出力
データのMSB)はAND13の出力(DOWN)に接続されている
ので常に“1"になり、入力端子D2、D3(第2のメイン出
力データの2SB、3SB)が示すデータ値は、AND11の出力
(UP)、I−AND15の出力(MID)が夫々“0"、“0"にな
るので、入力データの2SB、3SBからなるデータ値と“0
1"とをディジタル加算した下位2ビットの値、即ち、入
力データの2SB、3SBからなるデータ値に“01"を加算し
た値となる。また、ラッチ回路69の入力端子D4〜D18は
I−AND15の出力(MID)が“0"になるので、夫々入力デ
ータの4SB〜LSBと同一状態に変化する。即ち、この間、
第2のメイン出力データは入力データの示した10進値か
ら−32768(第1のメイン出力データ“100…00"が示し
た10進値(−32768)と本来のサブ出力データ“0"が示
した10進値(0)を加算した値)を減算した値を示すデ
ータになる。例えば、入力データが“11011…11"(−32
769)の時、第2のメイン出力データは“1111…111"
(−1)に、入力データが“10000…00"(−131072)の
時、第2のメイン出力データは“1010…000"(−9830
4)になる。
データのMSB)はAND13の出力(DOWN)に接続されている
ので常に“1"になり、入力端子D2、D3(第2のメイン出
力データの2SB、3SB)が示すデータ値は、AND11の出力
(UP)、I−AND15の出力(MID)が夫々“0"、“0"にな
るので、入力データの2SB、3SBからなるデータ値と“0
1"とをディジタル加算した下位2ビットの値、即ち、入
力データの2SB、3SBからなるデータ値に“01"を加算し
た値となる。また、ラッチ回路69の入力端子D4〜D18は
I−AND15の出力(MID)が“0"になるので、夫々入力デ
ータの4SB〜LSBと同一状態に変化する。即ち、この間、
第2のメイン出力データは入力データの示した10進値か
ら−32768(第1のメイン出力データ“100…00"が示し
た10進値(−32768)と本来のサブ出力データ“0"が示
した10進値(0)を加算した値)を減算した値を示すデ
ータになる。例えば、入力データが“11011…11"(−32
769)の時、第2のメイン出力データは“1111…111"
(−1)に、入力データが“10000…00"(−131072)の
時、第2のメイン出力データは“1010…000"(−9830
4)になる。
上述したサブ出力データ、第1及び第2のメイン出力
データは夫々ラッチクロックLCKの立上りに基づき各ラ
ッチ回路に取込まれることによって、各データ内のビッ
ト間の時間ズレ、各データ間の時間ズレが除去され、デ
ィジタルデータ変換回路1の各出力端子から出力され
る。
データは夫々ラッチクロックLCKの立上りに基づき各ラ
ッチ回路に取込まれることによって、各データ内のビッ
ト間の時間ズレ、各データ間の時間ズレが除去され、デ
ィジタルデータ変換回路1の各出力端子から出力され
る。
出力された第1のメイン出力データはDAC2Aによって
アナログ信号(電流I1)にD/A変換され、I/V変換回路4A
によって電圧V1(V1=I1・R1)にI/V変換される(第1
図)。そして、第2のメイン出力データはDAC2Bによっ
てアナログ信号(電流I2)にD/A変換される。一方、サ
ブ出力データは常に“1"なので、サブ出力回路3の出力
電流I3も常にDAC2Bの1LSB相当流れる。よって、電流I2
−I3がI/V変換回路4Bによって電圧V2(V2=R1(I2−
I3))にI/V変換される。
アナログ信号(電流I1)にD/A変換され、I/V変換回路4A
によって電圧V1(V1=I1・R1)にI/V変換される(第1
図)。そして、第2のメイン出力データはDAC2Bによっ
てアナログ信号(電流I2)にD/A変換される。一方、サ
ブ出力データは常に“1"なので、サブ出力回路3の出力
電流I3も常にDAC2Bの1LSB相当流れる。よって、電流I2
−I3がI/V変換回路4Bによって電圧V2(V2=R1(I2−
I3))にI/V変換される。
この出力電圧V1、V2はアナログ加算回路5によって1/
4:1の比で加算され、その加算電圧V3(V3=R1(I1/4+I
2−I3))はLPF6によってD/A変換に伴う折り返し成分が
除去され、カップリングコンデンサC1によってDC成分
(サブ出力回路、I/V変換回路によって発生したDCオフ
セット)が除去され、アナログ出力端子7から出力され
る。
4:1の比で加算され、その加算電圧V3(V3=R1(I1/4+I
2−I3))はLPF6によってD/A変換に伴う折り返し成分が
除去され、カップリングコンデンサC1によってDC成分
(サブ出力回路、I/V変換回路によって発生したDCオフ
セット)が除去され、アナログ出力端子7から出力され
る。
このように、“1000…00"〜“11011…11"(−131072
〜−32769)の入力データが入力されている間、入力デ
ータは実質的に第1及び第2のメインDACによってD/A変
換が達成されるので、アナログ出力端子7から出力され
るアナログ信号の出力誤差もDAC2A及び2Bの各出力誤差
の合計値(±2.5LSB)となる。
〜−32769)の入力データが入力されている間、入力デ
ータは実質的に第1及び第2のメインDACによってD/A変
換が達成されるので、アナログ出力端子7から出力され
るアナログ信号の出力誤差もDAC2A及び2Bの各出力誤差
の合計値(±2.5LSB)となる。
よって、上記間の入力データに対しても、本実施例装
置はDAC2本来の性能である。分解能18ビット、精度略16
ビットで入力データをD/A変換することになる。
置はDAC2本来の性能である。分解能18ビット、精度略16
ビットで入力データをD/A変換することになる。
また、入力データが“1000…00"〜“11011…11(−13
1072〜−32769)内で如何に変化しても、第1のメイン
出力データが“100…00"(−32768)に、即ち、DAC2Aの
出力電流I1がマイナスの最大値に常に保たれるので、上
述同様に、DAC2Aと2B間でのビットスイッチの動作タイ
ミングズレ、I/V変換回路4A、4B間でのスルーレイト、
位相特性のズレ等があっても、アナログ出力端子から出
力されるアナログ信号にグリッチノイズを招くことがな
い。
1072〜−32769)内で如何に変化しても、第1のメイン
出力データが“100…00"(−32768)に、即ち、DAC2Aの
出力電流I1がマイナスの最大値に常に保たれるので、上
述同様に、DAC2Aと2B間でのビットスイッチの動作タイ
ミングズレ、I/V変換回路4A、4B間でのスルーレイト、
位相特性のズレ等があっても、アナログ出力端子から出
力されるアナログ信号にグリッチノイズを招くことがな
い。
更には、入力データが“11100…00"〜“00011…11"
(−32768〜+32767)内から“1000…00"〜“11011…1
1"(−131072〜−32769)内に又はその逆に変化して
も、DAC2Aの出力電流I1とDAC2Bの出力電流I2の増減方向
は必ず同一方向となるので、上述のズレがあってもアナ
ログ信号は段階的に変化するだけで、最も有害なスパイ
ク状のグリッチノイズを招くことがない。
(−32768〜+32767)内から“1000…00"〜“11011…1
1"(−131072〜−32769)内に又はその逆に変化して
も、DAC2Aの出力電流I1とDAC2Bの出力電流I2の増減方向
は必ず同一方向となるので、上述のズレがあってもアナ
ログ信号は段階的に変化するだけで、最も有害なスパイ
ク状のグリッチノイズを招くことがない。
次に、本発明装置の第2実施例を第5図〜第8図を参
照しながら説明する。なお、この第2実施例は第1実施
例からサブ出力回路3を省略したものであるので、回路
上の相違点のみを説明し、第1実施例と同一箇所には同
番号を附す。
照しながら説明する。なお、この第2実施例は第1実施
例からサブ出力回路3を省略したものであるので、回路
上の相違点のみを説明し、第1実施例と同一箇所には同
番号を附す。
第5図は第2実施例装置におけるブロック図を示した
ものであるが、その回路構成は第1実施例に比してサブ
出力回路3が省略されている。
ものであるが、その回路構成は第1実施例に比してサブ
出力回路3が省略されている。
よって、ディジタルデータ変換回路1′は18ビットの
入力データを入力すると、第6図データ変換表に示され
るように、そのデータ値に対応して第1及び第2のメイ
ン出力データを出力するよう構成されている。
入力データを入力すると、第6図データ変換表に示され
るように、そのデータ値に対応して第1及び第2のメイ
ン出力データを出力するよう構成されている。
また、この実施例における入力データに対する第1の
メイン出力データ、第2のメイン出力データは第7図に
示される如く、入力データの3SB〜LSBの重みと第1のメ
イン出力データのMSB〜LSBの重みが夫々一致し、入力デ
ータのMSB〜LSBの重みと第2のメイン出力データのMSB
〜LSBの重みが夫々一致する。
メイン出力データ、第2のメイン出力データは第7図に
示される如く、入力データの3SB〜LSBの重みと第1のメ
イン出力データのMSB〜LSBの重みが夫々一致し、入力デ
ータのMSB〜LSBの重みと第2のメイン出力データのMSB
〜LSBの重みが夫々一致する。
以下、この重み関係を考慮しながら、上述した第6図
データ変換表の詳細を説明する。
データ変換表の詳細を説明する。
先ず、第1のメイン出力データは第2図同様に、入力
データが“11100…00"〜“00011…11"(−32768〜+327
67)の間、入力データが示した10進値を示すべく“1000
…00"〜“0111…11"(−32768〜+32767)に夫々変化
し、入力データが“00100…00"(+32768)以上になる
と常に“0111…11"(+32767)に、“11011…11"(−32
769)以下になると常に“1000…00"(−32768)にな
る。
データが“11100…00"〜“00011…11"(−32768〜+327
67)の間、入力データが示した10進値を示すべく“1000
…00"〜“0111…11"(−32768〜+32767)に夫々変化
し、入力データが“00100…00"(+32768)以上になる
と常に“0111…11"(+32767)に、“11011…11"(−32
769)以下になると常に“1000…00"(−32768)にな
る。
そして、第2のメイン出力データも第2図同様に、入
力データが“11100…00"〜“00011…11"(−32768〜+3
2767)の間、常に“000…00"(0)になり、“11011…1
1"〜“10000…00"(−32769〜−131072)の間、入力デ
ータの示した10進値から−32768(第1のメイン出力デ
ータ“100…00"が示した10進値)を減算した値を示すべ
く“1111…111"〜“1010…000"(−1〜−98304)に夫
々変化するが、サブ出力データが存在しないために、入
力データが(+32768〜+131071)の間、入力データの
示した10進値から+32767(第1のメイン出力データ“0
11…11"が示した10進値)を減算した値を示すべく“000
0…001"〜“0110…000"(+1〜+98304)に夫々変化す
ることになる。
力データが“11100…00"〜“00011…11"(−32768〜+3
2767)の間、常に“000…00"(0)になり、“11011…1
1"〜“10000…00"(−32769〜−131072)の間、入力デ
ータの示した10進値から−32768(第1のメイン出力デ
ータ“100…00"が示した10進値)を減算した値を示すべ
く“1111…111"〜“1010…000"(−1〜−98304)に夫
々変化するが、サブ出力データが存在しないために、入
力データが(+32768〜+131071)の間、入力データの
示した10進値から+32767(第1のメイン出力データ“0
11…11"が示した10進値)を減算した値を示すべく“000
0…001"〜“0110…000"(+1〜+98304)に夫々変化す
ることになる。
このように、第1及び第2のメイン出力データは夫々
が示した10進値を加算した値が入力データが示した10進
値と同一になるべく変化する。
が示した10進値を加算した値が入力データが示した10進
値と同一になるべく変化する。
次に、第6図データ変換を達成するディジタルデータ
変換回路1′の回路例を第8図を参照しながら説明す
る。
変換回路1′の回路例を第8図を参照しながら説明す
る。
先ず、入力データが上記何れの範囲に含まれるかを検
出すべく、第1実施例同様に論理回路10〜15が接続され
てデータ値検出回路が構成され、また、同様に論理回路
18〜48、ラッチ回路49が接続されることによって第1の
メインデータが形成され、ディジタルデータ変換回路1
の出力端子A1〜A16から出力される。
出すべく、第1実施例同様に論理回路10〜15が接続され
てデータ値検出回路が構成され、また、同様に論理回路
18〜48、ラッチ回路49が接続されることによって第1の
メインデータが形成され、ディジタルデータ変換回路1
の出力端子A1〜A16から出力される。
一方、第2のメインデータのみ第1実施例と若干異な
り、以下のように接続されている。
り、以下のように接続されている。
先ず、第2のメイン出力データのMSBは入力データがD
OWNの範囲である時のみ“1"になるので、AND13の出力状
態(DOWN)が直ちに第2のメイン出力データのMSBを示
すことになる。
OWNの範囲である時のみ“1"になるので、AND13の出力状
態(DOWN)が直ちに第2のメイン出力データのMSBを示
すことになる。
そして、第2のメイン出力データの2SB〜LSBは入力デ
ータがUPの範囲である時に入力データの2SB〜LSBから
“00111111111111111"を減算した値になり、入力データ
がDOWNの範囲である時、入力データの2SB〜LSBに“0100
0000000000000"を加算した値になる。
ータがUPの範囲である時に入力データの2SB〜LSBから
“00111111111111111"を減算した値になり、入力データ
がDOWNの範囲である時、入力データの2SB〜LSBに“0100
0000000000000"を加算した値になる。
よって、入力端子D2〜D18が夫々ディジタル加算回路5
0′の入力端子A1〜A17に接続され、AND11の出力がディ
ジタル加算回路50の入力端子B1とB17に接続され、入力
端子B2が電源に、入力端子B3〜B18がグランドに接続さ
れている。
0′の入力端子A1〜A17に接続され、AND11の出力がディ
ジタル加算回路50の入力端子B1とB17に接続され、入力
端子B2が電源に、入力端子B3〜B18がグランドに接続さ
れている。
故にディジタル加算回路50′は、入力データがUPの範
囲である時、入力データの2SB〜LSBからなるデータ値と
“11000000000000001"を加算し、入力データがDOWNの範
囲である時、2SB〜LSBからなるデータ値と“0100000000
0000000"を加算し、その下位17ビットを出力端子Q1〜Q1
7から出力する。なお、入力データの2SB〜LSBに“11000
000000000001"を加算した結果の下位17ビットの値は“0
0111111111111111"を減算した値と同一である。
囲である時、入力データの2SB〜LSBからなるデータ値と
“11000000000000001"を加算し、入力データがDOWNの範
囲である時、2SB〜LSBからなるデータ値と“0100000000
0000000"を加算し、その下位17ビットを出力端子Q1〜Q1
7から出力する。なお、入力データの2SB〜LSBに“11000
000000000001"を加算した結果の下位17ビットの値は“0
0111111111111111"を減算した値と同一である。
更に、第2のメイン出力データの2SB〜LSBは入力デー
タがMIDの範囲である時、“00000000000000000"になる
ので、ディジタル加算回路50′の出力端子Q1〜Q17が夫
々AND52〜68の一方の入力に接続され、I−AND15の出力
(MID)がINV51を介してAND52〜68の各他方の入力に接
続されている。以上の接続によりAND52〜68の出力は夫
々第2のメイン出力データの2SB〜LSBを示す。
タがMIDの範囲である時、“00000000000000000"になる
ので、ディジタル加算回路50′の出力端子Q1〜Q17が夫
々AND52〜68の一方の入力に接続され、I−AND15の出力
(MID)がINV51を介してAND52〜68の各他方の入力に接
続されている。以上の接続によりAND52〜68の出力は夫
々第2のメイン出力データの2SB〜LSBを示す。
そして、AND13、52〜68の出力が夫々ラッチ回路69の
データ端子D1〜D18に接続され、ラッチクロックLCKに基
づきラッチされ、その出力端子Q1〜Q18、更にはディジ
タルデータ変換回路1の出力端子B1〜B18から出力され
る。
データ端子D1〜D18に接続され、ラッチクロックLCKに基
づきラッチされ、その出力端子Q1〜Q18、更にはディジ
タルデータ変換回路1の出力端子B1〜B18から出力され
る。
このように、第2実施例においてはサブ出力回路3を
必要としないが、上述したようにディジタル加算回路5
0′に17ビット演算を要求し、その回路構成を複雑化し
てしまう欠点を有する。
必要としないが、上述したようにディジタル加算回路5
0′に17ビット演算を要求し、その回路構成を複雑化し
てしまう欠点を有する。
なお、この第2実施例における動作は、第2のメイン
DAC2Bがサブ出力回路3の出力に相当する分まで出力す
るという点が違うだけなので、その詳細な説明を省略す
る。
DAC2Bがサブ出力回路3の出力に相当する分まで出力す
るという点が違うだけなので、その詳細な説明を省略す
る。
なお、本発明装置は上記第1及び第2実施例に限定さ
れることなく種々の態様を取得るものである。
れることなく種々の態様を取得るものである。
例えば、入力データが音声信号を表わしているとき
等、アナログ信号がDC成分を必要としないとき、第2の
メイン出力データにオーバーフローしない範囲内(上記
第1実施例においては“1110…000"〜“0010…000"の範
囲内)の任意のオフセットデータを加算することができ
る。なお、第2のメイン出力データにオフセットデータ
を加算したことによる、第2のメインDACの出力に発生
するDCオフセットはアナログ回路の最終段にカップリン
グコンデンサ、DCサーボ回路等を設けて除去する。
等、アナログ信号がDC成分を必要としないとき、第2の
メイン出力データにオーバーフローしない範囲内(上記
第1実施例においては“1110…000"〜“0010…000"の範
囲内)の任意のオフセットデータを加算することができ
る。なお、第2のメイン出力データにオフセットデータ
を加算したことによる、第2のメインDACの出力に発生
するDCオフセットはアナログ回路の最終段にカップリン
グコンデンサ、DCサーボ回路等を設けて除去する。
また、ディジタルデータ変換回路は主に論理回路によ
り構成されているが、入力データをアドレスとするRO
M、ディジタル・シグナル・プロセッサ(DSP)等によっ
て構成しても良い。
り構成されているが、入力データをアドレスとするRO
M、ディジタル・シグナル・プロセッサ(DSP)等によっ
て構成しても良い。
また、入力データ及びメイン出力データは2′Sコン
プリメントコードで表わされているが、バイナリオフセ
ットコードであっても良く、入力データとメイン出力デ
ータが必ずしも同一のコードで表わされていることに限
定されない。また、アナログ回路の構成によりDACの出
力が逆相であることを臨む時、出力データは状態反転を
取得る。また、各データのビット数も上記実施例に限定
されるものではなく、更に、第1のメインDACも第1の
メインデータと同一の分解能(16ビット)のものであっ
ても良い。この場合、16ビットの第1のメインDACは、
その出力誤差が第2のメインDAC以下となっているDACを
用いなければならない。
プリメントコードで表わされているが、バイナリオフセ
ットコードであっても良く、入力データとメイン出力デ
ータが必ずしも同一のコードで表わされていることに限
定されない。また、アナログ回路の構成によりDACの出
力が逆相であることを臨む時、出力データは状態反転を
取得る。また、各データのビット数も上記実施例に限定
されるものではなく、更に、第1のメインDACも第1の
メインデータと同一の分解能(16ビット)のものであっ
ても良い。この場合、16ビットの第1のメインDACは、
その出力誤差が第2のメインDAC以下となっているDACを
用いなければならない。
しかしながら、第1のメインDACに第2のメインDACと
異なる分解能のDACを用いることは独立したDACを用いる
ことになるので、DAC間に温度変化によるゲイン特性の
差が生じやすくなる。これは温度変化によってアナログ
加算回路の加算比の誤差が生じたことと同一になるので
アナログ信号に歪を来し、あまり望ましいことではな
い。
異なる分解能のDACを用いることは独立したDACを用いる
ことになるので、DAC間に温度変化によるゲイン特性の
差が生じやすくなる。これは温度変化によってアナログ
加算回路の加算比の誤差が生じたことと同一になるので
アナログ信号に歪を来し、あまり望ましいことではな
い。
また、DACはバイポーラ出力、ユニポーラ出力の何れ
であっても良く、バイポーラ出力のDACを用いている場
合には発生するDCオフセットの量も僅かなものであるの
で、カップリングコンデンサの省略が可能である。ま
た、カップリングコンデンサもDCサーボ回路等に変更す
ることができる。
であっても良く、バイポーラ出力のDACを用いている場
合には発生するDCオフセットの量も僅かなものであるの
で、カップリングコンデンサの省略が可能である。ま
た、カップリングコンデンサもDCサーボ回路等に変更す
ることができる。
また、説明を簡略化するためにパラレル入力のDACを
用いて構成しているが、シリアル入力のDACを用いても
良く、特に第1実施例においてシリアル入力のメインDA
Cを用いる場合、ディジタルデータ変換回路はメイン出
力データをシリアル出力することは勿論、サブ出力デー
タをメインDACの変換クロックに同期したタイミングで
出力するように構成する。
用いて構成しているが、シリアル入力のDACを用いても
良く、特に第1実施例においてシリアル入力のメインDA
Cを用いる場合、ディジタルデータ変換回路はメイン出
力データをシリアル出力することは勿論、サブ出力デー
タをメインDACの変換クロックに同期したタイミングで
出力するように構成する。
また、サブ出力回路も出力精度を向上させるべく、定
電流回路、スイッチング回路等から構成することは勿論
である。
電流回路、スイッチング回路等から構成することは勿論
である。
更に、各メインDACの出力、サブ出力回路の出力を加
算するI/V変換回路、アナログ加算回路を含むアナログ
回路部も上記実施例回路に限定されることなく、アナロ
グ加算回路の出力で見て、各出力データのLSBの重み出
力が同一となるよう加算するのであれば如何に変更して
も良い。
算するI/V変換回路、アナログ加算回路を含むアナログ
回路部も上記実施例回路に限定されることなく、アナロ
グ加算回路の出力で見て、各出力データのLSBの重み出
力が同一となるよう加算するのであれば如何に変更して
も良い。
[発明の効果] 以上説明した如く、本発明装置によれば、高分解能を
達成しながらも、ローレベルを表わす入力データに対し
て高精度でD/A変換することができるので、特にディジ
タルオーディオ機器に用いた場合、聴感上重要なローレ
ベルにおける歪が改善され高音質を得ることができる。
達成しながらも、ローレベルを表わす入力データに対し
て高精度でD/A変換することができるので、特にディジ
タルオーディオ機器に用いた場合、聴感上重要なローレ
ベルにおける歪が改善され高音質を得ることができる。
特に第1の本発明装置によれば、入力データが所定範
囲外を変化する時、第1のメイン出力データを所定デー
タ範囲における最大値に固定するので、入力データが所
定データ範囲内から所定データ範囲外に変化しても、第
1のメインDACの出力が大きく減少することが起きず、
第1と第2のDACの出力変化特性が異なってもアナログ
加算回路の出力にパルス状のグリッチノイズを招くこと
がない。
囲外を変化する時、第1のメイン出力データを所定デー
タ範囲における最大値に固定するので、入力データが所
定データ範囲内から所定データ範囲外に変化しても、第
1のメインDACの出力が大きく減少することが起きず、
第1と第2のDACの出力変化特性が異なってもアナログ
加算回路の出力にパルス状のグリッチノイズを招くこと
がない。
一方、第2の本発明装置によれば、入力データが第2
のデータ範囲を変化する時、第1のメイン出力データを
第1のデータ範囲におけるプラス最大値に固定し、入力
データが第3のデータ範囲を変化する時、第1のメイン
出力データを第1のデータ範囲におけるマイナス最大値
に固定するので、入力データが第1のデータ範囲内から
第2又は第3のデータ範囲に変化しても、第1と第2の
DACの出力変化特性が異なってもアナログ加算回路の出
力にパルス状のグリッチノイズを招くことがない。
のデータ範囲を変化する時、第1のメイン出力データを
第1のデータ範囲におけるプラス最大値に固定し、入力
データが第3のデータ範囲を変化する時、第1のメイン
出力データを第1のデータ範囲におけるマイナス最大値
に固定するので、入力データが第1のデータ範囲内から
第2又は第3のデータ範囲に変化しても、第1と第2の
DACの出力変化特性が異なってもアナログ加算回路の出
力にパルス状のグリッチノイズを招くことがない。
更に、第2の本発明装置によれば、第2のメイン出力
データのLSBと重複する1ビットのサブ出力データを設
け、入力データは第2のデータ範囲を変化する時、サブ
出力データを第2のメインDACの1LSBを補助する状態と
したので、入力データが第2のデータ範囲を変化する時
の第2のメインデータの下位(N−B−1)ビットが入
力データと同一状態となり、結果、第2のメイン出力デ
ータ形成回路に必要なディジタル加算回路の計算ビット
数を(N−B)ビットに減少させることができ、コスト
削減をもたらす。
データのLSBと重複する1ビットのサブ出力データを設
け、入力データは第2のデータ範囲を変化する時、サブ
出力データを第2のメインDACの1LSBを補助する状態と
したので、入力データが第2のデータ範囲を変化する時
の第2のメインデータの下位(N−B−1)ビットが入
力データと同一状態となり、結果、第2のメイン出力デ
ータ形成回路に必要なディジタル加算回路の計算ビット
数を(N−B)ビットに減少させることができ、コスト
削減をもたらす。
第1図は本発明装置の第1実施例を示すブロック図、第
2図は同実施例におけるディジタルデータ変換回路1が
行うデータ変換表、第3図は同実施例における入力デー
タ、第1のメイン出力データ、第2のメイン出力デー
タ、サブ出力データのビット重み関係を示す図、第4図
は同実施例におけるディジタルデータ変換回路1の詳細
な回路図、第5図は本発明装置の第2実施例を示すブロ
ック図、第6図は同実施例におけるディジタルデータ変
換回路1′が行うデータ変換表、第7図は同実施例にお
ける入力データ、第1のメイン出力データ、第2のメイ
ン出力データのビット重み関係を示す図、第8図は同実
施例におけるディジタルデータ変換回路1′の詳細な回
路図を夫々示す。 符号の簡単な説明 1,1′……ディジタルデータ変換回路、2A……第1のメ
インDAC、2B……第2のメインDAC、3……サブ出力回
路、4A、4B……I/V変換回路、5……アナログ加算回
路。
2図は同実施例におけるディジタルデータ変換回路1が
行うデータ変換表、第3図は同実施例における入力デー
タ、第1のメイン出力データ、第2のメイン出力デー
タ、サブ出力データのビット重み関係を示す図、第4図
は同実施例におけるディジタルデータ変換回路1の詳細
な回路図、第5図は本発明装置の第2実施例を示すブロ
ック図、第6図は同実施例におけるディジタルデータ変
換回路1′が行うデータ変換表、第7図は同実施例にお
ける入力データ、第1のメイン出力データ、第2のメイ
ン出力データのビット重み関係を示す図、第8図は同実
施例におけるディジタルデータ変換回路1′の詳細な回
路図を夫々示す。 符号の簡単な説明 1,1′……ディジタルデータ変換回路、2A……第1のメ
インDAC、2B……第2のメインDAC、3……サブ出力回
路、4A、4B……I/V変換回路、5……アナログ加算回
路。
Claims (2)
- 【請求項1】Nビットの入力データを入力し、Aビット
(A<N)の第1のメイン出力データと、Bビット(B
=N)の第2のメイン出力データを出力するデータ変換
回路と、 上記第1のメイン出力データをD/A変換する第1のメイ
ンDACと、 上記第2のメイン出力データをD/A変換する第2のメイ
ンDACと、 上記第2のメイン出力データの下位Bビットと上記第1
のメイン出力データの各ビットの重み関係が重複するよ
う、上記第1のメインDACの出力と上記第2のメインDAC
の出力を所定の比で加算するアナログ加算回路とからな
り、 上記データ変換回路は、 上記入力データが上記第1のメイン出力データで表すこ
とのできる所定データ範囲を変化する時、上記第1のメ
イン出力データを上記入力データの下位Bビットに応答
して変化させ、上記入力データが上記所定範囲外を変化
する時、上記第1のメイン出力データを上記所定データ
範囲における最大値に固定する第1のメイン出力データ
形成回路と、 上記入力データが上記所定データ範囲内を変化する時、
上記第2のメイン出力データを所定値に固定し、上記入
力データが上記所定データ範囲外を変化する時、上記第
2のメイン出力データを上記入力データから上記最大値
を減算した結果に基づき変化させる第2のメイン出力デ
ータ形成回路と、からなることを特徴とするディジタル
/アナログ変換装置。 - 【請求項2】Nビットの入力データを入力し、Aビット
(A<N)の第1のメイン出力データと、Bビット(B
=N)の第2のメイン出力データと、1ビットのサブ出
力データを出力するデータ変換回路と、 上記第1のメイン出力データをD/A変換する第1のメイ
ンDACと、 上記第2のメイン出力データをD/A変換する第2のメイ
ンDACと、 上記サブ出力データに応答して変化するサブ出力信号を
形成するサブ出力回路と、 上記第2のメイン出力データの下位Bビットと上記第1
のメイン出力データの各ビットの重み関係が重複し、ま
た、上記第2のメイン出力データの最下位ビットと上記
サブ出力データの重み関係が重複するよう、上記第1の
メインDACの出力と上記第2のメインDACの出力と上記サ
ブ出力信号を所定の比で加算するアナログ加算回路とか
らなり、 上記データ変換回路は、 上記入力データが上記第1のメイン出力データで表すこ
とのできる第1のデータ範囲を変化する時、上記第1の
メイン出力データを上記入力データの下位Bビットに応
答して変化させ、上記入力データが上記第1のデータ範
囲をプラス方向に超えた第2のデータ範囲を変化する
時、上記第1のメイン出力データを上記第1のデータ範
囲におけるプラス最大値に固定し、また、上記入力デー
タが上記第1のデータ範囲をマイナス方向に超えた第3
のデータ範囲を変化する時、上記第1のメイン出力デー
タを上記第1のデータ範囲におけるマイナス最大値に固
定する第1のメイン出力データ形成回路と、 上記入力データが上記第2のデータ範囲を変化する時の
み、上記サブ出力データを上記第2のマイン出力データ
の1LSBを補助する状態に設定するサブ出力データ形成回
路と、 上記入力データが上記第1のデータ範囲内を変化する
時、上記第2のメイン出力データを所定値に固定し、上
記入力データが上記第2のデータ範囲を変化する時、上
記第2のメイン出力データを上記入力データから上記プ
ラス最大値と上記補助される1LSBとを減算した結果に基
づき変化させ、また、上記入力データが上記第3のデー
タ範囲を変化する時、上記第2のメイン出力データを上
記入力デタから上記マイナス最大値を減算した結果に基
づき変化させる第2のメイン出力データ形成回路と、か
らなることを特徴とするディジタル/アナログ変換装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2231218A JP2579555B2 (ja) | 1990-08-31 | 1990-08-31 | ディジタル/アナログ変換装置 |
US07/689,441 US5323159A (en) | 1990-04-20 | 1991-04-22 | Digital/analog converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2231218A JP2579555B2 (ja) | 1990-08-31 | 1990-08-31 | ディジタル/アナログ変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04115626A JPH04115626A (ja) | 1992-04-16 |
JP2579555B2 true JP2579555B2 (ja) | 1997-02-05 |
Family
ID=16920177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2231218A Expired - Lifetime JP2579555B2 (ja) | 1990-04-20 | 1990-08-31 | ディジタル/アナログ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2579555B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101634743B1 (ko) * | 2016-03-09 | 2016-06-30 | 주식회사 태창닛케이 | 방진기능을 갖는 시트 지지구조 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4588546B2 (ja) * | 2005-06-13 | 2010-12-01 | 株式会社ケンウッド | 振幅可変装置および振幅可変方法 |
US9306588B2 (en) * | 2014-04-14 | 2016-04-05 | Cirrus Logic, Inc. | Switchable secondary playback path |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0348170A3 (en) * | 1988-06-21 | 1990-12-05 | Moses Nam Fong Lee | Antiviral pyrimidine derivatives |
JP2843590B2 (ja) * | 1989-01-25 | 1999-01-06 | 能美防災株式会社 | 火災警報装置 |
-
1990
- 1990-08-31 JP JP2231218A patent/JP2579555B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101634743B1 (ko) * | 2016-03-09 | 2016-06-30 | 주식회사 태창닛케이 | 방진기능을 갖는 시트 지지구조 |
Also Published As
Publication number | Publication date |
---|---|
JPH04115626A (ja) | 1992-04-16 |
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