JPH0460729A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0460729A JPH0460729A JP2170243A JP17024390A JPH0460729A JP H0460729 A JPH0460729 A JP H0460729A JP 2170243 A JP2170243 A JP 2170243A JP 17024390 A JP17024390 A JP 17024390A JP H0460729 A JPH0460729 A JP H0460729A
- Authority
- JP
- Japan
- Prior art keywords
- data
- main memory
- cache
- read
- address
- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に係わり、特に主記憶B(以下、
メインメモリという)の同一アドレス領域で連続してデ
ータの読み出しを行う情報処理装置に関する。
メインメモリという)の同一アドレス領域で連続してデ
ータの読み出しを行う情報処理装置に関する。
従来、この種の情報処理装置では、データの読み出しの
高速化のために、第2図に示すようなキャッシュメモリ
方式を用いていた。この情報処理装置では、中央処理部
(以下、プロセッサという)31とメインメモリ32と
の間にキャッシュユニット33を備えている。キャッシ
ュユニット33はメインメモリ32上のあるブロックの
データを一時的に記憶する高速のキャッシュメモリ34
と、プロセッサ31からのデータ読み出しに対し、キャ
ッシュメモリ34内にそのアクセス領域のデータが存在
するか否かを判定する判定回路35と、この判定回路3
5によりデータが存在しないことが判明した場合にメイ
ンメモリ32からブロック単位でデータを読み出すため
のブロックロード制御回路36とにより構成されている
。
高速化のために、第2図に示すようなキャッシュメモリ
方式を用いていた。この情報処理装置では、中央処理部
(以下、プロセッサという)31とメインメモリ32と
の間にキャッシュユニット33を備えている。キャッシ
ュユニット33はメインメモリ32上のあるブロックの
データを一時的に記憶する高速のキャッシュメモリ34
と、プロセッサ31からのデータ読み出しに対し、キャ
ッシュメモリ34内にそのアクセス領域のデータが存在
するか否かを判定する判定回路35と、この判定回路3
5によりデータが存在しないことが判明した場合にメイ
ンメモリ32からブロック単位でデータを読み出すため
のブロックロード制御回路36とにより構成されている
。
すなわち、この情報処理装置では、プロセッサ31から
の読み出し命令は、メモリ読み出し/アドレス線37を
通してキャッシュユニット33内の判定回路35へ送ら
れ、この判定回路35においてメモリ読み出し/アドレ
ス線37で示されたメインメモリ32上のデータがキャ
ッシュメモリ34に格納されているかが判定される。キ
ャッシュメモリ34にそのデータが格納されてない場合
には、判定回路35はブロックロード指示信号線38を
通してブロックロード制御回路36に対してブロックロ
ード指示信号を送る。ブロックロード制御回路36はこ
の信号によりメモリ読み出し/アドレス線39を通して
メインメモリ32ヘアクセスする。
の読み出し命令は、メモリ読み出し/アドレス線37を
通してキャッシュユニット33内の判定回路35へ送ら
れ、この判定回路35においてメモリ読み出し/アドレ
ス線37で示されたメインメモリ32上のデータがキャ
ッシュメモリ34に格納されているかが判定される。キ
ャッシュメモリ34にそのデータが格納されてない場合
には、判定回路35はブロックロード指示信号線38を
通してブロックロード制御回路36に対してブロックロ
ード指示信号を送る。ブロックロード制御回路36はこ
の信号によりメモリ読み出し/アドレス線39を通して
メインメモリ32ヘアクセスする。
これによりメインメモリ32内のデータがブロック毎に
データ線40を通してキャッシュメモリ34へ格納され
る。続いて、ブロックロード制御回路36は書き込み信
号線41を通してキャッシュメモリ34および判定回路
35ヘデータの書き込み指示を行う。判定回路35はこ
の指示を受けてデータ出力制御信号線42を通してキャ
ッシュメモリ34へ制御信号を送る。
データ線40を通してキャッシュメモリ34へ格納され
る。続いて、ブロックロード制御回路36は書き込み信
号線41を通してキャッシュメモリ34および判定回路
35ヘデータの書き込み指示を行う。判定回路35はこ
の指示を受けてデータ出力制御信号線42を通してキャ
ッシュメモリ34へ制御信号を送る。
キャッシュメモリ34はこの制御信号を受けてデータ線
43を通して読み出し命令に対するデータをプロセッサ
31へ送る。一方、キャッシュメモリ34にデータが格
納されている場合には、判定回路35はプロセッサ31
に対してレディー信号線44を通してレディー信号を出
力するとともに、データ出力制御信号線42を通してキ
ャッシュメモリ34へ制御信号を送る。
43を通して読み出し命令に対するデータをプロセッサ
31へ送る。一方、キャッシュメモリ34にデータが格
納されている場合には、判定回路35はプロセッサ31
に対してレディー信号線44を通してレディー信号を出
力するとともに、データ出力制御信号線42を通してキ
ャッシュメモリ34へ制御信号を送る。
キャッシュメモリ34はこの制御信号を受けてプロセッ
サ31ヘデータを出力する。
サ31ヘデータを出力する。
このように従来の情報処理装置では、プロセッサ31か
らのデータ読み出しに対し、キャッシュメモリ34内に
データが存在する場合は、その読み出しを高速に行うこ
とができる。
らのデータ読み出しに対し、キャッシュメモリ34内に
データが存在する場合は、その読み出しを高速に行うこ
とができる。
しかしながら、上述した従来の情報処理装置では、キャ
ッシュユニット33のキャッシュメモリ34内にデータ
が存在しない場合には、メインメモリ32からキャッシ
ュメモリ34ヘブロツク毎にロードしているので、プロ
セッサ31が読み出ししないデータも含めてロードして
しまい、メインメモリ32に対して無駄な読み出しを行
うという欠点がある。
ッシュユニット33のキャッシュメモリ34内にデータ
が存在しない場合には、メインメモリ32からキャッシ
ュメモリ34ヘブロツク毎にロードしているので、プロ
セッサ31が読み出ししないデータも含めてロードして
しまい、メインメモリ32に対して無駄な読み出しを行
うという欠点がある。
本発明はかかる問題点に鑑みてなされたもので、その目
的は、キャッシュユニット内にデータが存在しない場合
に、メインメモリからのデータの無駄な読み出しを防止
して高速の読み出しを行うことができる情報処理装置を
提供することにある。
的は、キャッシュユニット内にデータが存在しない場合
に、メインメモリからのデータの無駄な読み出しを防止
して高速の読み出しを行うことができる情報処理装置を
提供することにある。
本発明に係わる情報処理装置では、主記憶部とこの主記
憶部からデータを読み出す中央処理部との間にキャッシ
ュユニットを有し、このキャッシュユニットを、前記中
央処理部の主記憶部からのデータ読み出し時に読み出し
たデータを格納するキャッシュレジスタと、前記データ
を読み出すときに指定したアドレスを保持し、次に中央
処理部が主記憶部からデータの読み出しを行うときに、
そのアドレスが前記保持されたアドレスと一致するか否
かの判定をし、一致していれば前記キャッシュレジスタ
からデータを出力し、一致していなければ主記憶部から
データを読み出すように制御を行う判定回路とにより構
成している。
憶部からデータを読み出す中央処理部との間にキャッシ
ュユニットを有し、このキャッシュユニットを、前記中
央処理部の主記憶部からのデータ読み出し時に読み出し
たデータを格納するキャッシュレジスタと、前記データ
を読み出すときに指定したアドレスを保持し、次に中央
処理部が主記憶部からデータの読み出しを行うときに、
そのアドレスが前記保持されたアドレスと一致するか否
かの判定をし、一致していれば前記キャッシュレジスタ
からデータを出力し、一致していなければ主記憶部から
データを読み出すように制御を行う判定回路とにより構
成している。
このような構成により本発明の情報処理装置においては
、主記憶部の同一アドレス領域へ連続的にデータの読み
出しを行う場合には、2回目以降の読み出し速度が速く
なる。
、主記憶部の同一アドレス領域へ連続的にデータの読み
出しを行う場合には、2回目以降の読み出し速度が速く
なる。
次に、本発明について図面を参照して具体的に説明する
。
。
第1図は本発明の一実施例に係わる情報処理装置の構成
を表わすブロック図である。この情報処理装置では、プ
ロセッサ11とメインメモリ12との間にキャッシュユ
ニット13を備えている。キャッシュユニット13は、
キャッシュレジスタ14と判定回路15とにより構成さ
れる。キャッシュレジスタ14はプロセッサ11のメイ
ンメモリ12からのデータ読み出し時にメインメモリ1
2から読み出したデータを格納するものである。このキ
ャッシュレジスタ14はデータ線21によりプロセッサ
11に接続されるとともに、データ線18によりメイン
メモリ12に接続されている。一方、判定回路15は、
データの読み出し時にメインメモリ12への指定アドレ
スを保持し、次にプロセッサ11がメインメモリ12か
らデータの読み出しを行うときに、そのアドレスが保持
しているアドレスと一致するか否かの判定をし、一致し
ていればキャッシュレジスタ14からデータを出力し、
一致していなければメインメモリ12からデータを読み
出すように制御を行うものである。
を表わすブロック図である。この情報処理装置では、プ
ロセッサ11とメインメモリ12との間にキャッシュユ
ニット13を備えている。キャッシュユニット13は、
キャッシュレジスタ14と判定回路15とにより構成さ
れる。キャッシュレジスタ14はプロセッサ11のメイ
ンメモリ12からのデータ読み出し時にメインメモリ1
2から読み出したデータを格納するものである。このキ
ャッシュレジスタ14はデータ線21によりプロセッサ
11に接続されるとともに、データ線18によりメイン
メモリ12に接続されている。一方、判定回路15は、
データの読み出し時にメインメモリ12への指定アドレ
スを保持し、次にプロセッサ11がメインメモリ12か
らデータの読み出しを行うときに、そのアドレスが保持
しているアドレスと一致するか否かの判定をし、一致し
ていればキャッシュレジスタ14からデータを出力し、
一致していなければメインメモリ12からデータを読み
出すように制御を行うものである。
この判定回路15はメモリ読み出し/アドレス線16お
よびレディ信号線22に接続されるとともに、メモリ読
み出し/アドレス線17によりメインメモリ12に接続
され、さらにキャッシュレジスタ書込み信号線19およ
びデータ出力制御線20によりキャッシュレジスタ14
に接続されている。
よびレディ信号線22に接続されるとともに、メモリ読
み出し/アドレス線17によりメインメモリ12に接続
され、さらにキャッシュレジスタ書込み信号線19およ
びデータ出力制御線20によりキャッシュレジスタ14
に接続されている。
このような構成において、本実施例の情報処理装置にお
いては、プロセッサ11はまずメインメモリ12から最
初のデータの読み出しを行う。すなわち、プロセッサ1
1からの読み出し命令は、まずメモリ読み出し/アドレ
ス線16を通してキャッシュユニット13内の判定回路
15へ送られる。この判定回路15ではメモリ読み出し
/アドレス線16で示されたメインメモリ12上のデー
タがキャッシュレジスタ14に格納されているか否かが
判定される。キャッシュレジスタ14内にデータが格納
されていなければ、判定回路15はメモリ読み出し/ア
ドレス線17を通してメインメモリ12ヘアクセスする
。これによりメインメモリ12内のデータがデータ線1
8を通してキャッシュレジスタ14へ送られる。また、
判定回路15は、メインメモリ12への指定アドレスを
保持し、書込み信号線19を通してキャッシュレジスタ
14ヘデータの書き込み指示を行うとともに、データ出
力制御信号線20を通してキャッシュレジスタ14へ制
御信号を送る。キャッシュレジスタ14はこの制御信号
を受けて、データ線21を通してデータ読み出しに対す
るデータをプロセッサ11へ出力する。
いては、プロセッサ11はまずメインメモリ12から最
初のデータの読み出しを行う。すなわち、プロセッサ1
1からの読み出し命令は、まずメモリ読み出し/アドレ
ス線16を通してキャッシュユニット13内の判定回路
15へ送られる。この判定回路15ではメモリ読み出し
/アドレス線16で示されたメインメモリ12上のデー
タがキャッシュレジスタ14に格納されているか否かが
判定される。キャッシュレジスタ14内にデータが格納
されていなければ、判定回路15はメモリ読み出し/ア
ドレス線17を通してメインメモリ12ヘアクセスする
。これによりメインメモリ12内のデータがデータ線1
8を通してキャッシュレジスタ14へ送られる。また、
判定回路15は、メインメモリ12への指定アドレスを
保持し、書込み信号線19を通してキャッシュレジスタ
14ヘデータの書き込み指示を行うとともに、データ出
力制御信号線20を通してキャッシュレジスタ14へ制
御信号を送る。キャッシュレジスタ14はこの制御信号
を受けて、データ線21を通してデータ読み出しに対す
るデータをプロセッサ11へ出力する。
プロセッサ11が次にメインメモリ12からデータの読
み出しを行うとき、判定回路15はこの命令を受けて、
メインメモリ12上のアドレスが先に保持したアドレス
であるか否かを判断する。判定回路15は読み出しアド
レスが、先に保持しているアドレスと一致している場合
には、キャッシュレジスタ14にデータが格納されてい
ると判定する。また、このとき判定回路15は直ちにレ
ディ信号線22を通してレディ信号をプロセッサ11に
出力するとともに、データ出力制御信号線20を通して
キャッシュレジスタ14に制御信号を送る。キャッシュ
レジスタ14はこの制御信号を受けて、プロセッサ11
に読み出しに対応するデータを出力する。
み出しを行うとき、判定回路15はこの命令を受けて、
メインメモリ12上のアドレスが先に保持したアドレス
であるか否かを判断する。判定回路15は読み出しアド
レスが、先に保持しているアドレスと一致している場合
には、キャッシュレジスタ14にデータが格納されてい
ると判定する。また、このとき判定回路15は直ちにレ
ディ信号線22を通してレディ信号をプロセッサ11に
出力するとともに、データ出力制御信号線20を通して
キャッシュレジスタ14に制御信号を送る。キャッシュ
レジスタ14はこの制御信号を受けて、プロセッサ11
に読み出しに対応するデータを出力する。
このように本実施例の情報処理装置においては、メイン
メモリ12の同一アドレス領域から連続的にデータの読
み出しを行う場合には、2回目以降はキャッシュレジス
タ14から直接読み出しを行うことができるので、高速
処理が可能となる。
メモリ12の同一アドレス領域から連続的にデータの読
み出しを行う場合には、2回目以降はキャッシュレジス
タ14から直接読み出しを行うことができるので、高速
処理が可能となる。
以上説明したように本発明に係わる情報処理装置によれ
ば、中央処理部とメインメモリとの間のキャッシュユニ
ットを、メインメモリからの読み出しデータを保持する
キャッシュレジスタと、このキャッシュレジスタからデ
ータを読み出せるか否かの判定を行う判定回路とで構成
するようにしたので、メインメモリの同一アドレス領域
から連続的にデータの読み出しを行う場合には、2回目
以降の読み出し速度が速くなる効果がある。
ば、中央処理部とメインメモリとの間のキャッシュユニ
ットを、メインメモリからの読み出しデータを保持する
キャッシュレジスタと、このキャッシュレジスタからデ
ータを読み出せるか否かの判定を行う判定回路とで構成
するようにしたので、メインメモリの同一アドレス領域
から連続的にデータの読み出しを行う場合には、2回目
以降の読み出し速度が速くなる効果がある。
第1図は本発明の一実施例に係わる情報処理装置の構成
を表わすブロック図、第2図は従来の情報処理装置の構
成を表わすブロック図である。 11・・・・・・プロセッサ、 12・・・・・・メインメモリ、 13・・・・・・キャッシュユニット、14・・・・・
・キャッシュレジスタ、15・・・・・・判定回路。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内 梅雄 ’$1 第2図
を表わすブロック図、第2図は従来の情報処理装置の構
成を表わすブロック図である。 11・・・・・・プロセッサ、 12・・・・・・メインメモリ、 13・・・・・・キャッシュユニット、14・・・・・
・キャッシュレジスタ、15・・・・・・判定回路。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内 梅雄 ’$1 第2図
Claims (1)
- 【特許請求の範囲】 主記憶部とこの主記憶部からデータを読み出す中央処理
部との間にキャッシュユニットを有する情報処理装置に
おいて、 前記キャッシュユニットを、前記中央処理部の主記憶部
からのデータ読み出し時に読み出したデータを格納する
キャッシュレジスタと、前記中央処理部がデータを読み
出すときに指定したアドレスを保持し、次に中央処理部
が主記憶部からデータの読み出しを行うときに、そのア
ドレスが前記保持されたアドレスと一致するか否かの判
定をし、一致していれば前記キャッシュレジスタからデ
ータを出力し、一致していなければ主記憶部からデータ
を読み出すように制御を行う判定回路とにより構成した
ことを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2170243A JPH0460729A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2170243A JPH0460729A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0460729A true JPH0460729A (ja) | 1992-02-26 |
Family
ID=15901329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2170243A Pending JPH0460729A (ja) | 1990-06-29 | 1990-06-29 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0460729A (ja) |
-
1990
- 1990-06-29 JP JP2170243A patent/JPH0460729A/ja active Pending
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