JPH0460260B2 - - Google Patents
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- JPH0460260B2 JPH0460260B2 JP61071163A JP7116386A JPH0460260B2 JP H0460260 B2 JPH0460260 B2 JP H0460260B2 JP 61071163 A JP61071163 A JP 61071163A JP 7116386 A JP7116386 A JP 7116386A JP H0460260 B2 JPH0460260 B2 JP H0460260B2
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- peripheral module
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- 230000002093 peripheral effect Effects 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピユータを応用した計
算機システム等に使用して好適な周辺モジユール
アクセス方式に係わり、特に中央演算処理ユニツ
ト(以下、CPUと指称する)モジユールが複数
の周辺モジユールをアクセスする場合の周辺モジ
ユールアクセス方式の改良に関する。
算機システム等に使用して好適な周辺モジユール
アクセス方式に係わり、特に中央演算処理ユニツ
ト(以下、CPUと指称する)モジユールが複数
の周辺モジユールをアクセスする場合の周辺モジ
ユールアクセス方式の改良に関する。
一般に、計算機システムは第3図に示すような
模式的な構成で表わすことができる。この計算機
システムは、マザーボード1に、CPUモジユー
ル2のほか、複数種類の周辺モジユール31,3
2,……が接続され、これらCPUモジユール2と
各周辺モジユール31,32,……とがマザーボー
ド1を介してデータの授受を行う構成となつてい
る。
模式的な構成で表わすことができる。この計算機
システムは、マザーボード1に、CPUモジユー
ル2のほか、複数種類の周辺モジユール31,3
2,……が接続され、これらCPUモジユール2と
各周辺モジユール31,32,……とがマザーボー
ド1を介してデータの授受を行う構成となつてい
る。
ところで、従来、CPUモジユール2が特定の
周辺モジユールをセレクトしてデータを書込んだ
り、データを読出したりする手段として、各周辺
モジユール31,32,……にそれぞれ第4図に示
すような周辺モジユールセレクト回路10を付加
し、モジユールのセレクト信号を作成している。
この周辺モジユールセレクト回路10は、自己の
周辺モジユール例えば35を特定するためのセレ
クト値“1”,“0”,“1”を予めセレクト設定部
11により設定するとともに、このセレクト値と
マザーボード1のアドレスライン121〜123の
アドレス値とを比較し、アドレス値がセレクト値
に一致したとき、自己の周辺モジユール35がア
クセスされた旨の信号13を出力するものであ
る。14はアクセス信号ライン、15はマザーボ
ード1と各周辺モジユール31,32……との接続
部分を示す。
周辺モジユールをセレクトしてデータを書込んだ
り、データを読出したりする手段として、各周辺
モジユール31,32,……にそれぞれ第4図に示
すような周辺モジユールセレクト回路10を付加
し、モジユールのセレクト信号を作成している。
この周辺モジユールセレクト回路10は、自己の
周辺モジユール例えば35を特定するためのセレ
クト値“1”,“0”,“1”を予めセレクト設定部
11により設定するとともに、このセレクト値と
マザーボード1のアドレスライン121〜123の
アドレス値とを比較し、アドレス値がセレクト値
に一致したとき、自己の周辺モジユール35がア
クセスされた旨の信号13を出力するものであ
る。14はアクセス信号ライン、15はマザーボ
ード1と各周辺モジユール31,32……との接続
部分を示す。
第5図はCPUモジユール2から各周辺モジユ
ール31,32……を見たときのアクセスエリアを
模式的に集合させたアドレスマツプである。第4
図に示す周辺モジユールセレクト回路10は、3
個のセレクト設定部11から成るために8通りの
セレクト値が各々100Hごとにアドレスマツピン
グされている。従つて、第4図の例ではアクセス
設定部11が左側からオフ、オン、オフに設定さ
れているために、アドレスライン121、122、
123が“1”、“0”、“1”となつたときにアド
レスとしての機能を持つセレクト信号13が発生
され、第5図の#5 8500Hから85FFHのエリ
アのデータを読出し、あるいは書込むものであ
る。
ール31,32……を見たときのアクセスエリアを
模式的に集合させたアドレスマツプである。第4
図に示す周辺モジユールセレクト回路10は、3
個のセレクト設定部11から成るために8通りの
セレクト値が各々100Hごとにアドレスマツピン
グされている。従つて、第4図の例ではアクセス
設定部11が左側からオフ、オン、オフに設定さ
れているために、アドレスライン121、122、
123が“1”、“0”、“1”となつたときにアド
レスとしての機能を持つセレクト信号13が発生
され、第5図の#5 8500Hから85FFHのエリ
アのデータを読出し、あるいは書込むものであ
る。
しかし、第3図および第4図に示す従来の計算
機システムでは、CPUモジユール2が各周辺モ
ジユール31,32……の動作状態をチエツクする
場合、各周辺モジユール31,32……ごとにアド
レス信号を与えてセレクト値と比較させ、その比
較結果の一致によつて生じるセレクト信号13を
受けたことを条件として各周辺モジユール31,
32……から動作状態信号(図示せず)を出力さ
せ、それをマザーボード1を介して受取るといつ
た構成であるので、各周辺モジユール31,32,
……をチエツクするのに時間がかかり、周辺モジ
ユールの数が多くなるとCPUモジユールが本来
の処理を行うときに制約を受け、データの高速処
理に不向きなものとなつていた。
機システムでは、CPUモジユール2が各周辺モ
ジユール31,32……の動作状態をチエツクする
場合、各周辺モジユール31,32……ごとにアド
レス信号を与えてセレクト値と比較させ、その比
較結果の一致によつて生じるセレクト信号13を
受けたことを条件として各周辺モジユール31,
32……から動作状態信号(図示せず)を出力さ
せ、それをマザーボード1を介して受取るといつ
た構成であるので、各周辺モジユール31,32,
……をチエツクするのに時間がかかり、周辺モジ
ユールの数が多くなるとCPUモジユールが本来
の処理を行うときに制約を受け、データの高速処
理に不向きなものとなつていた。
本発明は以上のような点に着目してなされたも
ので、CPUモジユールが1回アクセスするだけ
で複数の周辺モジユールの動作状態を同時に知り
得るようにする周辺モジユールアクセス方式を提
供することを目的とする。
ので、CPUモジユールが1回アクセスするだけ
で複数の周辺モジユールの動作状態を同時に知り
得るようにする周辺モジユールアクセス方式を提
供することを目的とする。
そこで、本発明は上記目的を達成するために、
CPUと複数の周辺モジユールがマザーボードを
通してデータの授受を行う計算機システムにおい
て、前記各周辺モジユールは、予め設定されたセ
レクト設定部のセレクト値と前記CPUから出力
された周辺モジユール選択用アドレス信号とを比
較し、この周辺モジユール選択用アドレス信号が
前記セレクト値と一致したとき自己の周辺モジユ
ールがアクセスされたと判断し、また前記CPU
から出力される個別・共通判断用アドレスライン
の共通判断用アドレス信号を受けて前記セレクト
設定部のセレクト値に対応する出力ゲートを開け
て自己周辺モジユールの動作状態信号を前記マザ
ーボードに送出し、前記CPUによる共通アクセ
スにより前記複数の周辺モジユールから同時に動
作状態信号を読取るようにしたものである。
CPUと複数の周辺モジユールがマザーボードを
通してデータの授受を行う計算機システムにおい
て、前記各周辺モジユールは、予め設定されたセ
レクト設定部のセレクト値と前記CPUから出力
された周辺モジユール選択用アドレス信号とを比
較し、この周辺モジユール選択用アドレス信号が
前記セレクト値と一致したとき自己の周辺モジユ
ールがアクセスされたと判断し、また前記CPU
から出力される個別・共通判断用アドレスライン
の共通判断用アドレス信号を受けて前記セレクト
設定部のセレクト値に対応する出力ゲートを開け
て自己周辺モジユールの動作状態信号を前記マザ
ーボードに送出し、前記CPUによる共通アクセ
スにより前記複数の周辺モジユールから同時に動
作状態信号を読取るようにしたものである。
従つて、以上のような手段とすることにより、
CPUから共通アクセス信号が入力されると、各
周辺モジユールは周辺モジユールごとに異なるセ
レクト設定部の出力に基づいて複数のデータライ
ンに設けられる出力ゲートを選択的に開けて動作
状態信号を出力するので、CPUが1回のアクセ
スにより複数の周辺モジユールから同時に動作状
態信号を取得することができるものである。
CPUから共通アクセス信号が入力されると、各
周辺モジユールは周辺モジユールごとに異なるセ
レクト設定部の出力に基づいて複数のデータライ
ンに設けられる出力ゲートを選択的に開けて動作
状態信号を出力するので、CPUが1回のアクセ
スにより複数の周辺モジユールから同時に動作状
態信号を取得することができるものである。
以下、本発明の一実施例について説明する。な
お、計算機システムとしては例えば第3図のよう
な構成のものあるいは従来の一般的な構成のもの
を使用する。従つて、ここでは計算機システムの
構成についてその説明を省略し、専ら本発明方式
を適用した第1図に示す周辺モジユールセレクト
回路について説明する。第1図において接続部1
1を境にして図示左側がマザーボード1側に設け
られたラインを示し、図示右側が各周辺モジユー
ル31,32,……にそれぞれ設けられた周辺モジ
ユールセレクト回路を示す。
お、計算機システムとしては例えば第3図のよう
な構成のものあるいは従来の一般的な構成のもの
を使用する。従つて、ここでは計算機システムの
構成についてその説明を省略し、専ら本発明方式
を適用した第1図に示す周辺モジユールセレクト
回路について説明する。第1図において接続部1
1を境にして図示左側がマザーボード1側に設け
られたラインを示し、図示右側が各周辺モジユー
ル31,32,……にそれぞれ設けられた周辺モジ
ユールセレクト回路を示す。
前記マザーボード1側のラインとしては、周辺
モジユール選択用アドレスライン211〜213,
アクセス信号ライン22,個別アクセスエリア
8000〜8800の時に“0”、共通アクセスエリア
8800〜9000の時に“1”が設定される個別・共通
判断用アドレスライン23、リード信号ライン2
4および周辺モジユールから動作状態信号(ステ
ータス信号)を出力するデータ出力ライン250
〜257が設けられている。
モジユール選択用アドレスライン211〜213,
アクセス信号ライン22,個別アクセスエリア
8000〜8800の時に“0”、共通アクセスエリア
8800〜9000の時に“1”が設定される個別・共通
判断用アドレスライン23、リード信号ライン2
4および周辺モジユールから動作状態信号(ステ
ータス信号)を出力するデータ出力ライン250
〜257が設けられている。
一方、周辺モジユールセレクト回路は、各周辺
モジユール31,32,……ごとに異なるセレクト
値を設定するセレクト設定部31、このセレクト
設定部31の出力と各ライン211〜213,2
2,23からの信号を比較して自己の周辺モジユ
ールがアクセスされているか否かを判断する自己
モジユールアクセス判断手段32,個別アクセス
か共通アクセスかを判断する個別・共通判断回路
33、共通アクセスである旨の信号を受けてゲー
トオンしてセレクト設定部31の出力を読取つて
出力するデコーダ等の動作制御部34およびこの
動作制御部34の出力ラインに対応してトライス
テートバツフアゲート(出力ゲート)が設けら
れ、前記セレクト設定部31の出力に基づいて特
定の出力ゲートが開いて自己の周辺モジユールの
動作状態信号を出力するデータ出力部35等から
構成されている。
モジユール31,32,……ごとに異なるセレクト
値を設定するセレクト設定部31、このセレクト
設定部31の出力と各ライン211〜213,2
2,23からの信号を比較して自己の周辺モジユ
ールがアクセスされているか否かを判断する自己
モジユールアクセス判断手段32,個別アクセス
か共通アクセスかを判断する個別・共通判断回路
33、共通アクセスである旨の信号を受けてゲー
トオンしてセレクト設定部31の出力を読取つて
出力するデコーダ等の動作制御部34およびこの
動作制御部34の出力ラインに対応してトライス
テートバツフアゲート(出力ゲート)が設けら
れ、前記セレクト設定部31の出力に基づいて特
定の出力ゲートが開いて自己の周辺モジユールの
動作状態信号を出力するデータ出力部35等から
構成されている。
次に、以上のように構成された計算機システム
の動作を説明する。
の動作を説明する。
先ず、個別に各周辺モジユール31,32,……
をアクセスしてデータのリードおよびライトを行
う場合には、CPUモジユール2側からマザーボ
ード1のアドレスライン211〜213へ周辺モジ
ユール選択用アドレス信号、アクセス信号ライン
22にアクセス信号、個別・共通判断用ライン2
3には個別アクセスのために例えばローレベル
“0”の個別判断用信号がそれぞれ送出される。
このとき、周辺モジユールセレクト回路は、セレ
クト設定部31の出力とアドレスライン211〜
213のアドレス信号とをラインごとにインヒビ
ツト回路で比較し、一致したときローレベル信号
を出力する。また、各ライン22,23がローレ
ベル信号となつており、このため論理回路321
から同様にローレベル信号が出力され、論理回路
322からは自己の周辺モジユールがアクセスさ
れた旨のセレクト信号が出力される。従つて、各
周辺モジユールはこのセレクト信号を受けて各周
辺モジユールのセレクト設定部31で設定された
第2図に示す8000Hから87FFHの中の自己周辺
モジユールに相当するエリアを選択してエリア内
のデータを読出し、あるいは該エリアにデータを
書込み、または図示されていないが動作状態信号
等をマザーボード1に送出するものである。この
個別アクセスの時、個別・共通判断回路33は個
別アクセスと判断し、動作制御部34のゲートを
オフ状態に設定する。
をアクセスしてデータのリードおよびライトを行
う場合には、CPUモジユール2側からマザーボ
ード1のアドレスライン211〜213へ周辺モジ
ユール選択用アドレス信号、アクセス信号ライン
22にアクセス信号、個別・共通判断用ライン2
3には個別アクセスのために例えばローレベル
“0”の個別判断用信号がそれぞれ送出される。
このとき、周辺モジユールセレクト回路は、セレ
クト設定部31の出力とアドレスライン211〜
213のアドレス信号とをラインごとにインヒビ
ツト回路で比較し、一致したときローレベル信号
を出力する。また、各ライン22,23がローレ
ベル信号となつており、このため論理回路321
から同様にローレベル信号が出力され、論理回路
322からは自己の周辺モジユールがアクセスさ
れた旨のセレクト信号が出力される。従つて、各
周辺モジユールはこのセレクト信号を受けて各周
辺モジユールのセレクト設定部31で設定された
第2図に示す8000Hから87FFHの中の自己周辺
モジユールに相当するエリアを選択してエリア内
のデータを読出し、あるいは該エリアにデータを
書込み、または図示されていないが動作状態信号
等をマザーボード1に送出するものである。この
個別アクセスの時、個別・共通判断回路33は個
別アクセスと判断し、動作制御部34のゲートを
オフ状態に設定する。
次に、CPUモジユール2が複数の周辺モジユ
ール31,32,……を同時にアクセスして動作状
態信号を取得する場合、個別・共通判断用アドレ
スライン23に“1”を設定すると、個別・共通
判断回路33がそのアドレスライン23のレベル
から共通アクセスと判断し、動作制御部34のゲ
ートをオン制御する。これによつて動作制御部3
4はセレクト設定部31で設定されたセレクト値
を取込んでデコーデイングし、前記セレクト値に
対応する1つの出力ゲートを開き、動作状態信号
が該当する出力ゲートを通つてデータ出力ライン
へ送出される。各周辺モジユールについてはそれ
ぞれ異なるセレクト値を設定しているので、その
セレクト値に対応した出力ゲートが開いてそれぞ
れ異なるデータ出力ライン250、……を通つて
動作状態信号がマザーボード1側へ送られる。但
し、この計算機システムは8個の周辺モジユール
を設けた例について示している。
ール31,32,……を同時にアクセスして動作状
態信号を取得する場合、個別・共通判断用アドレ
スライン23に“1”を設定すると、個別・共通
判断回路33がそのアドレスライン23のレベル
から共通アクセスと判断し、動作制御部34のゲ
ートをオン制御する。これによつて動作制御部3
4はセレクト設定部31で設定されたセレクト値
を取込んでデコーデイングし、前記セレクト値に
対応する1つの出力ゲートを開き、動作状態信号
が該当する出力ゲートを通つてデータ出力ライン
へ送出される。各周辺モジユールについてはそれ
ぞれ異なるセレクト値を設定しているので、その
セレクト値に対応した出力ゲートが開いてそれぞ
れ異なるデータ出力ライン250、……を通つて
動作状態信号がマザーボード1側へ送られる。但
し、この計算機システムは8個の周辺モジユール
を設けた例について示している。
従つて、以上のような実施例の構成によれば、
各周辺モジユールを個別にアクセスして所定のデ
ータを読出しあるいは書込むことができ、また個
別・共通判断用アドレスライン23に共通アクセ
スエリアのアドレスに対応する所定のレベルを設
定すれば、そのレベルから個別・共通判断回路3
3が共通アクセスと判断して動作制御部34のゲ
ートをオンし、セレクト設定部31のセレクト値
に対応する出力ゲートを開いて動作状態信号を出
力するので、CPUモジユール2は1回のアクセ
スにより複数の周辺モジユール31,32,…の動
作状態信号を同時に読出すことができる。従つ
て、周辺モジユールの数が多くてもCPUモジユ
ールが本来の処理に影響を与えることなく各周辺
モジユールの動作状態をチエツクすることができ
る。
各周辺モジユールを個別にアクセスして所定のデ
ータを読出しあるいは書込むことができ、また個
別・共通判断用アドレスライン23に共通アクセ
スエリアのアドレスに対応する所定のレベルを設
定すれば、そのレベルから個別・共通判断回路3
3が共通アクセスと判断して動作制御部34のゲ
ートをオンし、セレクト設定部31のセレクト値
に対応する出力ゲートを開いて動作状態信号を出
力するので、CPUモジユール2は1回のアクセ
スにより複数の周辺モジユール31,32,…の動
作状態信号を同時に読出すことができる。従つ
て、周辺モジユールの数が多くてもCPUモジユ
ールが本来の処理に影響を与えることなく各周辺
モジユールの動作状態をチエツクすることができ
る。
なお、上記実施例は8ビツト系のCPUについ
て述べたが、16ビツト,32ビツト系のCPUにつ
いても同様に適用できるものである。また、各周
辺モジユールの動作状態信号を1ビツトにて伝送
するようにしたが、2ビツト,3ビツト…などデ
ータバス長の1/2以下のビツト数であれば、CPU
モジユールの2のアクセス回数を少なくとも1回
以上節約できるものである。また、1回で共通ア
クセスできるエリアを個別アクセスエリアに隣接
したエリアに設定したが、どのエリアに設定して
もよいものである。その他、本発明はその要旨を
逸脱しない範囲で種々変形して実施できる。
て述べたが、16ビツト,32ビツト系のCPUにつ
いても同様に適用できるものである。また、各周
辺モジユールの動作状態信号を1ビツトにて伝送
するようにしたが、2ビツト,3ビツト…などデ
ータバス長の1/2以下のビツト数であれば、CPU
モジユールの2のアクセス回数を少なくとも1回
以上節約できるものである。また、1回で共通ア
クセスできるエリアを個別アクセスエリアに隣接
したエリアに設定したが、どのエリアに設定して
もよいものである。その他、本発明はその要旨を
逸脱しない範囲で種々変形して実施できる。
以上詳記したように本発明によれば、CPUモ
ジユールが1回アクセスするだけで複数の周辺モ
ジユールの動作状態を同時に把握できる周辺モジ
ユールアクセス方式を提供できる。
ジユールが1回アクセスするだけで複数の周辺モ
ジユールの動作状態を同時に把握できる周辺モジ
ユールアクセス方式を提供できる。
第1図ないし第2図は本発明方式の一実施例を
説明するために示したもので、第1図は本発明方
式の要旨に係わる周辺モジユールセレクト回路の
構成図、第2図はアドレスマツプ図、第3図ない
し第5図は従来例を説明するために示したもの
で、第3図は計算機システムの概略構成図、第4
図は従来方式を適用した周辺モジユールセレクト
回路の構成図、第5図はアドレスマツプ図であ
る。 1……マザーボード、2……CPUモジユール、
31,32……周辺モジユール、31……セレクト
設定部、32……自己モジユールアクセス判断手
段、33……個別・共通判断回路、34……動作
制御部、35……データ出力部。
説明するために示したもので、第1図は本発明方
式の要旨に係わる周辺モジユールセレクト回路の
構成図、第2図はアドレスマツプ図、第3図ない
し第5図は従来例を説明するために示したもの
で、第3図は計算機システムの概略構成図、第4
図は従来方式を適用した周辺モジユールセレクト
回路の構成図、第5図はアドレスマツプ図であ
る。 1……マザーボード、2……CPUモジユール、
31,32……周辺モジユール、31……セレクト
設定部、32……自己モジユールアクセス判断手
段、33……個別・共通判断回路、34……動作
制御部、35……データ出力部。
Claims (1)
- 【特許請求の範囲】 1 CPUと複数の周辺モジユールがマザーボー
ドを通してデータの授受を行う計算機システムに
おいて、 前記各周辺モジユールは、予め設定されたセレ
クト設定部のセレクト値と前記CPUから出力さ
れた周辺モジユール選択用アドレス信号とを比較
し、この周辺モジユール選択用アドレス信号が前
記セレクト値と一致したとき自己の周辺モジユー
ルがアクセスされたと判断する自己モジユールア
クセス判断手段と、前記CPUから出力される個
別・共通判断用アドレスラインの共通判断用アド
レス信号を受けて前記セレクト設定部のセレクト
値に対応する出力ゲートを開けて自己周辺モジユ
ールの動作状態信号を前記マザーボードに送出す
る共通アクセス手段とを有し、前記CPUによる
共通アクセスにより前記複数の周辺モジユールか
ら同時に動作状態信号を読取るようにしたことを
特徴とする周辺モジユールアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61071163A JPS62229452A (ja) | 1986-03-31 | 1986-03-31 | 周辺モジユ−ルアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61071163A JPS62229452A (ja) | 1986-03-31 | 1986-03-31 | 周辺モジユ−ルアクセス方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62229452A JPS62229452A (ja) | 1987-10-08 |
JPH0460260B2 true JPH0460260B2 (ja) | 1992-09-25 |
Family
ID=13452694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61071163A Granted JPS62229452A (ja) | 1986-03-31 | 1986-03-31 | 周辺モジユ−ルアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62229452A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6516489B2 (ja) * | 2015-01-29 | 2019-05-22 | キヤノン株式会社 | 情報処理装置 |
-
1986
- 1986-03-31 JP JP61071163A patent/JPS62229452A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS62229452A (ja) | 1987-10-08 |
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