JPH04248190A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサによ
って制御するデータ処理装置に使用するメモリ制御回路
に関する。

【０００２】

【従来の技術】図５は従来のメモリ制御回路の一例を示
すブロック図、図６は図５の例のメモリ制御部の詳細を
示すブロック図である。また、図３は図１の実施例およ
び図５の例のメモリ部の詳細を示すブロック図、図７は
図３のメモリ部におけるアドレス信号とそれにに対して
出力するチップセレクト（Ｃｈｉｐ　Ｓｅｌｅｃｔ）　
信号との対応を示す対応図である。

【０００３】マイクロプロセッサによって制御するデー
タ処理装置に使用する従来のメモリ制御回路は、図５に
示すように、マイクロプロセッサ９１との間でデータの
読書きが可能な複数個のメモリを有するメモリ部３と、
メモリ部３の読書き動作の制御を行うメモリ制御部９２
とで構成されている。

【０００４】メモリ部３は、図３に示すように、入力す
るアドレス信号が１５ビット（Ｓ０〜Ｓ１４）、出力す
るデータ信号が８ビット（Ｔ０〜Ｔ７）、制御信号が３
本（ＣＥ・ＯＥ・ＷＥ）であり、容量が２６２１４４ビ
ットの８個のスタティックＣＭＯＳＲＡＭで構成されて
いるとき、１個のメモリ（ＭＥＭ）の容量が２６２１４
４ビットで出力データ信号が８ビットであるので、１個
のメモリ（ＭＥＭ）は、３２７６８ワードすなわち６５
５３６バイトのメモリとなる。メモリ部３に対してデー
タの読書きを行うマイクロプロセッサ９１が１６ビット
のマイクロプロセッサであるとすると、そのデータ信号
は、図３に示すように、ＤＡ０〜１５となって容量が６
５５３６バイトで出力データ信号が８ビットのメモリ（
ＭＥＭ）を使用すると、出力データ信号が１６ビット必
要であるため、２個のメモリ（ＭＥＭ）を使用すること
によって６５５３６バイトまでデータの読書きを行うこ
とができる。従って図３に示すように８個のメモリ（Ｍ
ＥＭ）を使用した場合は、その容量は６５５３６×４＝
２６２１４４バイトとなる。　　マイクロプロセッサ９
１は、４ビットのアドレス信号で１６バイトのデータ信
号の読書きを行うことができるので、６５５３６バイト
のメモリ（ＭＥＭ）に対して読書きを行う場合、必要な
アドレス信号は、１６進法で表現して（０００００）か
ら（０ＦＦＦＦ）までである。図３においてメモリ（Ｍ
ＥＭ）３２および３６を制御する場合、ＣＳＵ０（Ｃｈ
ｉｐ　Ｓｅｌｅｃｔ　Ｕｐｐｅｒ　０　Ｂａｎｋ）信号
およびＣＳＬ０（Ｃｈｉｐ　Ｓｅｌｅｃｔ　Ｌｏｗｅｒ
　０Ｂａｎｋ）信号は、アドレス（０００００）からア
ドレス（０ＦＦＦＦ）までの間、図６に示すデコーダ（
ＤＥＣ）１４によってＯＲゲート１９および２３が選択
されてＣＳＵ０信号およびＣＳＬ０信号が出力される（
図７参照）。またデータ信号のローワバイトＤＡ０〜７
側のメモリ３６とアッパバイトＤＡ８〜１５側のメモリ
３２との切替えは、マイクロプロセッサ９１から出力さ
れるアドレス０（ＡＤ０）信号とＵＢＥ（Ｕｐｐｅｒ　
Ｂｙｔｅ　Ｅｎａｂｌｅ）　信号がＯＲゲート１９およ
び２３の入力信号となることによって行われる。

【０００５】メモリ（ＭＥＭ）３３および３７に対して
も同様に６５５３６バイトの制御を行うことができるの
で、アドレス（１００００）からアドレス（１ＦＦＦＦ
）までの間、デコーダ（ＤＥＣ）１４の入力アドレスが
ＡＤ１６となり、ＯＲゲート２０および２４が選択され
てＣＳＵ１信号およびＣＳＬ１信号が出力され（図７参
照）、メモリ（ＭＥＭ）３３および３７が選択される。

【０００６】同様に、６５５３６バイト毎にデコーダ（
ＤＥＣ）１４の出力信号が変化し、メモリ部３の対応す
るメモリ（ＭＥＭ）が選択される。図３のメモリ部３は
、容量が２６２１４４バイトであるから、すべてのメモ
リ（ＭＥＭ）を制御するためには、アドレス（００００
０）からアドレス（３ＦＦＦＦ）までが必要である（図
７参照）。メモリ部３に対する他の制御信号のメモリリ
ード信号ＭＲＤおよびメモリライト信号ＭＷＲは、すべ
てのメモリ（ＭＥＭ）に対して共通である。

【０００７】

【発明が解決しようとする課題】上述したような従来の
メモリ制御回路は、メモリ部を構成するすべてのメモリ
に対して同じデータを書込むときでも、それぞれのメモ
リに対してチップセレクト（Ｃｈｉｐ　Ｓｅｌｅｃｔ）
　信号（ＣＳＵ０〜３信号およびＣＳＬ０〜３信号）を
切替えて書込みを行わなければならないという欠点があ
る。

【０００８】

【課題を解決するための手段】本発明のメモリ制御回路
は、マイクロプロセッサによって制御するデータ処理装
置に使用するメモリ制御回路であって、複数個のメモリ
を有し前記マイクロプロセッサとの間でデータの読書き
が可能なメモリ部と、前記メモリ部に対するデータの読
書き動作の制御を行うメモリ制御部と、前記マイクロプ
ロセッサによって制御されてレジスタ制御部に対する制
御信号を出力する入出力アドレス制御部と、前記入出力
アドレス制御部からの制御信号によって前記メモリ制御
部に対して前記メモリ部に対するデータの書き込み方式
を指定する前記レジスタ制御部とを備えている。

【０００９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１０】図１は本発明の一実施例を示すブロック図
、図２は図１の実施例のメモリ制御部の詳細を示すブロ
ック図、図３は図１の実施例および図５の例のメモリの
詳細を示すブロック図、図４は図１の実施例の入出力ア
ドレス制御部およびレジスタ制御部の詳細を示すブロッ
ク図である。

【００１１】図１において、マイクロプロセッサ１は、
メモリ制御部２に対して制御信号６としてアドレス０〜
１７信号およびＵＢＥ（Ｕｐｐｅｒ　ＢｙｔｅＥｎａｂ
ｌｅ）　信号およびリード信号ＲＤおよびライト信号Ｗ
Ｒを出力し、メモリ部３に対する制御信号８として、デ
ータを書込むときはライト信号ＷＲと共にデータ信号Ｄ
Ａ０〜１５を出力し、データを読出すときはリード信号
ＲＤと共にデータ信号ＤＡ０〜１５を入力する。

【００１２】マイクロプロセッサ１はまた、入出力アド
レス制御部４に対しては、制御信号９として、入出力ア
ドレス信号ＡＤ１〜２と、入出力アドレスライト信号Ｉ
ＯＷＲとを出力する。レジスタ制御部５に対しては、制
御信号１１として、レジスタ設定データ信号ＤＡ１５と
、リセット信号ＲＳＴとを出力する。

【００１３】入出力アドレス制御部４は、図４に示すよ
うに、入力が２ビットで出力が４ビットのデコーダ（Ｄ
ＥＣ）４０で構成されており、レジスタ制御部５に対し
て、制御信号１０としてレジスタラッチ信号を出力する
。

【００１４】レジスタ制御部５は、図４に示すように、
Ｄタイプのフリップフロップ（ＤＦ）４１で構成されて
おり、メモリ部３を構成するすべてのメモリに対して同
じデータを書込むとき、メモリ制御部２に対する制御信
号１２としてオールメモリアクセス信号（ＡＭＡ）を出
力する。

【００１５】メモリ制御部２は、図２に示すように、メ
モリ部３に対して出力するアドレス信号ＭＤ０〜１４は
、マイクロプロセッサ１が出力するアドレス信号ＡＤ１
〜１５をドライババッファ（ＤＢ）１３に入力し、出力
信号ＭＡ０〜ＭＡ１４を出力している。ドライババッフ
ァ（ＤＢ）１３のイネーブル端子Ｅ０は接地されている
ため、常にイネーブル状態となっている。抵抗２９は、
メモリ部３からの反射を防ぐためのものであり、メモリ
部３に対して出力するアドレス信号ＭＤ０〜１４のすべ
てに対して接続されており、その抵抗値は３０〜５０オ
ームである。マイクロプロセッサ１がデータを読出すと
きに出力するリード信号ＲＤはオアゲート２７に入力す
る。オアゲート２７の他の入力端子は接地されているた
め、メモリ部３に対して出力されるその出力信号ＭＲＤ
は、リード信号ＲＤと同一の信号となる。出力信号ＭＲ
Ｄは、メモリ部３のすべてのメモリに対して共通に接続
されるため、オアゲート２７は、各メモリをドライブす
るためのバッファの役目をする。また、出力信号ＭＡ０
〜ＭＡ１４と同様に、各メモリからの反射を防ぐために
抵抗３０が接続されている。マイクロプロセッサ１がデ
ータを書込むときに出力するライト信号ＷＲはオアゲー
ト２８に入力し、その出力信号ＭＷＲは、メモリ部３の
すべてのメモリに対して共通に接続される。オアゲート
２７の他の入力端子は接地されており、また出力信号Ｍ
ＷＲには、各メモリからの反射を防ぐために抵抗３１が
接続されている。

【００１６】メモリ部３の各メモリがスタティックＣＭ
ＯＳＲＡＭで構成されているため、その制御信号として
各メモリのチップセレクト端子ＣＥおよびライト端子Ｗ
Ｅおよびアウトプットイネーブル端子ＯＥに対する信号
が必要である。ライト端子ＷＥおよびアウトプットイネ
ーブル端子ＯＥに対する信号としては、上述の出力信号
ＭＲＤおよび出力信号ＭＷＲがすべてのメモリに対して
共通に出力される。チップセレクト端子ＣＥに対する信
号は、各メモリをアドレスによって選択しなければなら
ないため、メモリ制御部２は、ＣＳＵ０〜３およびＣＳ
Ｌ０〜３を出力する。１個のメモリの容量が６５５３６
バイトで出力データ信号が８ビットであるから、マイク
ロプロセッサ１は、図３のメモリ３２および３６を６５
５３６バイトで制御でき、このとき出力するアドレス信
号は（０００００）から（０ＦＦＦＦ）までである。

【００１７】マイクロプロセッサ１がアドレス信号（０
００００）から（０ＦＦＦＦ）でメモリ部３を制御して
いるとき、デコーダ（ＤＥＣ）１４の一方の入力端子（
Ｓ０〜Ｓ１）の入力信号ＡＤ１６〜１７はローレベル（
“０”）となって出力端子Ｆ０が選択され、アンドゲー
ト１５およびオアゲート１９および２３が選択される。 このためメモリ３２および３６に対するチップセレクト
信号であるＣＳＵ０信号とＣＳＬ０信号とが出力される
。またこのとき、メモリのアッパバイト側（ＤＡ１５〜
ＤＡ８）とローワバイト側（ＤＡ７〜ＤＡ０）との選択
を行うため、オアゲート１９〜２２の他方の入力端子に
は、マイクロプロセッサ１が出力するＵＢＥ信号が入力
され、オアゲート２３〜２６の他方の入力端子には、ア
ドレス信号の下位のビットＡＤ０が入力される（図７参
照）。

【００１８】アドレス信号の（１００００）から（１Ｆ
ＦＦＦ）までは、デコーダ（ＤＥＣ）１４に対する入力
信号ＡＤ１６がハイレベル（“１”）となって出力端子
Ｆ１が選択され、アンドゲート１６およびオアゲート２
０および２４が選択される。このためメモリ３３および
３７に対するチップセレクト信号であるＣＳＵ１信号と
ＣＳＬ１信号とが出力される（図７参照）。アドレス信
号の（２００００）から（２ＦＦＦＦ）までおよびアド
レス信号の（３００００）から（３ＦＦＦＦ）までにつ
いても同様である（図７参照）。

【００１９】デコーダ（ＤＥＣ）１４の出力端子に接続
されているアンドゲート１５〜１８には、レジスタ制御
部５から出力されるオールメモリアクセス信号（ＡＭＡ
）が入力されているため、この信号が出力されていると
きは、デコーダ（ＤＥＣ）１４の出力の出力状態に無関
係にすべてのオアゲート１９〜２２および２３〜２６が
選択される。

【００２０】メモリ部３は、図３に示すように、入力す
るアドレス信号が１５ビット（Ｓ０〜Ｓ１４）、出力す
るデータ信号が８ビット（Ｔ０〜Ｔ７）、また制御信号
は３本（ＣＳ・ＯＥ・ＷＥ）であり、容量が２６２１４
４ビットの８個のスタティックＣＭＯＳＲＡＭで構成さ
れている。マイクロプロセッサ１は、１６ビットのマイ
クロプロセッサであるから、メモリ部３の全容量は６５
５３６×４＝２６２１４４バイトとなり、これを制御す
るために必要なアドレス信号は、１６進法で表現して（
０００００）から（３ＦＦＦＦ）までである。

【００２１】入出力アドレス制御部４は、図４に示すよ
うに、２入力４出力のデコーダ（ＤＥＣ）４０によって
構成されており、入力端子Ｓ０およびＳ１には、それぞ
れマイクロプロセッサ１から出力されるアドレス信号Ａ
Ｄ２およびＡＤ１が入力する。またそのイネーブル端子
Ｅ０には、マイクロプロセッサ１が入出力アドレスを書
込むときに出力する入出力ライト信号ＩＯＷＲが入力さ
れる。一方、デコーダ４０の出力端子Ｆ１からの出力信
号は、レジスタ制御部５に対して出力される。出力端子
Ｆ１からの出力信号は、イネーブル端子Ｅ０に入出力ラ
イト信号ＩＯＷＲが入力され、入力端子Ｓ１の入力信号
がハイレベルのときイネーブルとなる。入力端子Ｓ１に
は、アドレス信号ＡＤ１が入力しているため、入出力ア
ドレスの（２０）を入出力ライト信号ＩＯＷＲとするこ
とによってデコーダ４０の出力端子Ｆ１からの出力信号
がイネーブルとなる。

【００２２】レジスタ制御部５は、図４に示すように、
Ｄタイプのフリップフロップ（ＤＦ）４１で構成されて
おり、そのデータ入力端子０Ａには、マイクロプロセッ
サ１から出力されるデータ信号ＤＡ１５が入力し、ラッ
チ端子ＣＰには、入出力アドレス制御部４のデコーダ４
０の出力端子Ｆ１からの出力信号が入力する。また、フ
リップフロップ（ＤＦ）４１のＭＳ端子は＋５ｖにプル
アップ（Ｘ１１１）され、ＭＲ端子にはマイクロプロセ
ッサ１のリセット信号ＲＳＴが入力する。このため、電
源投入時、フリップフロップ（ＤＦ）４１の出力端子Ｔ
０はローレベルに、また出力端子Ｆ０はハイレベルに初
期設定される。フリップフロップ（ＤＦ）４１は、入力
したデータ信号ＤＡ１５をデコーダ４０の出力信号によ
ってラッチされるため、フリップフロップ（ＤＦ）４１
の出力端子Ｆ０からのオールメモリアクセス信号ＡＭＡ
は、入出力アドレスの（２０）にデータ（８０００）を
書込むことによって出力する。オールメモリアクセス信
号（ＡＭＡ）が出力されると、メモリ制御部２のすべて
のアンドゲート１５〜１８が選択され、従ってすべての
オアゲート１９〜２２および２３〜２６が選択されるる
ため、入出力アドレスの（２０）にデータ（８０００）
を書込んだ後、容量が６５５３６バイトのメモリ３２お
よび３６にデータを書込むことによってすべてのメモリ
の２６２１４４バイトに対して同一のデータを書込むこ
とが可能となる。

【００２３】このようにして、従来のメモリ制御回路に
おいては、すべてのメモリに対して同一のデータを書込
むとき、アドレスの（０００００）から（３ＦＦＦＦ）
までデータを書込んでいたのに対して、本実施例では、
入出力アドレスの（２０）にデータ（８０００）を書込
んだ後、アドレスの（０００００）から（０ＦＦＦＦ）
までデータを書込むことによってすべてのメモリに対し
て同一のデータを書込むことができる。

【００２４】

【発明の効果】以上説明したように、本発明のメモリ制
御回路は、複数のメモリに同じデータを書込むとき、一
度入出力アドレスにデータを書込むことによってすべて
のメモリに対して同一のデータを書込むことができるよ
うになるため、各メモリに対してチップセレクト信号を
切替えて書込みを行う必要がなくなり、メモリの診断や
メモリの初期化等の性能の向上を図ることができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１の実施例のメモリ制御部の詳細を示すブロ
ック図である。

【図３】図１の実施例および図５の例のメモリの詳細を
示すブロック図である。

【図４】図１の実施例の入出力アドレス制御部およびレ
ジスタ制御部の詳細を示すブロック図である。

【図５】従来のメモリ制御回路の一例を示すブロック図
である。

【図６】図５の例のメモリ制御部の詳細を示すブロック
図である。

【図７】図３のメモリ部におけるアドレスとそれにに対
して出力するチップセレクト信号との対応を示す対応図
である。

【符号の説明】

１　　　　マイクロプロセッサ ２　　　　メモリ制御部 ３　　　　メモリ部 ４　　　　入出力アドレス制御部 ５　　　　レジスタ制御部 ６〜１１　　　　制御信号 １３　　　　ドライババッファ（ＤＢ）１４　　　　デ
コーダ（ＤＥＣ） １５〜１８　　　　アンドゲート １９〜２８　　　　オアゲート ３２〜３９　　　　メモリ（ＭＥＭ） ４０　　　　デコーダ（ＤＥＣ） ４１　　　　フリップフロップ（ＤＦ）９１　　　　マ
イクロプロセッサ ９２　　　　メモリ制御部 ９６〜９８　　　　制御信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マイクロプロセッサによって制御する
   データ処理装置に使用するメモリ制御回路であって、複
   数個のメモリを有し前記マイクロプロセッサとの間でデ
   ータの読書きが可能なメモリ部と、前記メモリ部に対す
   るデータの読書き動作の制御を行うメモリ制御部と、前
   記マイクロプロセッサによって制御されてレジスタ制御
   部に対する制御信号を出力する入出力アドレス制御部と
   、前記入出力アドレス制御部からの制御信号によって前
   記メモリ制御部に対して前記メモリ部に対するデータの
   書き込み方式を指定する前記レジスタ制御部とを備える
   ことを特徴とするメモリ制御回路。