JPH04590B2 - - Google Patents
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- JPH04590B2 JPH04590B2 JP59258520A JP25852084A JPH04590B2 JP H04590 B2 JPH04590 B2 JP H04590B2 JP 59258520 A JP59258520 A JP 59258520A JP 25852084 A JP25852084 A JP 25852084A JP H04590 B2 JPH04590 B2 JP H04590B2
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- polycrystalline silicon
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバイポーラ型半導体装置の製造方法に
関し、特に、セルフアライン方式により外部ベー
ス／エミツタ間の距離を縮小してベース抵抗を下
げ、高速動作を可能としたバイポーラ型半導体装
置を製造する方法の改良に係る。
関し、特に、セルフアライン方式により外部ベー
ス／エミツタ間の距離を縮小してベース抵抗を下
げ、高速動作を可能としたバイポーラ型半導体装
置を製造する方法の改良に係る。
バイポーラ型半導体装置の高速動作特性および
高周波特性を改善するために従来行なわれている
方法は、イオン注入法による浅い接合の形成、溝
切り構造等による基板／コレクタ間の寄生容量の
低減、自己整合法等の微細加工技術によるベー
ス／コレクタ間、ベース／エミツタ間の寄生容量
を低減することである。
高周波特性を改善するために従来行なわれている
方法は、イオン注入法による浅い接合の形成、溝
切り構造等による基板／コレクタ間の寄生容量の
低減、自己整合法等の微細加工技術によるベー
ス／コレクタ間、ベース／エミツタ間の寄生容量
を低減することである。
例えば、特公昭57−41826号公報には、多結晶
シリコン層からなるベース取出し電極を採用する
ことによりベース／コレクタ間の容量を低減する
技術が開示されている。
シリコン層からなるベース取出し電極を採用する
ことによりベース／コレクタ間の容量を低減する
技術が開示されている。
また、特開昭57−53979号公報には、多結晶シ
リコン層からなるベース取出し電極を拡散源とし
て外部ベース領域を形成した後、このベース取出
し電極側壁に形成したサブミクロン膜厚の酸化膜
を利用して活性ベース領域とエミツタ領域とを自
己整合で形成することにより、ベース抵抗を低減
する技術が開示されている。これと同様な技術
は、特公昭56−4457号公報、特開昭57−186360号
公報、特開昭57−186359号公報、特開昭57−
188872号公報にも開示されている。
リコン層からなるベース取出し電極を拡散源とし
て外部ベース領域を形成した後、このベース取出
し電極側壁に形成したサブミクロン膜厚の酸化膜
を利用して活性ベース領域とエミツタ領域とを自
己整合で形成することにより、ベース抵抗を低減
する技術が開示されている。これと同様な技術
は、特公昭56−4457号公報、特開昭57−186360号
公報、特開昭57−186359号公報、特開昭57−
188872号公報にも開示されている。
更に、特公昭55−26630号公報、特公昭55−
27469号公報、特公昭57−32511号公報には、多結
晶シリコン層からなるベース取出し電極の形成に
際し、酸化膜等の段差を利用した自己整合技術を
導入してベース／コレクタ間容量を低減する技術
が開示されている。
27469号公報、特公昭57−32511号公報には、多結
晶シリコン層からなるベース取出し電極の形成に
際し、酸化膜等の段差を利用した自己整合技術を
導入してベース／コレクタ間容量を低減する技術
が開示されている。
上記の公知技術の他、本発明の関連技術として
は出願人が特願昭59−160518号として先に出願し
たものが挙げられる。この先願発明は、多結晶シ
リコン膜および金属シリサイド膜の積層膜からな
るベース取出し電極を用いることによりベース抵
抗を更に低減し、高速動作および高周波特性を一
段と向上することを可能としたものである。
は出願人が特願昭59−160518号として先に出願し
たものが挙げられる。この先願発明は、多結晶シ
リコン膜および金属シリサイド膜の積層膜からな
るベース取出し電極を用いることによりベース抵
抗を更に低減し、高速動作および高周波特性を一
段と向上することを可能としたものである。
前掲の公知技術においても寄生容量の低減につ
いては略満足できる程度に達成されていると考え
られる。しかし、多結晶シリコンの層抵抗は単結
晶シリコンに同量の不純物を添加した場合に比較
して約３〜５倍の高い値になるため、多結晶シリ
コン層をベース取出し電極に用いた公知技術では
全体的なベース抵抗rbb′が高くならざるを得ず、
高速動作特性について満足できる結果が得られな
い。そこで、ベース取出し電極用の多結晶シリコ
ン層の膜厚を4000〜6000Åと厚くしてベース取出
し電極の抵抗を下げるようにしているが、それで
も50〜500Ω／□程度の値しか得られていない。
いては略満足できる程度に達成されていると考え
られる。しかし、多結晶シリコンの層抵抗は単結
晶シリコンに同量の不純物を添加した場合に比較
して約３〜５倍の高い値になるため、多結晶シリ
コン層をベース取出し電極に用いた公知技術では
全体的なベース抵抗rbb′が高くならざるを得ず、
高速動作特性について満足できる結果が得られな
い。そこで、ベース取出し電極用の多結晶シリコ
ン層の膜厚を4000〜6000Åと厚くしてベース取出
し電極の抵抗を下げるようにしているが、それで
も50〜500Ω／□程度の値しか得られていない。
また、前掲の公知技術は製造プロセス上の観点
から第１０図〜第１２図に示すような問題があつ
た。即ち、これらの公知技術においては、第１０
図に示すように選択的にフイールド酸化膜２２が
形成されているＮ型エピタキシヤルシリコン層２
１の上にベース取出し電極用の多結晶シリコン層
（ボロン添加）２３を堆積した後、イオンミリン
グ等の方法を用いて該多結晶シリコン層２３に活
性ベース領域形成用の拡散窓２４を開孔し、エピ
タキシヤル層２１表面を露出する工程が含まれて
いる。この場合、多結晶シリコン層２３およびエ
ピタキシヤルシリコン層２１が同一物質でエツチ
ングされる速度が略同じであることから、エツチ
ング終了の判定がめて困難である。そのため、多
結晶シリコン層２３の膜厚のバラツキを考慮して
オーバーエツチングすることが一般的に行なわれ
る結果、第１１図に示したように、エピタキシヤ
ル層２１の表面が多結晶シリコン層２３の膜厚
（4000〜6000Å）の20〜50％、即ち、0.1〜0.3μm
程度削られてしまう事態が発生することになる。
その結果、多結晶シリコン層２３を拡散源として
P+型の外部ベース領域２５を形成した後、開孔
部２４からボロンのイオン注入等によりＰ型活性
ベース領域２６を形成したときに、第１２図に示
したように両領域２５，２６が短絡せずに分離し
てしまい、正常なトランジスタ動作が得られなく
なるという問題を生じていた。なお、第１２図に
おいて、２７は層間絶縁膜としてCVD−SiO2膜、
２８はCVD−SiO2膜２７に開孔した拡散窓から
燐をドープして形成されたN+型エミツタ領域、
２９はエミツタ電極である。
から第１０図〜第１２図に示すような問題があつ
た。即ち、これらの公知技術においては、第１０
図に示すように選択的にフイールド酸化膜２２が
形成されているＮ型エピタキシヤルシリコン層２
１の上にベース取出し電極用の多結晶シリコン層
（ボロン添加）２３を堆積した後、イオンミリン
グ等の方法を用いて該多結晶シリコン層２３に活
性ベース領域形成用の拡散窓２４を開孔し、エピ
タキシヤル層２１表面を露出する工程が含まれて
いる。この場合、多結晶シリコン層２３およびエ
ピタキシヤルシリコン層２１が同一物質でエツチ
ングされる速度が略同じであることから、エツチ
ング終了の判定がめて困難である。そのため、多
結晶シリコン層２３の膜厚のバラツキを考慮して
オーバーエツチングすることが一般的に行なわれ
る結果、第１１図に示したように、エピタキシヤ
ル層２１の表面が多結晶シリコン層２３の膜厚
（4000〜6000Å）の20〜50％、即ち、0.1〜0.3μm
程度削られてしまう事態が発生することになる。
その結果、多結晶シリコン層２３を拡散源として
P+型の外部ベース領域２５を形成した後、開孔
部２４からボロンのイオン注入等によりＰ型活性
ベース領域２６を形成したときに、第１２図に示
したように両領域２５，２６が短絡せずに分離し
てしまい、正常なトランジスタ動作が得られなく
なるという問題を生じていた。なお、第１２図に
おいて、２７は層間絶縁膜としてCVD−SiO2膜、
２８はCVD−SiO2膜２７に開孔した拡散窓から
燐をドープして形成されたN+型エミツタ領域、
２９はエミツタ電極である。
なお、上記第１０図〜第１２図で説明した問題
を防止する方法として、例えば特公昭55−26630
号公報には、イオンミリングで前記開孔部２４を
形成する際に多結晶シリコン層２３を極く薄く残
し（例えば1000Å程度）、然る後にケミカルエツ
チングによりエピタキシヤル層表面を露出させ、
或いは多結晶シリコン層を熱酸化して除去する繰
り返すことによりエピタキシヤル層表面を露出さ
せる方法が記載されている。しかし、この方法で
は工程が複雑化せざるを得ず、またケミカルエツ
チングや熱酸化では等方的に多結晶シリコン層が
除去されるから開孔部２４の大きさにバラツキを
生じるという問題を有している。
を防止する方法として、例えば特公昭55−26630
号公報には、イオンミリングで前記開孔部２４を
形成する際に多結晶シリコン層２３を極く薄く残
し（例えば1000Å程度）、然る後にケミカルエツ
チングによりエピタキシヤル層表面を露出させ、
或いは多結晶シリコン層を熱酸化して除去する繰
り返すことによりエピタキシヤル層表面を露出さ
せる方法が記載されている。しかし、この方法で
は工程が複雑化せざるを得ず、またケミカルエツ
チングや熱酸化では等方的に多結晶シリコン層が
除去されるから開孔部２４の大きさにバラツキを
生じるという問題を有している。
他方、出願人の先願に係る特願昭59−160518号
の方法ではベース取出し電極を構成する多結晶シ
リコン層の上に金属シリサイド膜を積層したか
ら、高速動作特性のためベース抵抗rbb′を低減す
る課題は略達成することができた。しかし、この
場合にも開孔部２４の形成に際してエピタキシヤ
ル層表面を0.1〜0.2μmエツチングしてしまうこと
になり、第１０図〜第１２図で説明した問題につ
いては既述の公知例と同様の問題を有している。
の方法ではベース取出し電極を構成する多結晶シ
リコン層の上に金属シリサイド膜を積層したか
ら、高速動作特性のためベース抵抗rbb′を低減す
る課題は略達成することができた。しかし、この
場合にも開孔部２４の形成に際してエピタキシヤ
ル層表面を0.1〜0.2μmエツチングしてしまうこと
になり、第１０図〜第１２図で説明した問題につ
いては既述の公知例と同様の問題を有している。
本発明は上記事情に鑑みてなされたもので、全
体的なベース抵抗rbb′を低減して高速動作特性お
よび高周波特性に優れたバイポーラ型半導体装置
を製造することができ、且つ外部ベース領域と活
性ベース領域とが短絡しなくなる事態を回避でき
る安定した製造方法を提供しようとするものであ
る。
体的なベース抵抗rbb′を低減して高速動作特性お
よび高周波特性に優れたバイポーラ型半導体装置
を製造することができ、且つ外部ベース領域と活
性ベース領域とが短絡しなくなる事態を回避でき
る安定した製造方法を提供しようとするものであ
る。
本発明によるバイポーラ型半導体装置の製造方
法は、第一導電型半導体層の一部上に非単結晶シ
リコン膜および金属シリサイド膜の積層膜パター
ンを形成する工程と、この積層膜パターンに第二
導電型不純物をドープする工程と、前記積層膜パ
ターンの一部分において、金属シリサイドに対し
て選択性を有するエツチング法により前記金属シ
リサイド膜のみをエツチング除去し、当該部分に
おいて前記非単結晶シリコン膜を露出させる工程
と、この非単結晶シリコン膜の露出部分を酸化す
ることにより取出し電極を形成する工程と、熱処
理により前記取出し電極から前記第一導電型半導
体層内に前記不純物を拡散させて第二導電型高濃
度不純物領域を形成する工程と、前記非単結晶シ
リコン膜の酸化領域から前記第一導電型半導体層
に選択的に第二導電型不純物をドープすることに
より、前記第二導電型高濃度不純物領域に接した
第二導電型低濃度不純物領域を形成する工程と、
前記取出し電極を覆う絶縁膜を堆積した後、該絶
縁膜に対して異方性エツチングを施すことにより
前記取出し電極の側壁に絶縁膜を残存させる工程
と、前記第二導電型低濃度不純物領域内に第一導
電型高濃度不純物領域を形成する工程とを具備し
たことを特徴とするものである。
法は、第一導電型半導体層の一部上に非単結晶シ
リコン膜および金属シリサイド膜の積層膜パター
ンを形成する工程と、この積層膜パターンに第二
導電型不純物をドープする工程と、前記積層膜パ
ターンの一部分において、金属シリサイドに対し
て選択性を有するエツチング法により前記金属シ
リサイド膜のみをエツチング除去し、当該部分に
おいて前記非単結晶シリコン膜を露出させる工程
と、この非単結晶シリコン膜の露出部分を酸化す
ることにより取出し電極を形成する工程と、熱処
理により前記取出し電極から前記第一導電型半導
体層内に前記不純物を拡散させて第二導電型高濃
度不純物領域を形成する工程と、前記非単結晶シ
リコン膜の酸化領域から前記第一導電型半導体層
に選択的に第二導電型不純物をドープすることに
より、前記第二導電型高濃度不純物領域に接した
第二導電型低濃度不純物領域を形成する工程と、
前記取出し電極を覆う絶縁膜を堆積した後、該絶
縁膜に対して異方性エツチングを施すことにより
前記取出し電極の側壁に絶縁膜を残存させる工程
と、前記第二導電型低濃度不純物領域内に第一導
電型高濃度不純物領域を形成する工程とを具備し
たことを特徴とするものである。
上記本発明の方法は出願人による前述の先願発
明を改良したもので、先願発明による効果をその
まま具備している。即ち、非単結晶シリコン膜お
よび金属シリサイド膜の積層構造からなるベース
取出し電極としたことから、ベース抵抗rbb′を低
減して高速動作特性を改善できる。また、異方性
エツチングで取出し電極の側壁に形成したサブミ
クロン膜厚の絶縁膜を利用し、第二導電型高濃度
不純物領域（外部ベース領域）、第二導電型低濃
度不純物領域（活性ベース領域）および第一導電
型高濃度不純物領域（エミツタ領域）を自己整合
で形成できる。従つて、素子を微細化が可能とな
り、活性ベース領域の層抵抗を低減して高速動作
特性を更に向上できる。
明を改良したもので、先願発明による効果をその
まま具備している。即ち、非単結晶シリコン膜お
よび金属シリサイド膜の積層構造からなるベース
取出し電極としたことから、ベース抵抗rbb′を低
減して高速動作特性を改善できる。また、異方性
エツチングで取出し電極の側壁に形成したサブミ
クロン膜厚の絶縁膜を利用し、第二導電型高濃度
不純物領域（外部ベース領域）、第二導電型低濃
度不純物領域（活性ベース領域）および第一導電
型高濃度不純物領域（エミツタ領域）を自己整合
で形成できる。従つて、素子を微細化が可能とな
り、活性ベース領域の層抵抗を低減して高速動作
特性を更に向上できる。
上記の効果に加え、本発明では前記積層膜パタ
ーンから取出し電極を形成する際のエツチングに
おいて、前記金属シリサイド膜のみを除去して前
記非単結晶シリコン層は残存させ、事後この残存
非単結晶シリコン層部分を酸化することとして
る。従つて、先行開示技術のように半導体層（エ
ピタキシヤル層）の表面までオーバーエツチング
する事態を回避でき、外部ベース領域と活性ベー
ス領域とが短絡しなくなるといつた問題の発生の
防止することができる。
ーンから取出し電極を形成する際のエツチングに
おいて、前記金属シリサイド膜のみを除去して前
記非単結晶シリコン層は残存させ、事後この残存
非単結晶シリコン層部分を酸化することとして
る。従つて、先行開示技術のように半導体層（エ
ピタキシヤル層）の表面までオーバーエツチング
する事態を回避でき、外部ベース領域と活性ベー
ス領域とが短絡しなくなるといつた問題の発生の
防止することができる。
以下、第１図〜第８図を参照して本発明の一実
施例を説明する。
施例を説明する。
(1) 先ず、Ｐ型シリコン基板１の一部に選択的に
N+型埋込領域２を形成した後、全面にＮ型エ
ピタキシヤルシリコン層３を成長させ、続いて
選択酸化法により膜厚6000〜10000Åのフイー
ルド酸化膜４を形成する。次いで、フイールド
酸化膜４に囲まれたエピタキシヤル層３の一部
にＮ型不純物をドープすることにより、N+コ
レクタコンタクト領域５を形成する。続いて、
LPCVD法により全面に膜厚約500Åの不純物
無添加多結晶シリコン膜６を堆積し、更にスパ
ツタ法により全面に膜厚約3000ÅのMoSi2膜７
を堆積する（第１図々示）。
N+型埋込領域２を形成した後、全面にＮ型エ
ピタキシヤルシリコン層３を成長させ、続いて
選択酸化法により膜厚6000〜10000Åのフイー
ルド酸化膜４を形成する。次いで、フイールド
酸化膜４に囲まれたエピタキシヤル層３の一部
にＮ型不純物をドープすることにより、N+コ
レクタコンタクト領域５を形成する。続いて、
LPCVD法により全面に膜厚約500Åの不純物
無添加多結晶シリコン膜６を堆積し、更にスパ
ツタ法により全面に膜厚約3000ÅのMoSi2膜７
を堆積する（第１図々示）。
(2) 次に、ケミカルドライエツチング（CDE）
或いは反応性イオンエツチング（RIE）により
MoSi2膜７および多結晶シリコン膜６を順次パ
ターンニングして積層膜パターンを形成した
後、該積層膜パターンに対し、加速エネルギー
40〜50keV、ドーズ量1015〜1016／cm2の条件で
選択的にボロンをイオン注入する。続いて、全
面に膜厚3000〜4000ÅのCVD−SiO2膜８を堆
積する（第２図々示）。
或いは反応性イオンエツチング（RIE）により
MoSi2膜７および多結晶シリコン膜６を順次パ
ターンニングして積層膜パターンを形成した
後、該積層膜パターンに対し、加速エネルギー
40〜50keV、ドーズ量1015〜1016／cm2の条件で
選択的にボロンをイオン注入する。続いて、全
面に膜厚3000〜4000ÅのCVD−SiO2膜８を堆
積する（第２図々示）。
(3) 次に、活性ベース領域予定部上に開孔部を有
するフオトレジスタパターン９を形成した後、
これをマスクとし、CF4を反応ガスとしたRIE
によりCVD−SiO2膜８をエツチングして開孔
部を形成する。MoSi2膜７が露出した時点で反
応ガスをCl2／O2の混合ガスに切替えてRIEを
続行し、MoSi2膜７のみを除去して多結晶シリ
コン膜６を露出させる（第３図々示）。
するフオトレジスタパターン９を形成した後、
これをマスクとし、CF4を反応ガスとしたRIE
によりCVD−SiO2膜８をエツチングして開孔
部を形成する。MoSi2膜７が露出した時点で反
応ガスをCl2／O2の混合ガスに切替えてRIEを
続行し、MoSi2膜７のみを除去して多結晶シリ
コン膜６を露出させる（第３図々示）。
なお、Cl2／O2を反応ガスとしたRIEによる
MoSi2と多結晶シリコンのエツチング速度は第
９図に示す通りである。図示のように、この
RIEは多結晶シリコンに比較しでMoSi2に対す
る充分な選択性を有しているから、第３図の状
態でエツチングを停止し、多結晶シリコン膜６
を残存させることは容易に行なうことができ
る。
MoSi2と多結晶シリコンのエツチング速度は第
９図に示す通りである。図示のように、この
RIEは多結晶シリコンに比較しでMoSi2に対す
る充分な選択性を有しているから、第３図の状
態でエツチングを停止し、多結晶シリコン膜６
を残存させることは容易に行なうことができ
る。
(4) 次に、レジストパターン９を除去した後、熱
酸化を行ない、多結晶シリコン膜６の露出部分
を酸化膜１１に転化することにより、ベース取
出し電極１０を形成する。続いて、1000〜1100
℃で熱処理を行なうことによりMoSi2膜７およ
び多結晶シリコン膜６にドープされたボロンを
拡散させ、P+型外部ベース領域１２を形成す
る。更に、加速エネルギー40keV、ドーズ量
1014／cm2の条件で、前記RIEで形成した開孔部
から選択的にボロンをイオン注入することによ
りP-型活性ベース領域１３を形成する（第４
図々示）。
酸化を行ない、多結晶シリコン膜６の露出部分
を酸化膜１１に転化することにより、ベース取
出し電極１０を形成する。続いて、1000〜1100
℃で熱処理を行なうことによりMoSi2膜７およ
び多結晶シリコン膜６にドープされたボロンを
拡散させ、P+型外部ベース領域１２を形成す
る。更に、加速エネルギー40keV、ドーズ量
1014／cm2の条件で、前記RIEで形成した開孔部
から選択的にボロンをイオン注入することによ
りP-型活性ベース領域１３を形成する（第４
図々示）。
こうして、P+型外部ベース領域１２および
P-型活性ベース領域１３が自己整合で形成さ
れ、しかもエピタキシヤル層３の表面は従来の
ようにエツチングされていないから、両領域１
２，１３は確実に短絡接続して形成されること
になる。
P-型活性ベース領域１３が自己整合で形成さ
れ、しかもエピタキシヤル層３の表面は従来の
ようにエツチングされていないから、両領域１
２，１３は確実に短絡接続して形成されること
になる。
(5) 次に、全面に膜厚3000〜5000ÅのCVD−
SiO2膜１４を堆積した後、900〜1000℃で熱処
理を行ない、CVD−SiO2膜１４のアニールと
活性ベース領域１３のアニールを行なう（第５
図々示）。
SiO2膜１４を堆積した後、900〜1000℃で熱処
理を行ない、CVD−SiO2膜１４のアニールと
活性ベース領域１３のアニールを行なう（第５
図々示）。
(6) 次に、CF4を用いたRIEによりCVD−SiO2膜
１４および熱酸化膜１１をエツチングすること
により、取出し電極１０およびCVD酸化膜８
の側壁にCVD−SiO2膜１４′を残存させる。続
いて、RIEにより活性ベース領域１３の表面に
生じたダメージをアルカリウエツトエツチング
により除去する（第６図々示）。
１４および熱酸化膜１１をエツチングすること
により、取出し電極１０およびCVD酸化膜８
の側壁にCVD−SiO2膜１４′を残存させる。続
いて、RIEにより活性ベース領域１３の表面に
生じたダメージをアルカリウエツトエツチング
により除去する（第６図々示）。
(7) 次に、全面に多結晶シリコン膜を堆積した
後、該多結晶シリコン膜に対し加速エネルギー
40〜50keV、ドーズ量1015〜1016／cm2の条件で
燐もしくは砒素、或いは燐および砒素の両者を
イオン注入する。次いで、この多結晶シリコン
膜をパターンニングしてＮ型多結晶シリコンパ
ターン１５を形成した後、800〜900℃で数10分
間熱処理を行なうことによりＮ型多結晶シリコ
ンパターン１５から不純物を拡散させ、N+エ
ミツタ領域１６を形成する（第７図々示）。
後、該多結晶シリコン膜に対し加速エネルギー
40〜50keV、ドーズ量1015〜1016／cm2の条件で
燐もしくは砒素、或いは燐および砒素の両者を
イオン注入する。次いで、この多結晶シリコン
膜をパターンニングしてＮ型多結晶シリコンパ
ターン１５を形成した後、800〜900℃で数10分
間熱処理を行なうことによりＮ型多結晶シリコ
ンパターン１５から不純物を拡散させ、N+エ
ミツタ領域１６を形成する（第７図々示）。
(8) 次に、CVD−SiO2膜８の所定位置を選択的
にエツチングしてコンタクトホールを加工した
後、全面に配線金属層を堆積し、これをパター
ンニングしてエミツタ電極１７、ベース電極１
８およびコレクタ電極１９を形成する（第８
図々示）。続いて、全面にパツシベーシヨン膜
を堆積し、表面安定化等の最終処理を施して目
的のバイポーラ型半導体装置を得る。
にエツチングしてコンタクトホールを加工した
後、全面に配線金属層を堆積し、これをパター
ンニングしてエミツタ電極１７、ベース電極１
８およびコレクタ電極１９を形成する（第８
図々示）。続いて、全面にパツシベーシヨン膜
を堆積し、表面安定化等の最終処理を施して目
的のバイポーラ型半導体装置を得る。
上記実施例によれば、既述したように外部ベー
ス領域１２と活性ベース領域１３とが短絡しない
でオープン状態になる危具がない。しかも、
MoSi2膜７と多結晶シリコン膜６とのエツチング
レートが異なるためエツチング終了時の判定が容
易で、工程管理上も有利である。また、ベース取
出し電極１０を多結晶シリコン膜６と高温熱処理
に耐えるMoSi2膜７との積層膜で構成したため、
抵抗率の低いMoSi2膜７の寄与により取出し電極
１０の層抵抗を低減することができる。例えば、
多結晶シリコン膜６の厚さを500Åとし、MoSi2
膜７の膜厚を3000Åをした場合、層抵抗は３〜
4Ω／□の値となり、多結晶シリコン膜のみで構
成された従来の取出し電極の約1/50〜1/200とす
ることができる。
ス領域１２と活性ベース領域１３とが短絡しない
でオープン状態になる危具がない。しかも、
MoSi2膜７と多結晶シリコン膜６とのエツチング
レートが異なるためエツチング終了時の判定が容
易で、工程管理上も有利である。また、ベース取
出し電極１０を多結晶シリコン膜６と高温熱処理
に耐えるMoSi2膜７との積層膜で構成したため、
抵抗率の低いMoSi2膜７の寄与により取出し電極
１０の層抵抗を低減することができる。例えば、
多結晶シリコン膜６の厚さを500Åとし、MoSi2
膜７の膜厚を3000Åをした場合、層抵抗は３〜
4Ω／□の値となり、多結晶シリコン膜のみで構
成された従来の取出し電極の約1/50〜1/200とす
ることができる。
なお、上記の実施例では活性ベース領域１３の
形成に際し、多結晶シリコン膜６の露出部分を酸
化して形成した酸化膜１１を通してボロンをイオ
ン注入したが、酸化膜１１をフツ化アンモン等の
エツチングにより一旦除去してエピタキシヤル層
表面を露出し、再度その表面を酸化して形成した
再酸化膜を通してボロンのイオン注入を行なつて
もよい。この場合、再酸化膜は膜厚が均一になる
ためボロンが均一にドープされる効果が得られ
る。
形成に際し、多結晶シリコン膜６の露出部分を酸
化して形成した酸化膜１１を通してボロンをイオ
ン注入したが、酸化膜１１をフツ化アンモン等の
エツチングにより一旦除去してエピタキシヤル層
表面を露出し、再度その表面を酸化して形成した
再酸化膜を通してボロンのイオン注入を行なつて
もよい。この場合、再酸化膜は膜厚が均一になる
ためボロンが均一にドープされる効果が得られ
る。
また、上記の実施例では不純物を含まない
MoSi2膜７を形成した後にイオン注入により該
MoSi2膜７にボロンを添加したが、予めＰ型不純
物をドープしたMoSi2膜を堆積することも可能で
ある。
MoSi2膜７を形成した後にイオン注入により該
MoSi2膜７にボロンを添加したが、予めＰ型不純
物をドープしたMoSi2膜を堆積することも可能で
ある。
以上詳述したように、本発明によれば全体的な
ベース抵抗rbb′を低減して高速動作特性および高
周波特性に優れたバイポーラ型半導体装置を製造
することができ、且つ外部ベース領域と活性ベー
ス領域とが短絡しなくなる事態を回避できる等、
顕著な効果が得られるものである。
ベース抵抗rbb′を低減して高速動作特性および高
周波特性に優れたバイポーラ型半導体装置を製造
することができ、且つ外部ベース領域と活性ベー
ス領域とが短絡しなくなる事態を回避できる等、
顕著な効果が得られるものである。
第１図〜第８図は本発明の一実施例になるバイ
ポーラ型半導体装置の製造方法を工程を追つて説
明するための断面図、第９図はCl2／O2を反応ガ
スとしたRIEによるMoSi2膜と多結晶シリコン層
のエツチングレートを示す線図、第１０図〜第１
２図は従来の製造方法における問題点を説明する
ための断面図である。 １…Ｐ型シリコン基板、２…N+型埋込領域、
３…Ｎ型エピタキシヤル層、４…フイールド酸化
膜、５…N+型コレクタコンタクト領域、６…多
結晶シリコン層、７…MoSi2膜、８…CVD−
SiO2膜、９…レジストパターン、１０…ベース
取出し電極、１１…熱酸化膜、１２…外部ベース
領域、１３…活性ベース領域、１４，１４′…
CVD−SiO2膜、１５…多結晶シリコン膜パター
ン、１６…N+型エミツタ領域、１７…エミツタ
電極、１８…ベース電極、１９…コレクタ電極。
ポーラ型半導体装置の製造方法を工程を追つて説
明するための断面図、第９図はCl2／O2を反応ガ
スとしたRIEによるMoSi2膜と多結晶シリコン層
のエツチングレートを示す線図、第１０図〜第１
２図は従来の製造方法における問題点を説明する
ための断面図である。 １…Ｐ型シリコン基板、２…N+型埋込領域、
３…Ｎ型エピタキシヤル層、４…フイールド酸化
膜、５…N+型コレクタコンタクト領域、６…多
結晶シリコン層、７…MoSi2膜、８…CVD−
SiO2膜、９…レジストパターン、１０…ベース
取出し電極、１１…熱酸化膜、１２…外部ベース
領域、１３…活性ベース領域、１４，１４′…
CVD−SiO2膜、１５…多結晶シリコン膜パター
ン、１６…N+型エミツタ領域、１７…エミツタ
電極、１８…ベース電極、１９…コレクタ電極。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型半導体層の一部上に非単結晶シリ
コン膜および金属シリサイド膜の積層膜パターン
を形成する工程と、この積層膜パターンに第二導
電型不純物をドープする工程と、前記積層膜パタ
ーンの一部分において、金属シリサイドに対し選
択性を有するエツチング法により前記金属シリサ
イド膜のみをエツチング除去し、当該部分におい
て前記非単結晶シリコン膜を露出させる工程と、
この非単結晶シリコン膜の露出部分を酸化するこ
とにより取出し電極を形成する工程と、熱処理に
より前記取出し電極から前記第一導電型半導体層
内に前記不純物を拡散させて第二導電型高濃度不
純物領域を形成する工程と、前記非単結晶シリコ
ン膜の酸化領域から前記第一導電型半導体層に選
択的に第二導電型不純物をドープすることによ
り、前記第二導電型高濃度不純物領域に接した第
二導電型低濃度不純物領域を形成する工程と、前
記取出し電極を覆う絶縁膜を堆積した後、該絶縁
膜に対して異方性エツチングを施すことにより前
記取出し電極の側壁に絶縁膜を残存させる工程
と、前記第二導電型低濃度不純物領域内に第一導
電型高濃度不純物領域を形成する工程とを具備し
たことを特徴とするバイポーラ型半導体装置の製
造方法。 ２ 前記非単結晶シリコン膜として多結晶シリコ
ン膜を、前記金属シリサイド膜としてモリブデン
シリサイドを夫々用いると共に、前記金属シリサ
イドに対し選択性を有するエツチング法として塩
素ガス及び酸素ガスの混合ガスを反応ガスとした
反応性イオンエツチングを用いることを特徴とす
る特許請求の範囲第１項記載のバイポーラ型半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258520A JPS61136266A (ja) | 1984-12-07 | 1984-12-07 | バイポ−ラ型半導体装置の製造方法 |
| DE8585109543T DE3580206D1 (de) | 1984-07-31 | 1985-07-30 | Bipolarer transistor und verfahren zu seiner herstellung. |
| EP19850109543 EP0170250B1 (en) | 1984-07-31 | 1985-07-30 | Bipolar transistor and method for producing the bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258520A JPS61136266A (ja) | 1984-12-07 | 1984-12-07 | バイポ−ラ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61136266A JPS61136266A (ja) | 1986-06-24 |
| JPH04590B2 true JPH04590B2 (ja) | 1992-01-08 |
Family
ID=17321350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258520A Granted JPS61136266A (ja) | 1984-07-31 | 1984-12-07 | バイポ−ラ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61136266A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02256242A (ja) * | 1989-03-29 | 1990-10-17 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-12-07 JP JP59258520A patent/JPS61136266A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61136266A (ja) | 1986-06-24 |
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