JPH045857A - 半導体メモリ集積回路装置及びその製造方法 - Google Patents
半導体メモリ集積回路装置及びその製造方法Info
- Publication number
- JPH045857A JPH045857A JP2107069A JP10706990A JPH045857A JP H045857 A JPH045857 A JP H045857A JP 2107069 A JP2107069 A JP 2107069A JP 10706990 A JP10706990 A JP 10706990A JP H045857 A JPH045857 A JP H045857A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- memory cell
- peripheral circuit
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000011229 interlayer Substances 0.000 claims abstract description 81
- 230000002093 peripheral effect Effects 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 20
- 229910052782 aluminium Inorganic materials 0.000 abstract description 20
- 229910021332 silicide Inorganic materials 0.000 abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 18
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体基板にメモリセルアレイ及び周辺回路が
形成された半導体メモリ集積回路装置及びその製造方法
に関する。
形成された半導体メモリ集積回路装置及びその製造方法
に関する。
[従来の技術]
通常、半導体メモリ集積回路装置においては、個別のア
クティブ素子を相互に接続して所望の回路を形成するた
めに、半導体基板上に2乃至5層の配線層が形成されて
いる。
クティブ素子を相互に接続して所望の回路を形成するた
めに、半導体基板上に2乃至5層の配線層が形成されて
いる。
第2図(a)及び(b)は従来の半導体メモリ集積回路
装置を示す断面図である。但し、第2図(a)はMO8
型D RA M (Dynamic RamdomAc
cess read write Memory )メ
モリセルアレイ領域における断面図であり、第2図(b
)はMO8型電界効果トランジスタを有する周辺回路領
域を示す断面図である。P型半導体基板1はその表面に
形成された素子領域分離用酸化膜14により複数の素子
領域に分割されている。
装置を示す断面図である。但し、第2図(a)はMO8
型D RA M (Dynamic RamdomAc
cess read write Memory )メ
モリセルアレイ領域における断面図であり、第2図(b
)はMO8型電界効果トランジスタを有する周辺回路領
域を示す断面図である。P型半導体基板1はその表面に
形成された素子領域分離用酸化膜14により複数の素子
領域に分割されている。
第2図(a)に示すように、メモリセルアレイ領域にお
いては、基板1の表面に電荷蓄積領域2及びソース・ド
レイン領域9,10がいずれも所定のパターンで形成さ
れている。電荷蓄積領域2の上方には、絶縁膜15を介
して容量対極電極3が形成されており、電荷蓄積領域2
、絶縁膜15及び容量対極電極3により、キャパシタが
構成されている。また、各ソース・ドレイン領域9.
10間の基板1」二には、アクセストランジスタ及びメ
モリセルを構成するトランジスタのゲート電極4が所定
のパターンで形成されている。なお、電荷蓄積領域2と
接続したソース舎ドレイン領域9はアクセストランジス
タのソース又はドレインであり、このアクセストランジ
スタのゲート電極4はワード線としても作用する。
いては、基板1の表面に電荷蓄積領域2及びソース・ド
レイン領域9,10がいずれも所定のパターンで形成さ
れている。電荷蓄積領域2の上方には、絶縁膜15を介
して容量対極電極3が形成されており、電荷蓄積領域2
、絶縁膜15及び容量対極電極3により、キャパシタが
構成されている。また、各ソース・ドレイン領域9.
10間の基板1」二には、アクセストランジスタ及びメ
モリセルを構成するトランジスタのゲート電極4が所定
のパターンで形成されている。なお、電荷蓄積領域2と
接続したソース舎ドレイン領域9はアクセストランジス
タのソース又はドレインであり、このアクセストランジ
スタのゲート電極4はワード線としても作用する。
ゲート電極4上には第1の層間絶縁膜7が形成されてい
る。そして、この第1の居間絶縁膜7上にはデイジット
線として作用するシリサイド配線5が所定のパターンで
形成されている。このシリサイド配線5は、第1の層間
絶縁膜7に選択的に形成されたコンタクトホール11を
介して、ソース・ドレイン領域10に睦続されている。
る。そして、この第1の居間絶縁膜7上にはデイジット
線として作用するシリサイド配線5が所定のパターンで
形成されている。このシリサイド配線5は、第1の層間
絶縁膜7に選択的に形成されたコンタクトホール11を
介して、ソース・ドレイン領域10に睦続されている。
シリサイド配線5上には第2の層間絶縁膜8が形成され
ている。そして、この第2の層間絶縁膜8上には、ゲー
ト電極4に沿ってアルミニウム配線6が形成されている
。このアルミニウム配線6は、第1の眉間絶縁膜7及び
第2の居間絶縁膜8に選択的に形成されたコンタクトホ
ール(図示せず)を介して、ゲート電極4に接続されて
いる。
ている。そして、この第2の層間絶縁膜8上には、ゲー
ト電極4に沿ってアルミニウム配線6が形成されている
。このアルミニウム配線6は、第1の眉間絶縁膜7及び
第2の居間絶縁膜8に選択的に形成されたコンタクトホ
ール(図示せず)を介して、ゲート電極4に接続されて
いる。
このアルミニウム配線6により、ゲート電極4の抵抗値
が低減されている。
が低減されている。
一方、周辺回路領域においては、第2図(b)に示すよ
うに、基板1の表面にソース・ドレイン領域9,10が
形成されており、このソース会ドレイン領域9,10間
の基板1上には絶縁膜15を介してゲート電極4が形成
されている。そして、このゲート電極4」二には第1の
層間絶縁膜7が形成されている。
うに、基板1の表面にソース・ドレイン領域9,10が
形成されており、このソース会ドレイン領域9,10間
の基板1上には絶縁膜15を介してゲート電極4が形成
されている。そして、このゲート電極4」二には第1の
層間絶縁膜7が形成されている。
この第1の眉間絶縁膜7上にはシリサイド配線5が選択
的に形成されており、このシリサイド配線5は第1の層
間絶縁膜7に選択的に形成されたコンタクトホール12
を介して、ソース・ドレイン領域9に接続されている。
的に形成されており、このシリサイド配線5は第1の層
間絶縁膜7に選択的に形成されたコンタクトホール12
を介して、ソース・ドレイン領域9に接続されている。
また、シリサイド配線5及び第1の層間絶縁膜7上には
、第2の層間絶縁膜8が形成されている。そして、この
第2の層間絶縁膜8上には、アルミニウム配線6が所定
のパターンで形成されている。このアルミニウム配線6
は、第1の層間絶縁膜7及び第2の層間絶縁膜8に選択
的に形成されたコンタクトホール13を介して、ソース
会ドレイン領域1oに接続されている。
、第2の層間絶縁膜8が形成されている。そして、この
第2の層間絶縁膜8上には、アルミニウム配線6が所定
のパターンで形成されている。このアルミニウム配線6
は、第1の層間絶縁膜7及び第2の層間絶縁膜8に選択
的に形成されたコンタクトホール13を介して、ソース
会ドレイン領域1oに接続されている。
なお、通常、周辺回路領域には、アルミニウム配線6と
基板1の表面に形成されたソース会ドレインtiJ[9
,10等とのコンタクトが多く形成されている。
基板1の表面に形成されたソース会ドレインtiJ[9
,10等とのコンタクトが多く形成されている。
次に、上述した半導体メモリ集積回路装置の製造方法に
ついて説明する。
ついて説明する。
先ず、半導体基板1の表面に素子分離用の酸化膜14、
電荷蓄積領域2及びソース・ドレイン領域9.10を形
成すると共に、基板1上に絶縁膜15、容量対極電極3
及びゲート電極4を形成する。
電荷蓄積領域2及びソース・ドレイン領域9.10を形
成すると共に、基板1上に絶縁膜15、容量対極電極3
及びゲート電極4を形成する。
次に、基板1上の全面に第1の層間絶縁膜7を形成する
。そして、この第1の層間絶縁膜7の所定領域に、ソー
ス・ドレイン領域9,10に夫々到達するコンタクトホ
ール12,11を形成する。
。そして、この第1の層間絶縁膜7の所定領域に、ソー
ス・ドレイン領域9,10に夫々到達するコンタクトホ
ール12,11を形成する。
次に、第1の層間絶縁膜7上に、このコンタクトホール
11,12を埋め込むようにしてシリサイド膜を形成し
、その後このシリサイド膜を所定の形状にパターニング
して、シリサイド配線5を形成する。
11,12を埋め込むようにしてシリサイド膜を形成し
、その後このシリサイド膜を所定の形状にパターニング
して、シリサイド配線5を形成する。
次に、基板1上の全面に第2の層間絶縁膜8を形成する
。その後、この第2の層間絶縁膜8の表面からソース・
ドレイン領域10に到達するコンタクトホール13を選
択的に形成する。
。その後、この第2の層間絶縁膜8の表面からソース・
ドレイン領域10に到達するコンタクトホール13を選
択的に形成する。
次いで、基板1上の全面にコンタクトホール13を埋め
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線6を形成する。これにより、上述の半導体メモリ集
積回路装置が完成する。
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線6を形成する。これにより、上述の半導体メモリ集
積回路装置が完成する。
このように、従来の半導体メモリ集積回路装置において
は、メモリセルアレイ領域及び周辺回路領域の第1の層
間絶縁膜7及び第2の層間絶縁膜8は同一の製造工程で
形成される。従って、メモリセルアレイ領域及び周辺回
路領域において、第1の層間絶縁膜7及び第2の層間絶
縁膜8の平均膜厚及び膜質は同一である。
は、メモリセルアレイ領域及び周辺回路領域の第1の層
間絶縁膜7及び第2の層間絶縁膜8は同一の製造工程で
形成される。従って、メモリセルアレイ領域及び周辺回
路領域において、第1の層間絶縁膜7及び第2の層間絶
縁膜8の平均膜厚及び膜質は同一である。
[発明が解決しようとする課題]
しかしながら、上述した従来の半導体メモリ集積回路装
置には下記に示す問題点がある。
置には下記に示す問題点がある。
つまり、近年、素子の微細化に伴って縦方向の膜厚の縮
小が望まれている。しかし、メモリセルアレイ領域にお
いて、デイジット線(シリサイド配線5)の容量CDと
、セルストレージ容量C8との比CD/Csを小さくし
て装置を高速化し、動作マージンを増大させるためには
、ディジ、ソト線と他の配線とのカップル容量を低減す
る必要があり、このため、第1及び第2の層間絶縁膜7
゜8の膜厚を厚くすることが好ましい。
小が望まれている。しかし、メモリセルアレイ領域にお
いて、デイジット線(シリサイド配線5)の容量CDと
、セルストレージ容量C8との比CD/Csを小さくし
て装置を高速化し、動作マージンを増大させるためには
、ディジ、ソト線と他の配線とのカップル容量を低減す
る必要があり、このため、第1及び第2の層間絶縁膜7
゜8の膜厚を厚くすることが好ましい。
一方、周辺回路領域においては、層間絶縁膜7゜8を厚
く形成すると、コンタクトホール13におけるアルミニ
ウム配線6の被覆性が劣化して、アルミニウム配線6が
断線しやすくなる。
く形成すると、コンタクトホール13におけるアルミニ
ウム配線6の被覆性が劣化して、アルミニウム配線6が
断線しやすくなる。
従って、従来の半導体メモリ集積回路装置には、メモリ
セルアレイの高速化のために層間絶縁膜を厚膜化しよう
とすると、メモリデバイスの製造歩留り及び信頼性の低
下を招来し、メモリデバイスの製造歩留り及び信頼性を
向上させるために層間絶縁膜の膜厚を薄くしようとする
と、動作速度及び動作マージンが低下するという問題点
がある。
セルアレイの高速化のために層間絶縁膜を厚膜化しよう
とすると、メモリデバイスの製造歩留り及び信頼性の低
下を招来し、メモリデバイスの製造歩留り及び信頼性を
向上させるために層間絶縁膜の膜厚を薄くしようとする
と、動作速度及び動作マージンが低下するという問題点
がある。
本発明はかかる問題点に鑑みてなされたものであって、
デイジット線と他の配線とのカップル容量が少なく高速
動作が可能であって動作マージンが大きいと共に、コン
タクトホール部における断線が抑制されて製造歩留り及
び信頼性が高い半導体メモリ集積回路装置及びその製造
方法を提供することを目的とする。
デイジット線と他の配線とのカップル容量が少なく高速
動作が可能であって動作マージンが大きいと共に、コン
タクトホール部における断線が抑制されて製造歩留り及
び信頼性が高い半導体メモリ集積回路装置及びその製造
方法を提供することを目的とする。
口課題を解決するための手段]
本発明に係る半導体メモリ集積回路装置は、メモリセル
アレイが形成されたメモリセルアレイ領域及び周辺回路
が形成された周辺回路領域を有する半導体メモリセル集
積回路装置において、前記メモリセルアレイ領域におけ
る配線層間を絶縁する層間絶縁膜の平均膜厚は前記周辺
回路領域における層間絶縁膜の平均膜厚の1.2倍以上
であることを特徴とする。
アレイが形成されたメモリセルアレイ領域及び周辺回路
が形成された周辺回路領域を有する半導体メモリセル集
積回路装置において、前記メモリセルアレイ領域におけ
る配線層間を絶縁する層間絶縁膜の平均膜厚は前記周辺
回路領域における層間絶縁膜の平均膜厚の1.2倍以上
であることを特徴とする。
本発明に係る半導体メモリ集積回路装置の製造方法は、
メモリセルアレイが配置されるメモリセルアレイ領域及
び周辺回路が配置される周辺回路領域を有する半導体メ
モリセル集積回路装置の製造方法において、半導体基板
上に絶縁膜を介して第1の配線層を形成する工程と、こ
の第1の配線層上に層間絶縁膜を形成する工程と、前記
メモリセルアレイ領域の前記層間絶縁膜上にレジスト膜
=9− スフをパターン形成する工程と、エツチングバックによ
り前記周辺回路領域の層間絶縁膜の膜厚を減少させて前
記メモリセルアレイ領域の層間絶縁膜の膜厚を前記周辺
回路領域の層間絶縁膜の膜厚の1.2倍以」二にする工
程と、前記レジスト膜を除去する工程と、前記層間絶縁
膜上に第2の配線層を形成する工程とを何することを特
徴とする。
メモリセルアレイが配置されるメモリセルアレイ領域及
び周辺回路が配置される周辺回路領域を有する半導体メ
モリセル集積回路装置の製造方法において、半導体基板
上に絶縁膜を介して第1の配線層を形成する工程と、こ
の第1の配線層上に層間絶縁膜を形成する工程と、前記
メモリセルアレイ領域の前記層間絶縁膜上にレジスト膜
=9− スフをパターン形成する工程と、エツチングバックによ
り前記周辺回路領域の層間絶縁膜の膜厚を減少させて前
記メモリセルアレイ領域の層間絶縁膜の膜厚を前記周辺
回路領域の層間絶縁膜の膜厚の1.2倍以」二にする工
程と、前記レジスト膜を除去する工程と、前記層間絶縁
膜上に第2の配線層を形成する工程とを何することを特
徴とする。
[作用コ
本発明においては、メモリセルアレイ領域における層間
絶縁膜の平均膜厚が周辺回路領域における層間絶縁膜の
平均膜厚の1.2倍以上となっている。本願発明者等は
デイジット線と他の配線とのカップル容量を低減すると
共に、コンタクトホール部におけるアルミニウム配線の
被覆性を向上させるために、種々実験検討を行なった。
絶縁膜の平均膜厚が周辺回路領域における層間絶縁膜の
平均膜厚の1.2倍以上となっている。本願発明者等は
デイジット線と他の配線とのカップル容量を低減すると
共に、コンタクトホール部におけるアルミニウム配線の
被覆性を向上させるために、種々実験検討を行なった。
その結果、メモリセルアレイ領域における層間絶縁膜の
平均膜厚を周辺回路領域における層間絶縁膜の平均膜厚
の1.2倍以」二とすることにより、デイジット線のカ
ップル容量を低減しつつコンタクト部の被覆性を向上で
きることが判明した。本発明はこのような実験結果に基
づいてなされたものである。従って、メモリセルアレイ
領域の層間絶縁膜の平均膜厚は、周辺回路領域の層間絶
縁膜の平均膜厚の1.2倍以上の厚さとする。
平均膜厚を周辺回路領域における層間絶縁膜の平均膜厚
の1.2倍以」二とすることにより、デイジット線のカ
ップル容量を低減しつつコンタクト部の被覆性を向上で
きることが判明した。本発明はこのような実験結果に基
づいてなされたものである。従って、メモリセルアレイ
領域の層間絶縁膜の平均膜厚は、周辺回路領域の層間絶
縁膜の平均膜厚の1.2倍以上の厚さとする。
また、本発明方法においては、半導体基板上に層間絶縁
膜を形成した後、メモリセルアレイ領域の居間絶縁膜上
にレジスト膜を形成し、その後前記層間絶縁膜をエツチ
ングバックする。これにより、メモリセルアレイ領域の
層間絶縁膜を周辺回路領域の層間絶縁膜に比して1.2
倍以上の厚さに形成することができる。
膜を形成した後、メモリセルアレイ領域の居間絶縁膜上
にレジスト膜を形成し、その後前記層間絶縁膜をエツチ
ングバックする。これにより、メモリセルアレイ領域の
層間絶縁膜を周辺回路領域の層間絶縁膜に比して1.2
倍以上の厚さに形成することができる。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図(a)及び(b)は本発明の実施例に係る半導体
メモリ集積回路装置を示す断面図である。
メモリ集積回路装置を示す断面図である。
但し、第1図(a)はメモリセルアレイ領域における断
面図であり、第1図(b)は周辺回路領域における断面
図である。
面図であり、第1図(b)は周辺回路領域における断面
図である。
本実施例が従来と異なる点は層間絶縁膜の厚さがメモリ
セルアレイ領域と周辺回路領域とで異なることにあり、
その他の構造は基本的には従来と同様であるので、第1
図(a)及び(b)において第2図(a)及び(b)と
同一物には同一符号を付してその詳しい説明は省略する
。
セルアレイ領域と周辺回路領域とで異なることにあり、
その他の構造は基本的には従来と同様であるので、第1
図(a)及び(b)において第2図(a)及び(b)と
同一物には同一符号を付してその詳しい説明は省略する
。
本実施例においては、メモリセルアレイ領域の第1の層
間絶縁膜7a及び第2の層間絶縁膜8aの平均膜厚が、
第2図(a)に示す従来の半導体メモリ集積回路装置の
層間絶縁膜7,8の約2倍の厚さで形成されている。こ
れにより、デイジット線として作用するシリサイド配線
5の寄生容量が、従来に比して半減される。なお、コン
タクトホール11は第1の層間絶縁膜7aにラウンドエ
ツチングを施すことにより形成されており、その壁面は
なだらかな傾斜面になっている。従って、コンタクトホ
ール11におけるシリサイド配線5の被覆性は良好であ
り、シリサイド配線5とソース・ドレイン領域1oとは
確実に接続されている。
間絶縁膜7a及び第2の層間絶縁膜8aの平均膜厚が、
第2図(a)に示す従来の半導体メモリ集積回路装置の
層間絶縁膜7,8の約2倍の厚さで形成されている。こ
れにより、デイジット線として作用するシリサイド配線
5の寄生容量が、従来に比して半減される。なお、コン
タクトホール11は第1の層間絶縁膜7aにラウンドエ
ツチングを施すことにより形成されており、その壁面は
なだらかな傾斜面になっている。従って、コンタクトホ
ール11におけるシリサイド配線5の被覆性は良好であ
り、シリサイド配線5とソース・ドレイン領域1oとは
確実に接続されている。
一方18周辺回路領域においては、第1の層間絶縁膜7
b及び第2の層間絶縁膜8bの平均膜厚が、第2図(b
)に示す従来の半導体メモリ集積回路装置の層間絶縁膜
7,8の平均膜厚の約1/2になっている。このため、
コンタクトホール13を介してソース・ドレイン領域1
0に接続されたアルミニウム配線6の被覆性も良好であ
り、アルミニウム配線6の断線が抑制される。
b及び第2の層間絶縁膜8bの平均膜厚が、第2図(b
)に示す従来の半導体メモリ集積回路装置の層間絶縁膜
7,8の平均膜厚の約1/2になっている。このため、
コンタクトホール13を介してソース・ドレイン領域1
0に接続されたアルミニウム配線6の被覆性も良好であ
り、アルミニウム配線6の断線が抑制される。
このように、本実施例においては、メモリセルアレイ領
域の層間絶縁膜7a、8aの平均膜厚は周辺回路領域の
層間絶縁膜7b、8bの平均膜厚の約4倍の厚さになっ
ている。このため、メモリセルアレイ領域においてはデ
イジット線と他の配線とのカップル容量が低く、メモリ
セルの動作が高速化されると共に、動作マージンが大き
い。また、周辺回路領域においては、コンタクトホール
13部のアルミニウム配線6の被覆性が良好である。
域の層間絶縁膜7a、8aの平均膜厚は周辺回路領域の
層間絶縁膜7b、8bの平均膜厚の約4倍の厚さになっ
ている。このため、メモリセルアレイ領域においてはデ
イジット線と他の配線とのカップル容量が低く、メモリ
セルの動作が高速化されると共に、動作マージンが大き
い。また、周辺回路領域においては、コンタクトホール
13部のアルミニウム配線6の被覆性が良好である。
次に、本実施例に係る半導体メモリ集積回路装置の製造
方法について説明する。
方法について説明する。
先ず、従来と同様に、P型半導体基板1の表面に素子分
離用の酸化膜14、N+型電荷蓄積領域2及びN+型ソ
ース・ドレイン領域9,10を形成すると共に、基板1
上に絶縁膜15、ポリシリコンからなる容量対極電極3
及びゲート電極4を形成する。
離用の酸化膜14、N+型電荷蓄積領域2及びN+型ソ
ース・ドレイン領域9,10を形成すると共に、基板1
上に絶縁膜15、ポリシリコンからなる容量対極電極3
及びゲート電極4を形成する。
客に、基板1上の全面に、第1の層間絶縁膜7aを従来
の約2倍の厚さで形成する。そして、メモリセルアレイ
領域の第1の層間絶縁膜7a上にのみレジストマスクを
形成し、第1の層間絶縁膜7aに対してエツチングバッ
クを施すことにより、周辺回路領域に従来の層間絶縁膜
の約1/2の厚さの層間絶縁膜7bを形成する。
の約2倍の厚さで形成する。そして、メモリセルアレイ
領域の第1の層間絶縁膜7a上にのみレジストマスクを
形成し、第1の層間絶縁膜7aに対してエツチングバッ
クを施すことにより、周辺回路領域に従来の層間絶縁膜
の約1/2の厚さの層間絶縁膜7bを形成する。
次に、前記レジストマスクを除去した後、層間絶縁膜7
a、7bの所定領域に、ソース嗜ドレイン領域9,10
に夫々到達するコンタクトホール11.12を形成する
。このとき、メモリセルアレイ領域においては、ラウン
ドエツチングを施すことにより、なだらかな傾斜面を有
するコンタクトホール11を形成する。
a、7bの所定領域に、ソース嗜ドレイン領域9,10
に夫々到達するコンタクトホール11.12を形成する
。このとき、メモリセルアレイ領域においては、ラウン
ドエツチングを施すことにより、なだらかな傾斜面を有
するコンタクトホール11を形成する。
次に、層間絶縁膜7a、7b上に、コンタクトホール1
1,12を埋め込むようにしてシリサイド膜を形成し、
その後このシリサイド膜を所定の形状にパターニングし
て、シリサイド配線5を形成する。
1,12を埋め込むようにしてシリサイド膜を形成し、
その後このシリサイド膜を所定の形状にパターニングし
て、シリサイド配線5を形成する。
次に、基板1上の全面に第2の眉間絶縁膜8aを従来の
眉間絶縁膜の約2倍の厚さで形成する。
眉間絶縁膜の約2倍の厚さで形成する。
そして、メモリセルアレイ領域の第2の層間絶縁膜8a
上にのみレジストマスクを形成し、第2の層間絶縁膜8
aに対してエツチングバックを施すことにより、周辺回
路領域に従来の約1/2の膜厚の層間絶縁膜8bを形成
する。その後、前記レジストマスクを除去する。
上にのみレジストマスクを形成し、第2の層間絶縁膜8
aに対してエツチングバックを施すことにより、周辺回
路領域に従来の約1/2の膜厚の層間絶縁膜8bを形成
する。その後、前記レジストマスクを除去する。
次に、周辺回路領域の第2の層間絶縁膜8bの表面から
ソース・ドレイン領域1oに到達するコンタクトホール
13を選択的に形成する。
ソース・ドレイン領域1oに到達するコンタクトホール
13を選択的に形成する。
次いで、基板1上の全面にコンタクトホール13を埋め
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線6を形成する。これにより、本実施例に係る半導体
メモリ集積回路装置が完成する。
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線6を形成する。これにより、本実施例に係る半導体
メモリ集積回路装置が完成する。
口発明の効果コ
以上説明したように本発明によれば、メモリセルアレイ
領域の層間絶縁膜の厚さが周辺回路領域の層間絶縁膜の
厚さの1.2倍以上に厚く形成されているから、デイジ
ット線の寄生容量が低減されると共に、コンタクトホー
ルを埋め込むようにして形成される配線の被覆性が向上
する。従って、半導体メモリ集積回路装置の高速化及び
高密度化か達成されると共に、信頼性が向上するという
効果を奏する。
領域の層間絶縁膜の厚さが周辺回路領域の層間絶縁膜の
厚さの1.2倍以上に厚く形成されているから、デイジ
ット線の寄生容量が低減されると共に、コンタクトホー
ルを埋め込むようにして形成される配線の被覆性が向上
する。従って、半導体メモリ集積回路装置の高速化及び
高密度化か達成されると共に、信頼性が向上するという
効果を奏する。
また、本発明方法によれば、層間絶縁膜を形成した後、
メモリセルアレイ領域にレジストマスクを形成し、周辺
回路領域の層間絶縁膜をエツチングバックするから、上
述の高速化及び高密度化された高信頼性の半導体メモリ
集積装置を容易に形成することができる。
メモリセルアレイ領域にレジストマスクを形成し、周辺
回路領域の層間絶縁膜をエツチングバックするから、上
述の高速化及び高密度化された高信頼性の半導体メモリ
集積装置を容易に形成することができる。
第1図(a)及び(b)は本発明の実施例に係る半導体
刃モリ集積回路装置を示す断面図、第2図(a)及び(
b)は従来の半導体メモリ集積回路装置を示す断面図で
ある。 1;半導体基板、2;電荷蓄積領域、3;容凰対極電極
、4:ゲート電極、5;シリサイド配線、6;アルミニ
ウム配線、7.7a+ 7b;第1の層間絶縁膜、8,
8a、8b;第2の居間絶縁膜、9.10;ソース−ド
レイン領域、11,12゜13;コンタクI・ホール、
14;酸化膜、15;絶縁膜
刃モリ集積回路装置を示す断面図、第2図(a)及び(
b)は従来の半導体メモリ集積回路装置を示す断面図で
ある。 1;半導体基板、2;電荷蓄積領域、3;容凰対極電極
、4:ゲート電極、5;シリサイド配線、6;アルミニ
ウム配線、7.7a+ 7b;第1の層間絶縁膜、8,
8a、8b;第2の居間絶縁膜、9.10;ソース−ド
レイン領域、11,12゜13;コンタクI・ホール、
14;酸化膜、15;絶縁膜
Claims (2)
- (1)メモリセルアレイが形成されたメモリセルアレイ
領域及び周辺回路が形成された周辺回路領域を有する半
導体メモリセル集積回路装置において、前記メモリセル
アレイ領域における配線層間を絶縁する層間絶縁膜の平
均膜厚は前記周辺回路領域における層間絶縁膜の平均膜
厚の1.2倍以上であることを特徴とする半導体メモリ
集積回路装置。 - (2)メモリセルアレイが配置されるメモリセルアレイ
領域及び周辺回路が配置される周辺回路領域を有する半
導体メモリセル集積回路装置の製造方法において、半導
体基板上に絶縁膜を介して第1の配線層を形成する工程
と、この第1の配線層上に層間絶縁膜を形成する工程と
、前記メモリセルアレイ領域の前記層間絶縁膜上にレジ
ストマスクをパターン形成する工程と、エッチングバッ
クにより前記周辺回路領域の層間絶縁膜の膜厚を減少さ
せて前記メモリセルアレイ領域の層間絶縁膜の膜厚を前
記周辺回路領域の層間絶縁膜の膜厚の1.2倍以上にす
る工程と、前記レジスト膜を除去する工程と、前記層間
絶縁膜上に第2の配線層を形成する工程とを有すること
を特徴とする半導体メモリ集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2107069A JP2913750B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体メモリ集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2107069A JP2913750B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体メモリ集積回路装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH045857A true JPH045857A (ja) | 1992-01-09 |
JP2913750B2 JP2913750B2 (ja) | 1999-06-28 |
Family
ID=14449703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2107069A Expired - Fee Related JP2913750B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体メモリ集積回路装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2913750B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013033168A (ja) * | 2011-08-03 | 2013-02-14 | Japan Display East Co Ltd | 表示装置及び表示装置の製造方法 |
-
1990
- 1990-04-23 JP JP2107069A patent/JP2913750B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013033168A (ja) * | 2011-08-03 | 2013-02-14 | Japan Display East Co Ltd | 表示装置及び表示装置の製造方法 |
US9099359B2 (en) | 2011-08-03 | 2015-08-04 | Japan Display Inc. | Display device and method for manufacturing display device |
Also Published As
Publication number | Publication date |
---|---|
JP2913750B2 (ja) | 1999-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5486712A (en) | DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof | |
US5323049A (en) | Semiconductor device with an interconnection layer on surface having a step portion | |
JPH0766297A (ja) | 半導体記憶装置 | |
US6878586B2 (en) | Semiconductor memory device | |
JPS63281457A (ja) | 半導体メモリ | |
JPH0221653A (ja) | 半導体装置及びその製造方法 | |
JPH098252A (ja) | 半導体記憶装置及びその製造方法 | |
JPH04346470A (ja) | 半導体メモリー装置 | |
JPH045857A (ja) | 半導体メモリ集積回路装置及びその製造方法 | |
JP3618532B2 (ja) | 半導体記憶装置 | |
JP2000114481A (ja) | 半導体記憶装置の製造方法 | |
JPH08236721A (ja) | 半導体装置及びその製造方法 | |
JP3165693B2 (ja) | スタックトキャパシタ型dram | |
JPH07263649A (ja) | 半導体メモリ装置およびその製造方法 | |
JPH05175457A (ja) | 半導体装置の製造方法 | |
JPH06151768A (ja) | 半導体装置およびその製造方法 | |
KR0165491B1 (ko) | 더미 패턴을 구비한 반도체 메모리 장치 및 그 제조방법 | |
JP2940484B2 (ja) | 半導体記憶装置及びその製造方法 | |
KR100454631B1 (ko) | 반도체소자의저장전극제조방법 | |
US6420746B1 (en) | Three device DRAM cell with integrated capacitor and local interconnect | |
JPH05129552A (ja) | 半導体記憶装置およびその製造方法 | |
JP2827377B2 (ja) | 半導体集積回路 | |
JPH05110027A (ja) | 半導体装置 | |
JPS63199455A (ja) | 半導体記憶装置 | |
JPH04267558A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |