JPH045857A - 半導体メモリ集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体基板にメモリセルアレイ及び周辺回路が
形成された半導体メモリ集積回路装置及びその製造方法
に関する。

［従来の技術］ 通常、半導体メモリ集積回路装置においては、個別のア
クティブ素子を相互に接続して所望の回路を形成するた
めに、半導体基板上に２乃至５層の配線層が形成されて
いる。

第２図（ａ）及び（ｂ）は従来の半導体メモリ集積回路
装置を示す断面図である。但し、第２図（ａ）はＭＯ８
型Ｄ　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　ＲａｍｄｏｍＡｃ
ｃｅｓｓ　ｒｅａｄ　ｗｒｉｔｅ　Ｍｅｍｏｒｙ　）メ
モリセルアレイ領域における断面図であり、第２図（ｂ
）はＭＯ８型電界効果トランジスタを有する周辺回路領
域を示す断面図である。Ｐ型半導体基板１はその表面に
形成された素子領域分離用酸化膜１４により複数の素子
領域に分割されている。

第２図（ａ）に示すように、メモリセルアレイ領域にお
いては、基板１の表面に電荷蓄積領域２及びソース・ド
レイン領域９，１０がいずれも所定のパターンで形成さ
れている。電荷蓄積領域２の上方には、絶縁膜１５を介
して容量対極電極３が形成されており、電荷蓄積領域２
、絶縁膜１５及び容量対極電極３により、キャパシタが
構成されている。また、各ソース・ドレイン領域９．　
１０間の基板１」二には、アクセストランジスタ及びメ
モリセルを構成するトランジスタのゲート電極４が所定
のパターンで形成されている。なお、電荷蓄積領域２と
接続したソース舎ドレイン領域９はアクセストランジス
タのソース又はドレインであり、このアクセストランジ
スタのゲート電極４はワード線としても作用する。

ゲート電極４上には第１の層間絶縁膜７が形成されてい
る。そして、この第１の居間絶縁膜７上にはデイジット
線として作用するシリサイド配線５が所定のパターンで
形成されている。このシリサイド配線５は、第１の層間
絶縁膜７に選択的に形成されたコンタクトホール１１を
介して、ソース・ドレイン領域１０に睦続されている。

シリサイド配線５上には第２の層間絶縁膜８が形成され
ている。そして、この第２の層間絶縁膜８上には、ゲー
ト電極４に沿ってアルミニウム配線６が形成されている
。このアルミニウム配線６は、第１の眉間絶縁膜７及び
第２の居間絶縁膜８に選択的に形成されたコンタクトホ
ール（図示せず）を介して、ゲート電極４に接続されて
いる。

このアルミニウム配線６により、ゲート電極４の抵抗値
が低減されている。

一方、周辺回路領域においては、第２図（ｂ）に示すよ
うに、基板１の表面にソース・ドレイン領域９，１０が
形成されており、このソース会ドレイン領域９，１０間
の基板１上には絶縁膜１５を介してゲート電極４が形成
されている。そして、このゲート電極４」二には第１の
層間絶縁膜７が形成されている。

この第１の眉間絶縁膜７上にはシリサイド配線５が選択
的に形成されており、このシリサイド配線５は第１の層
間絶縁膜７に選択的に形成されたコンタクトホール１２
を介して、ソース・ドレイン領域９に接続されている。

また、シリサイド配線５及び第１の層間絶縁膜７上には
、第２の層間絶縁膜８が形成されている。そして、この
第２の層間絶縁膜８上には、アルミニウム配線６が所定
のパターンで形成されている。このアルミニウム配線６
は、第１の層間絶縁膜７及び第２の層間絶縁膜８に選択
的に形成されたコンタクトホール１３を介して、ソース
会ドレイン領域１ｏに接続されている。

なお、通常、周辺回路領域には、アルミニウム配線６と
基板１の表面に形成されたソース会ドレインｔｉＪ［９
，１０等とのコンタクトが多く形成されている。

次に、上述した半導体メモリ集積回路装置の製造方法に
ついて説明する。

先ず、半導体基板１の表面に素子分離用の酸化膜１４、
電荷蓄積領域２及びソース・ドレイン領域９．１０を形
成すると共に、基板１上に絶縁膜１５、容量対極電極３
及びゲート電極４を形成する。

次に、基板１上の全面に第１の層間絶縁膜７を形成する
。そして、この第１の層間絶縁膜７の所定領域に、ソー
ス・ドレイン領域９，１０に夫々到達するコンタクトホ
ール１２，１１を形成する。

次に、第１の層間絶縁膜７上に、このコンタクトホール
１１，１２を埋め込むようにしてシリサイド膜を形成し
、その後このシリサイド膜を所定の形状にパターニング
して、シリサイド配線５を形成する。

次に、基板１上の全面に第２の層間絶縁膜８を形成する
。その後、この第２の層間絶縁膜８の表面からソース・
ドレイン領域１０に到達するコンタクトホール１３を選
択的に形成する。

次いで、基板１上の全面にコンタクトホール１３を埋め
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線６を形成する。これにより、上述の半導体メモリ集
積回路装置が完成する。

このように、従来の半導体メモリ集積回路装置において
は、メモリセルアレイ領域及び周辺回路領域の第１の層
間絶縁膜７及び第２の層間絶縁膜８は同一の製造工程で
形成される。従って、メモリセルアレイ領域及び周辺回
路領域において、第１の層間絶縁膜７及び第２の層間絶
縁膜８の平均膜厚及び膜質は同一である。

［発明が解決しようとする課題］ しかしながら、上述した従来の半導体メモリ集積回路装
置には下記に示す問題点がある。

つまり、近年、素子の微細化に伴って縦方向の膜厚の縮
小が望まれている。しかし、メモリセルアレイ領域にお
いて、デイジット線（シリサイド配線５）の容量ＣＤと
、セルストレージ容量Ｃ８との比ＣＤ／Ｃｓを小さくし
て装置を高速化し、動作マージンを増大させるためには
、ディジ、ソト線と他の配線とのカップル容量を低減す
る必要があり、このため、第１及び第２の層間絶縁膜７
゜８の膜厚を厚くすることが好ましい。

一方、周辺回路領域においては、層間絶縁膜７゜８を厚
く形成すると、コンタクトホール１３におけるアルミニ
ウム配線６の被覆性が劣化して、アルミニウム配線６が
断線しやすくなる。

従って、従来の半導体メモリ集積回路装置には、メモリ
セルアレイの高速化のために層間絶縁膜を厚膜化しよう
とすると、メモリデバイスの製造歩留り及び信頼性の低
下を招来し、メモリデバイスの製造歩留り及び信頼性を
向上させるために層間絶縁膜の膜厚を薄くしようとする
と、動作速度及び動作マージンが低下するという問題点
がある。

本発明はかかる問題点に鑑みてなされたものであって、
デイジット線と他の配線とのカップル容量が少なく高速
動作が可能であって動作マージンが大きいと共に、コン
タクトホール部における断線が抑制されて製造歩留り及
び信頼性が高い半導体メモリ集積回路装置及びその製造
方法を提供することを目的とする。

口課題を解決するための手段］ 本発明に係る半導体メモリ集積回路装置は、メモリセル
アレイが形成されたメモリセルアレイ領域及び周辺回路
が形成された周辺回路領域を有する半導体メモリセル集
積回路装置において、前記メモリセルアレイ領域におけ
る配線層間を絶縁する層間絶縁膜の平均膜厚は前記周辺
回路領域における層間絶縁膜の平均膜厚の１．２倍以上
であることを特徴とする。

本発明に係る半導体メモリ集積回路装置の製造方法は、
メモリセルアレイが配置されるメモリセルアレイ領域及
び周辺回路が配置される周辺回路領域を有する半導体メ
モリセル集積回路装置の製造方法において、半導体基板
上に絶縁膜を介して第１の配線層を形成する工程と、こ
の第１の配線層上に層間絶縁膜を形成する工程と、前記
メモリセルアレイ領域の前記層間絶縁膜上にレジスト膜
＝９− スフをパターン形成する工程と、エツチングバックによ
り前記周辺回路領域の層間絶縁膜の膜厚を減少させて前
記メモリセルアレイ領域の層間絶縁膜の膜厚を前記周辺
回路領域の層間絶縁膜の膜厚の１．２倍以」二にする工
程と、前記レジスト膜を除去する工程と、前記層間絶縁
膜上に第２の配線層を形成する工程とを何することを特
徴とする。

［作用コ 本発明においては、メモリセルアレイ領域における層間
絶縁膜の平均膜厚が周辺回路領域における層間絶縁膜の
平均膜厚の１．２倍以上となっている。本願発明者等は
デイジット線と他の配線とのカップル容量を低減すると
共に、コンタクトホール部におけるアルミニウム配線の
被覆性を向上させるために、種々実験検討を行なった。

その結果、メモリセルアレイ領域における層間絶縁膜の
平均膜厚を周辺回路領域における層間絶縁膜の平均膜厚
の１．２倍以」二とすることにより、デイジット線のカ
ップル容量を低減しつつコンタクト部の被覆性を向上で
きることが判明した。本発明はこのような実験結果に基
づいてなされたものである。従って、メモリセルアレイ
領域の層間絶縁膜の平均膜厚は、周辺回路領域の層間絶
縁膜の平均膜厚の１．２倍以上の厚さとする。

また、本発明方法においては、半導体基板上に層間絶縁
膜を形成した後、メモリセルアレイ領域の居間絶縁膜上
にレジスト膜を形成し、その後前記層間絶縁膜をエツチ
ングバックする。これにより、メモリセルアレイ領域の
層間絶縁膜を周辺回路領域の層間絶縁膜に比して１．２
倍以上の厚さに形成することができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）及び（ｂ）は本発明の実施例に係る半導体
メモリ集積回路装置を示す断面図である。

但し、第１図（ａ）はメモリセルアレイ領域における断
面図であり、第１図（ｂ）は周辺回路領域における断面
図である。

本実施例が従来と異なる点は層間絶縁膜の厚さがメモリ
セルアレイ領域と周辺回路領域とで異なることにあり、
その他の構造は基本的には従来と同様であるので、第１
図（ａ）及び（ｂ）において第２図（ａ）及び（ｂ）と
同一物には同一符号を付してその詳しい説明は省略する
。

本実施例においては、メモリセルアレイ領域の第１の層
間絶縁膜７ａ及び第２の層間絶縁膜８ａの平均膜厚が、
第２図（ａ）に示す従来の半導体メモリ集積回路装置の
層間絶縁膜７，８の約２倍の厚さで形成されている。こ
れにより、デイジット線として作用するシリサイド配線
５の寄生容量が、従来に比して半減される。なお、コン
タクトホール１１は第１の層間絶縁膜７ａにラウンドエ
ツチングを施すことにより形成されており、その壁面は
なだらかな傾斜面になっている。従って、コンタクトホ
ール１１におけるシリサイド配線５の被覆性は良好であ
り、シリサイド配線５とソース・ドレイン領域１ｏとは
確実に接続されている。

一方１８周辺回路領域においては、第１の層間絶縁膜７
ｂ及び第２の層間絶縁膜８ｂの平均膜厚が、第２図（ｂ
）に示す従来の半導体メモリ集積回路装置の層間絶縁膜
７，８の平均膜厚の約１／２になっている。このため、
コンタクトホール１３を介してソース・ドレイン領域１
０に接続されたアルミニウム配線６の被覆性も良好であ
り、アルミニウム配線６の断線が抑制される。

このように、本実施例においては、メモリセルアレイ領
域の層間絶縁膜７ａ、８ａの平均膜厚は周辺回路領域の
層間絶縁膜７ｂ、８ｂの平均膜厚の約４倍の厚さになっ
ている。このため、メモリセルアレイ領域においてはデ
イジット線と他の配線とのカップル容量が低く、メモリ
セルの動作が高速化されると共に、動作マージンが大き
い。また、周辺回路領域においては、コンタクトホール
１３部のアルミニウム配線６の被覆性が良好である。

次に、本実施例に係る半導体メモリ集積回路装置の製造
方法について説明する。

先ず、従来と同様に、Ｐ型半導体基板１の表面に素子分
離用の酸化膜１４、Ｎ＋型電荷蓄積領域２及びＮ＋型ソ
ース・ドレイン領域９，１０を形成すると共に、基板１
上に絶縁膜１５、ポリシリコンからなる容量対極電極３
及びゲート電極４を形成する。

客に、基板１上の全面に、第１の層間絶縁膜７ａを従来
の約２倍の厚さで形成する。そして、メモリセルアレイ
領域の第１の層間絶縁膜７ａ上にのみレジストマスクを
形成し、第１の層間絶縁膜７ａに対してエツチングバッ
クを施すことにより、周辺回路領域に従来の層間絶縁膜
の約１／２の厚さの層間絶縁膜７ｂを形成する。

次に、前記レジストマスクを除去した後、層間絶縁膜７
ａ、７ｂの所定領域に、ソース嗜ドレイン領域９，１０
に夫々到達するコンタクトホール１１．１２を形成する
。このとき、メモリセルアレイ領域においては、ラウン
ドエツチングを施すことにより、なだらかな傾斜面を有
するコンタクトホール１１を形成する。

次に、層間絶縁膜７ａ、７ｂ上に、コンタクトホール１
１，１２を埋め込むようにしてシリサイド膜を形成し、
その後このシリサイド膜を所定の形状にパターニングし
て、シリサイド配線５を形成する。

次に、基板１上の全面に第２の眉間絶縁膜８ａを従来の
眉間絶縁膜の約２倍の厚さで形成する。

そして、メモリセルアレイ領域の第２の層間絶縁膜８ａ
上にのみレジストマスクを形成し、第２の層間絶縁膜８
ａに対してエツチングバックを施すことにより、周辺回
路領域に従来の約１／２の膜厚の層間絶縁膜８ｂを形成
する。その後、前記レジストマスクを除去する。

次に、周辺回路領域の第２の層間絶縁膜８ｂの表面から
ソース・ドレイン領域１ｏに到達するコンタクトホール
１３を選択的に形成する。

次いで、基板１上の全面にコンタクトホール１３を埋め
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線６を形成する。これにより、本実施例に係る半導体
メモリ集積回路装置が完成する。

口発明の効果コ 以上説明したように本発明によれば、メモリセルアレイ
領域の層間絶縁膜の厚さが周辺回路領域の層間絶縁膜の
厚さの１．２倍以上に厚く形成されているから、デイジ
ット線の寄生容量が低減されると共に、コンタクトホー
ルを埋め込むようにして形成される配線の被覆性が向上
する。従って、半導体メモリ集積回路装置の高速化及び
高密度化か達成されると共に、信頼性が向上するという
効果を奏する。

また、本発明方法によれば、層間絶縁膜を形成した後、
メモリセルアレイ領域にレジストマスクを形成し、周辺
回路領域の層間絶縁膜をエツチングバックするから、上
述の高速化及び高密度化された高信頼性の半導体メモリ
集積装置を容易に形成することができる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）は本発明の実施例に係る半導体
刃モリ集積回路装置を示す断面図、第２図（ａ）及び（
ｂ）は従来の半導体メモリ集積回路装置を示す断面図で
ある。 １；半導体基板、２；電荷蓄積領域、３；容凰対極電極
、４：ゲート電極、５；シリサイド配線、６；アルミニ
ウム配線、７．７ａ＋　７ｂ；第１の層間絶縁膜、８，
８ａ、８ｂ；第２の居間絶縁膜、９．１０；ソース−ド
レイン領域、１１，１２゜１３；コンタクＩ・ホール、
１４；酸化膜、１５；絶縁膜

Claims (2)

【特許請求の範囲】
1. （１）メモリセルアレイが形成されたメモリセルアレイ
   領域及び周辺回路が形成された周辺回路領域を有する半
   導体メモリセル集積回路装置において、前記メモリセル
   アレイ領域における配線層間を絶縁する層間絶縁膜の平
   均膜厚は前記周辺回路領域における層間絶縁膜の平均膜
   厚の１．２倍以上であることを特徴とする半導体メモリ
   集積回路装置。
2. （２）メモリセルアレイが配置されるメモリセルアレイ
   領域及び周辺回路が配置される周辺回路領域を有する半
   導体メモリセル集積回路装置の製造方法において、半導
   体基板上に絶縁膜を介して第１の配線層を形成する工程
   と、この第１の配線層上に層間絶縁膜を形成する工程と
   、前記メモリセルアレイ領域の前記層間絶縁膜上にレジ
   ストマスクをパターン形成する工程と、エッチングバッ
   クにより前記周辺回路領域の層間絶縁膜の膜厚を減少さ
   せて前記メモリセルアレイ領域の層間絶縁膜の膜厚を前
   記周辺回路領域の層間絶縁膜の膜厚の１．２倍以上にす
   る工程と、前記レジスト膜を除去する工程と、前記層間
   絶縁膜上に第２の配線層を形成する工程とを有すること
   を特徴とする半導体メモリ集積回路装置の製造方法。