JPH0457114B2 - - Google Patents
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- JPH0457114B2 JPH0457114B2 JP59223709A JP22370984A JPH0457114B2 JP H0457114 B2 JPH0457114 B2 JP H0457114B2 JP 59223709 A JP59223709 A JP 59223709A JP 22370984 A JP22370984 A JP 22370984A JP H0457114 B2 JPH0457114 B2 JP H0457114B2
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- electrodes
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のトランジスタを並列に接続して
冗長性を持たせるために薄膜トランジスタ回路の
製造方法に係り、特に、並列に接続されるトラン
ジスタのうち不良のトランジスタを電気的に絶縁
して、良品のトランジスタのみを選択的に共通接
続する方法に関するものである。
冗長性を持たせるために薄膜トランジスタ回路の
製造方法に係り、特に、並列に接続されるトラン
ジスタのうち不良のトランジスタを電気的に絶縁
して、良品のトランジスタのみを選択的に共通接
続する方法に関するものである。
EL、液晶、PDP等のマトリツクス型表示デバ
イスを駆動するに際して、駆動の安定化、装置の
コンパクト化のために、表示デバイスと同一基板
上に直接能動素子である薄膜トランジスタを形成
し、表示デバイスの各電極対応に接続して駆動す
る方法が採られている。
イスを駆動するに際して、駆動の安定化、装置の
コンパクト化のために、表示デバイスと同一基板
上に直接能動素子である薄膜トランジスタを形成
し、表示デバイスの各電極対応に接続して駆動す
る方法が採られている。
この場合、基板上に形成された複数の薄膜トラ
ンジスタのうち、１個でも不良のトランジスタが
あると表示デバイスが不良となるので、高い歩留
を得ることが困難である。その対策として表示デ
バイスの１つの電極に対して複数の薄膜トランジ
スタを並列に接続することによつて、冗長性を持
たせる方法が検討されている。
ンジスタのうち、１個でも不良のトランジスタが
あると表示デバイスが不良となるので、高い歩留
を得ることが困難である。その対策として表示デ
バイスの１つの電極に対して複数の薄膜トランジ
スタを並列に接続することによつて、冗長性を持
たせる方法が検討されている。
第３図、第４図および第５図は１つの表示電極
に複数の逆スタガー形アモルフアスシリコン薄膜
トランジスタを接続した表示デバイスの表示電極
とトランジスタ部分の構造を示す平面図、Ａ−
A′断面図およびＢ−B′断面図である。
に複数の逆スタガー形アモルフアスシリコン薄膜
トランジスタを接続した表示デバイスの表示電極
とトランジスタ部分の構造を示す平面図、Ａ−
A′断面図およびＢ−B′断面図である。
表示電極２１の形成されたガラス基板１上に、
クロム等の金属でゲートバスライン３および各表
示電極対応にゲート電極がパターニングされてい
る。その上に窒化シリコンの絶縁層２２、アモル
フアスシリコン薄膜２３が連続して成膜された
後、フオトレジスト膜が塗布され、ゲート電極３
１をマスクにしてガラス基板１側より露出され、
続いて、現像される。
クロム等の金属でゲートバスライン３および各表
示電極対応にゲート電極がパターニングされてい
る。その上に窒化シリコンの絶縁層２２、アモル
フアスシリコン薄膜２３が連続して成膜された
後、フオトレジスト膜が塗布され、ゲート電極３
１をマスクにしてガラス基板１側より露出され、
続いて、現像される。
さらに、その上に電極とのオーミツクコンタク
トのためのn+アモルフアスシリコン膜２４およ
びアルミニウム膜が形成された後、ドレイン電極
４１〜４５、ソース電極５１〜５５および素子分
離のパターニングを行うと共に、ゲート電極３１
上のn+アモルフアスシリコン膜とアルミニウム
膜が感光性樹脂膜と共に剥離され、ゲート電極３
１を挟んでアルミニウムのドレイン電極４１〜４
５とソース電極５１〜５５が形成される。
トのためのn+アモルフアスシリコン膜２４およ
びアルミニウム膜が形成された後、ドレイン電極
４１〜４５、ソース電極５１〜５５および素子分
離のパターニングを行うと共に、ゲート電極３１
上のn+アモルフアスシリコン膜とアルミニウム
膜が感光性樹脂膜と共に剥離され、ゲート電極３
１を挟んでアルミニウムのドレイン電極４１〜４
５とソース電極５１〜５５が形成される。
その後、並列して設けられたトランジスタのド
レイン電極４１〜４５共通のドレインバスライン
４に、また、ソース電極５１〜５５が表示接続線
８１〜８５に、それぞれ層間絶縁層２５に設けら
れたコンタクトホール６１〜６５，７１〜７５を
介して接続されている。
レイン電極４１〜４５共通のドレインバスライン
４に、また、ソース電極５１〜５５が表示接続線
８１〜８５に、それぞれ層間絶縁層２５に設けら
れたコンタクトホール６１〜６５，７１〜７５を
介して接続されている。
しかし、薄膜トランジスタの製作工程において
は、第４図のごとく下部のゲート電極３１と上部
のドレイン電極４２、または、第５図のごとく下
部のゲート電極３１と上部のソース電極５４との
間に短絡箇所９１および９２がしばしば発生す
る。
は、第４図のごとく下部のゲート電極３１と上部
のドレイン電極４２、または、第５図のごとく下
部のゲート電極３１と上部のソース電極５４との
間に短絡箇所９１および９２がしばしば発生す
る。
複数のトランジスタを並列に接続すると、この
短絡不良のトランジスタを通して、第４図のよう
にゲート電極３１とドレイン電極４２が短絡して
いる場合には、ドレインバスライン４に共通に接
続された複数のトランジスタ全部が短絡されて使
用不能となり、１ライン全部に表示欠陥が生じ
る。また、第５図のようにゲート電極３１とソー
ス電極５４が短絡している場合には、１箇所の表
示欠陥となる。
短絡不良のトランジスタを通して、第４図のよう
にゲート電極３１とドレイン電極４２が短絡して
いる場合には、ドレインバスライン４に共通に接
続された複数のトランジスタ全部が短絡されて使
用不能となり、１ライン全部に表示欠陥が生じ
る。また、第５図のようにゲート電極３１とソー
ス電極５４が短絡している場合には、１箇所の表
示欠陥となる。
そこで、短絡不良のトランジスタが共通のドレ
インバスライン４および表示電極接続線８４に接
続されないように、上部のドレイン電極およびソ
ース電極が形成された時点で、全数のトランジス
タについてゲートバスライン３とドレイン電極４
１〜４５、ゲートバスライン３とソース電極５１
〜５５の短絡を調べ、短絡不良のトランジスタの
配線をレーザで切断した後、層間絶縁層２５を設
け、コンタクトホール６１〜６５，７１〜７５を
介して、それぞれドレインバスライン４および表
示接続線８１〜８５に接続していた。
インバスライン４および表示電極接続線８４に接
続されないように、上部のドレイン電極およびソ
ース電極が形成された時点で、全数のトランジス
タについてゲートバスライン３とドレイン電極４
１〜４５、ゲートバスライン３とソース電極５１
〜５５の短絡を調べ、短絡不良のトランジスタの
配線をレーザで切断した後、層間絶縁層２５を設
け、コンタクトホール６１〜６５，７１〜７５を
介して、それぞれドレインバスライン４および表
示接続線８１〜８５に接続していた。
上記従来の薄膜トランジスタの製造方法にあつ
ては、冗長性を持たせ１つの表示電極に複数のト
ランジスタを設けても、短絡不良トランジスタを
通して共通接続されているトランジスタ全てが駆
動不能になるので、製造工程中で全数のトランジ
スタを検査して、不良トランジスタを除去しなけ
ればならないという問題があつた。
ては、冗長性を持たせ１つの表示電極に複数のト
ランジスタを設けても、短絡不良トランジスタを
通して共通接続されているトランジスタ全てが駆
動不能になるので、製造工程中で全数のトランジ
スタを検査して、不良トランジスタを除去しなけ
ればならないという問題があつた。
本発明は、上記問題点を解消した薄膜トランジ
スタを提供するもので、その手段は、複数の薄膜
トランジスタ間の上部電極を共通接続する前に、
電解溶液中で下部電極から電圧を印加して、下部
電極と短絡状態にある上部電極の露出部表面に選
択的に陽極酸化膜を形成することを特徴とする薄
膜トランジスタの製造方法によつて解決される。
スタを提供するもので、その手段は、複数の薄膜
トランジスタ間の上部電極を共通接続する前に、
電解溶液中で下部電極から電圧を印加して、下部
電極と短絡状態にある上部電極の露出部表面に選
択的に陽極酸化膜を形成することを特徴とする薄
膜トランジスタの製造方法によつて解決される。
上記薄膜トランジスタの製造方法においては、
上部電極上に共通接続配線が形成されても、短絡
不良のトランジスタの上部電極は露出部に絶縁性
の陽極酸化膜が形成されているので、共通配線か
ら電気的に切り離される。
上部電極上に共通接続配線が形成されても、短絡
不良のトランジスタの上部電極は露出部に絶縁性
の陽極酸化膜が形成されているので、共通配線か
ら電気的に切り離される。
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図および第２図は本発明の並列接続された
複数の逆スタガー形アモルフアスシリコン薄膜ト
ランジスラの製造工程を説明するための断面図
で、第１図はゲート電極とドレイン電極の間に、
また、第２図はゲート電極とソース電極の間に短
絡箇所がある場合について示されている。
複数の逆スタガー形アモルフアスシリコン薄膜ト
ランジスラの製造工程を説明するための断面図
で、第１図はゲート電極とドレイン電極の間に、
また、第２図はゲート電極とソース電極の間に短
絡箇所がある場合について示されている。
第１図ａは上部電極（ドレイン電極およびソー
ス電極）が形成された状態を示す図で、ガラス基
板１上に表示電極２１、ゲートバスライン（図示
せず）および各表示電極対応にゲート電極３１が
形成され、その上に絶縁層２２、アモルフアスシ
リコン薄膜２３が連続して成膜され、フオトレジ
スト膜が塗布されてゲート電極３１をマスクにし
てガラス基板１側より露光され、続いて、現像さ
れる。
ス電極）が形成された状態を示す図で、ガラス基
板１上に表示電極２１、ゲートバスライン（図示
せず）および各表示電極対応にゲート電極３１が
形成され、その上に絶縁層２２、アモルフアスシ
リコン薄膜２３が連続して成膜され、フオトレジ
スト膜が塗布されてゲート電極３１をマスクにし
てガラス基板１側より露光され、続いて、現像さ
れる。
その上にn+アモルフアスシリコン膜２４およ
びアルミニウム膜が成膜された後、ゲート電極３
１上のn+アモルフアスシリコン膜とアルミニウ
ム膜が感光性樹脂膜と共に剥離されて、ゲート電
極３１を挟んでアルミニウムのドレイン電極４２
とソース電極５２が形成され、さらに、その上に
コンタクトホール６２，７２を有する層間絶縁層
２５が設けられている。
びアルミニウム膜が成膜された後、ゲート電極３
１上のn+アモルフアスシリコン膜とアルミニウ
ム膜が感光性樹脂膜と共に剥離されて、ゲート電
極３１を挟んでアルミニウムのドレイン電極４２
とソース電極５２が形成され、さらに、その上に
コンタクトホール６２，７２を有する層間絶縁層
２５が設けられている。
第１図ｂは陽極酸化膜の形成工程を説明するた
めの図で、ガラス基板１を電解溶液例えば２％の
硫酸（H2SO4）溶液中に入れ、全てのゲートバ
スラインをまとめて陽極にして通電されると、ゲ
ート電極３１と短絡状態にあるドレイン電極４２
は短絡箇所９１を通して電気的に接続されている
ので、コンタクトホール６２から電解溶液中に露
出している部分が陽極酸化され、陽極酸化膜
（Al2O3）９３が表面にできる。しかし、ゲート
電極３１と短絡していないソース電極５２はコン
タクトホール７２から電解溶液中に露出していて
も、ゲート電極３１と電気的に接続されていない
ので、酸化膜はできない。
めの図で、ガラス基板１を電解溶液例えば２％の
硫酸（H2SO4）溶液中に入れ、全てのゲートバ
スラインをまとめて陽極にして通電されると、ゲ
ート電極３１と短絡状態にあるドレイン電極４２
は短絡箇所９１を通して電気的に接続されている
ので、コンタクトホール６２から電解溶液中に露
出している部分が陽極酸化され、陽極酸化膜
（Al2O3）９３が表面にできる。しかし、ゲート
電極３１と短絡していないソース電極５２はコン
タクトホール７２から電解溶液中に露出していて
も、ゲート電極３１と電気的に接続されていない
ので、酸化膜はできない。
第１図ｃはトランジスタの完成状態を示す図
で、ドレイン電極４２は共通のドレインバスライ
ン４に、また、ソース電極５２は表示接続線８２
に、それぞれ接続されて薄膜トランジスタが完成
する。短絡箇所９１があるトランジスタのドレイ
ン電極４２は陽極酸化膜９３によつて、共通ドレ
インバスライン４と絶縁され、電気的に切り離さ
れている。
で、ドレイン電極４２は共通のドレインバスライ
ン４に、また、ソース電極５２は表示接続線８２
に、それぞれ接続されて薄膜トランジスタが完成
する。短絡箇所９１があるトランジスタのドレイ
ン電極４２は陽極酸化膜９３によつて、共通ドレ
インバスライン４と絶縁され、電気的に切り離さ
れている。
第２図はソース電極５４側でゲート電極３１と
の間に、短絡箇所９２があるトランジスタの完成
状態を示す断面図で、第１図ｃの場合と同様に、
ゲート電極３１と短絡状態にあるソース電極５４
は短絡箇所９２を通して電気的に接続されている
ので、コンタクトホール７４から電解溶液中に露
出している部分が陽極酸化され、陽極酸化膜
（Al2O3）９４が表面にできる。
の間に、短絡箇所９２があるトランジスタの完成
状態を示す断面図で、第１図ｃの場合と同様に、
ゲート電極３１と短絡状態にあるソース電極５４
は短絡箇所９２を通して電気的に接続されている
ので、コンタクトホール７４から電解溶液中に露
出している部分が陽極酸化され、陽極酸化膜
（Al2O3）９４が表面にできる。
ドレイン電極４４は共通のドレインバスライン
４に、また、ソース電極５４は表示接続線８４
に、それぞれ接続されて薄膜トランジスタが完成
する。短絡箇所９２があるトランジスタのソース
電極５４は陽極酸化膜９４によつて表示接続線８
４と絶縁され、電気的に切り離されている。
４に、また、ソース電極５４は表示接続線８４
に、それぞれ接続されて薄膜トランジスタが完成
する。短絡箇所９２があるトランジスタのソース
電極５４は陽極酸化膜９４によつて表示接続線８
４と絶縁され、電気的に切り離されている。
以上説明したように本発明によれば、トランジ
スタの製造工程中に陽極酸化工程を追加すること
により、短絡不良トランジスタを検査することな
く、共通配線から選択的に容易に切り離すことが
でき、工数が大幅に減少でき、かつ、検査もれの
恐れもないといつた効果がある。
スタの製造工程中に陽極酸化工程を追加すること
により、短絡不良トランジスタを検査することな
く、共通配線から選択的に容易に切り離すことが
でき、工数が大幅に減少でき、かつ、検査もれの
恐れもないといつた効果がある。
第１図および第２図は本発明の並列接続された
複数の逆スタガー形アモルフアスシリコン薄膜ト
ランジスタの製造工程を説明するための断面図、
第３図、第４図および第５図は１つの表示電極に
複数の逆スタガー形のアモルフアスシリコン薄膜
トランジスタを接続した表示デバイスの表示電極
とトランジスタ部分の構造を示す平面図、Ａ−
A′断面図およびＢ−B′断面図である。 図において、１はガラス基板、３はゲートバス
ライン、４はドレインバスライン、２１は表示電
極、２２は絶縁層、２３はアモルフアスシリコン
薄膜、２４n+アモルフアスシリコン膜、２５は
層間絶縁層、３１はゲート電極、４１〜４５はド
レイン電極、５１〜５５はソース電極、６１〜６
５，７１〜７５はコンタクトホール、８１〜８５
は表示接続線、９１，９２は短絡箇所、９３，９
４は陽極酸化膜、をそれぞれ示す。
複数の逆スタガー形アモルフアスシリコン薄膜ト
ランジスタの製造工程を説明するための断面図、
第３図、第４図および第５図は１つの表示電極に
複数の逆スタガー形のアモルフアスシリコン薄膜
トランジスタを接続した表示デバイスの表示電極
とトランジスタ部分の構造を示す平面図、Ａ−
A′断面図およびＢ−B′断面図である。 図において、１はガラス基板、３はゲートバス
ライン、４はドレインバスライン、２１は表示電
極、２２は絶縁層、２３はアモルフアスシリコン
薄膜、２４n+アモルフアスシリコン膜、２５は
層間絶縁層、３１はゲート電極、４１〜４５はド
レイン電極、５１〜５５はソース電極、６１〜６
５，７１〜７５はコンタクトホール、８１〜８５
は表示接続線、９１，９２は短絡箇所、９３，９
４は陽極酸化膜、をそれぞれ示す。
Claims (1)
- １ 同一基板上に半導体層を介して制御電極と対
向して入力電極と出力電極が配置されて成る複数
のトランジスタ素子を構成し、各トランジスタ素
子の対応する電極同志を共通接続して並列駆動形
式の薄膜トランジスタを製造する方法において、
各トランジスタ素子の制御電極を共通に形成する
とともに、入力電極および出力電極を個別に電極
を露出させた状態で形成し、入力電極および出力
電極を共通接続する前に、電解溶液中で制御電極
に電圧を印加して、前記制御電極と短絡状態にあ
る入力電極および出力電極の露出部表面に選択的
に陽極酸化膜を形成することを特徴とする薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223709A JPS61100971A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223709A JPS61100971A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100971A JPS61100971A (ja) | 1986-05-19 |
| JPH0457114B2 true JPH0457114B2 (ja) | 1992-09-10 |
Family
ID=16802432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223709A Granted JPS61100971A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100971A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486113A (en) * | 1987-09-29 | 1989-03-30 | Casio Computer Co Ltd | Manufacture of thin film transistor |
| JPH0711642B2 (ja) * | 1988-10-27 | 1995-02-08 | シャープ株式会社 | 表示電極基板の製造方法 |
| FR2662290B1 (fr) * | 1990-05-15 | 1992-07-24 | France Telecom | Procede de realisation d'un ecran d'affichage a matrice active et a condensateurs de stockage et ecran obtenu par ce procede. |
| JP4746557B2 (ja) * | 2004-10-25 | 2011-08-10 | パイオニア株式会社 | 電子回路基板及びその製造方法 |
| JP5568543B2 (ja) * | 2011-12-02 | 2014-08-06 | 株式会社ジャパンディスプレイ | 平面表示装置用アレイ基板の製造方法 |
-
1984
- 1984-10-23 JP JP59223709A patent/JPS61100971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61100971A (ja) | 1986-05-19 |
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