JPH0454676A - Lsi機能セルのレイアウト方法及び装置 - Google Patents
Lsi機能セルのレイアウト方法及び装置Info
- Publication number
- JPH0454676A JPH0454676A JP2164317A JP16431790A JPH0454676A JP H0454676 A JPH0454676 A JP H0454676A JP 2164317 A JP2164317 A JP 2164317A JP 16431790 A JP16431790 A JP 16431790A JP H0454676 A JPH0454676 A JP H0454676A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- net
- noise
- nets
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 21
- 238000013461 design Methods 0.000 abstract description 12
- 238000012545 processing Methods 0.000 description 27
- 238000010586 diagram Methods 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000002452 interceptive effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、LSIチップのパターン設計において利用さ
れる機能セルをレイアウトするレイアウト装置に関する
。
れる機能セルをレイアウトするレイアウト装置に関する
。
(従来の技術)
機能セルのレイアウトを行う場合、設計回路図上にない
寄生素子、例えば、容量、抵抗、トランジスタなどの存
在が機能セルの電気的特性に大きな影響を与える。特に
、高速動作や高精度が要求される回路では、この寄生素
子の存在が原因となって起きる配線ネット間のクロスト
ークが大きな問題となる。そこで、雑音を発生するネッ
ト、雑音の影響を受けやすいネットを特別な方法で配線
するための手法が幾つか提案されている。
寄生素子、例えば、容量、抵抗、トランジスタなどの存
在が機能セルの電気的特性に大きな影響を与える。特に
、高速動作や高精度が要求される回路では、この寄生素
子の存在が原因となって起きる配線ネット間のクロスト
ークが大きな問題となる。そこで、雑音を発生するネッ
ト、雑音の影響を受けやすいネットを特別な方法で配線
するための手法が幾つか提案されている。
例えば、原田他による「アナログスタンダードセルLS
Iの配線手法J (1990年電子情報通信学会春期
全国大会 5A−3−5)では、配線チャネルをアナロ
グ用とデジタル用に分類し、アナログ系、デジタル系の
各配線を行い、概略配線の段階で雑音の影響を受けやす
いネットと雑音を発生するネットの交差回数を評価して
、交差回数を軽減するように工夫している。しかし、こ
の手法では、必ずしも雑音ネットのクロストークの影響
を満足できるまで低減し、配線の交差回数をゼロにする
ことはできない。
Iの配線手法J (1990年電子情報通信学会春期
全国大会 5A−3−5)では、配線チャネルをアナロ
グ用とデジタル用に分類し、アナログ系、デジタル系の
各配線を行い、概略配線の段階で雑音の影響を受けやす
いネットと雑音を発生するネットの交差回数を評価して
、交差回数を軽減するように工夫している。しかし、こ
の手法では、必ずしも雑音ネットのクロストークの影響
を満足できるまで低減し、配線の交差回数をゼロにする
ことはできない。
(発明が解決しようとする課jIl)
このように従来の手法では、高速動作や高精度な動作が
要求される回路の電気的特性で問題となる、配線間のク
ロストークに対する影響を取り除くことは難しい。
要求される回路の電気的特性で問題となる、配線間のク
ロストークに対する影響を取り除くことは難しい。
本発明は上記問題点に鑑みてなされたもので、その目的
とするところは、電気的特性が高品質でありかつ高密度
な機能セルのレイアウトを短時間に簡単に行うことので
きるLSI機能セルのレイアウト装置を提供することに
ある。
とするところは、電気的特性が高品質でありかつ高密度
な機能セルのレイアウトを短時間に簡単に行うことので
きるLSI機能セルのレイアウト装置を提供することに
ある。
(課題を解決するための手段)
上記課題を解決するために、本発明のLSI機能セルの
レイアウト方法は、設計対象となる機能セルのサイズ(
セルの幅と高さ)を設定するステップと、 配線の長さが短くかつこの配線の交差回数が少ない機能
セル内の素子配置の位置を決定するステップと、 前記機能セルの電源ラインを設定するステップと、 各配線のネットに対する雑音の影響度を求め、雑音を発
生するネット、雑音の影響を受けやすいネット及びその
他のネットに分類するステップと、雑音を発生するネッ
トを第1のルールに基づき配線するステップと、 前記雑音の影響度を考慮して、前記雑音を発生するネッ
トの配線に交差することを防止させるための第2のルー
ルに基づき、前記雑音の影響を受けやすいネットを配線
するステップと、その他のネットを配線するステップと
を有することを特徴とする。
レイアウト方法は、設計対象となる機能セルのサイズ(
セルの幅と高さ)を設定するステップと、 配線の長さが短くかつこの配線の交差回数が少ない機能
セル内の素子配置の位置を決定するステップと、 前記機能セルの電源ラインを設定するステップと、 各配線のネットに対する雑音の影響度を求め、雑音を発
生するネット、雑音の影響を受けやすいネット及びその
他のネットに分類するステップと、雑音を発生するネッ
トを第1のルールに基づき配線するステップと、 前記雑音の影響度を考慮して、前記雑音を発生するネッ
トの配線に交差することを防止させるための第2のルー
ルに基づき、前記雑音の影響を受けやすいネットを配線
するステップと、その他のネットを配線するステップと
を有することを特徴とする。
また、本発明のLSI機能セルのレイアウト装置は、設
計対象となる機能セルのサイズを設定する手段と、 配線の長さが短くかつこの配線の交差回数が少ない機能
セル内の素子配置の位置を決定する手段と、 前記機能セルの電源ラインを設定する手段と、各配線の
ネットに対する雑音の影響度を求め、雑音を発生するネ
ット、雑音の影響を受けやすいネット及びその他のネッ
トに分類する手段と、雑音を発生するネットを配線する
手段と、雑音の影響を受けやすいネットを配線する手段
と、 その他のネットを配線する手段とを有することを特徴と
する。。
計対象となる機能セルのサイズを設定する手段と、 配線の長さが短くかつこの配線の交差回数が少ない機能
セル内の素子配置の位置を決定する手段と、 前記機能セルの電源ラインを設定する手段と、各配線の
ネットに対する雑音の影響度を求め、雑音を発生するネ
ット、雑音の影響を受けやすいネット及びその他のネッ
トに分類する手段と、雑音を発生するネットを配線する
手段と、雑音の影響を受けやすいネットを配線する手段
と、 その他のネットを配線する手段とを有することを特徴と
する。。
(作用)
本発明のLSI機能セルのレイアウト方法では、与えら
れたセルサイズに必要な素子を配置し、次に、電源ライ
ンを設定する。この時、配線の長さが短くかつ交差が少
ない概略素子配置位置を決定し、それを初期配置として
無駄なレイアウト・スペースができるだけ発生しないよ
うに素子配置位置を決定する。、次に、各配線ネットに
対する雑音の影響度を決定し、ネットを rタイプ1:雑音を発生する」、 rタイプ2:雑音の影響を受けやすいjl「タイプ3:
その他、特に雑音に関係しない」の三つのタイプに分類
する。この分類を行うことにより、各タイプに対して異
なる配線手法が適用でき、タイプ1とタイプ2の配線同
士を交差しないように配線することが可能となる。
れたセルサイズに必要な素子を配置し、次に、電源ライ
ンを設定する。この時、配線の長さが短くかつ交差が少
ない概略素子配置位置を決定し、それを初期配置として
無駄なレイアウト・スペースができるだけ発生しないよ
うに素子配置位置を決定する。、次に、各配線ネットに
対する雑音の影響度を決定し、ネットを rタイプ1:雑音を発生する」、 rタイプ2:雑音の影響を受けやすいjl「タイプ3:
その他、特に雑音に関係しない」の三つのタイプに分類
する。この分類を行うことにより、各タイプに対して異
なる配線手法が適用でき、タイプ1とタイプ2の配線同
士を交差しないように配線することが可能となる。
そして、タイプ別に各々配線を行い、必要ならrタイプ
1:雑音を発生する」ネットに対して、シールド・ネッ
トとして他のネットとの間に電源ラインを挿入する。こ
れにより雑音の影響を更に少なくすることができる。
1:雑音を発生する」ネットに対して、シールド・ネッ
トとして他のネットとの間に電源ラインを挿入する。こ
れにより雑音の影響を更に少なくすることができる。
本発明によるレイアウト結果と従来のレイアウト手法に
よる結果とを比較した場合、雑音を発生するネットとそ
の影響を受けやすいネットが交差しないため、クロスト
ークによる回路の電気的特性に関する劣化が防止できる
。必要なら雑音を発生ずるネットを容品にシールドする
ことができる。
よる結果とを比較した場合、雑音を発生するネットとそ
の影響を受けやすいネットが交差しないため、クロスト
ークによる回路の電気的特性に関する劣化が防止できる
。必要なら雑音を発生ずるネットを容品にシールドする
ことができる。
即ち、電源ネットなとの電位の安定した配線により、雑
音を発生するネットをシールド可能である。
音を発生するネットをシールド可能である。
このように、従来に比べて電気的特性が高品質でかつ高
密度な機能セルのレイアウトが実現できる。
密度な機能セルのレイアウトが実現できる。
本発明のレイアウト装置によれば、本発明の方法が実行
でき、従って上記と同様な作用がある。
でき、従って上記と同様な作用がある。
(実施例)
以下、図面を用いて本発明の詳細な説明する。
第1図は、本発明の実施例に係るLSI機能セルのレイ
アウト方法のフローチャートを示している。まず、ステ
ップS1において、配置すべき機能セルのサイズを設定
する。この機能セルのサイズとは、セルの高さと幅であ
る。このセルの高さと幅は、第4図(a)に示されるよ
うに定義される。このステップの後に、ステップs2に
おいてセル内の素子の配置位置を決定する。素子の配置
位置が決定すると、ステップs3において各セルの電源
ラインを設定する。この電源ラインは、第4図(b)に
示されるような、セルの周辺領域にに敷設される。次に
、ステップs4において、各配線ネットに対する雑音の
影響度を決定する。雑音の影響度から、各ネットを、 rタイプ1:雑音を発生する」、 「タイプ2:雑音の影響を受けやすい」、rタイプ3:
その他、特に雑音に関係しない」の三つのタイプに分類
する。
アウト方法のフローチャートを示している。まず、ステ
ップS1において、配置すべき機能セルのサイズを設定
する。この機能セルのサイズとは、セルの高さと幅であ
る。このセルの高さと幅は、第4図(a)に示されるよ
うに定義される。このステップの後に、ステップs2に
おいてセル内の素子の配置位置を決定する。素子の配置
位置が決定すると、ステップs3において各セルの電源
ラインを設定する。この電源ラインは、第4図(b)に
示されるような、セルの周辺領域にに敷設される。次に
、ステップs4において、各配線ネットに対する雑音の
影響度を決定する。雑音の影響度から、各ネットを、 rタイプ1:雑音を発生する」、 「タイプ2:雑音の影響を受けやすい」、rタイプ3:
その他、特に雑音に関係しない」の三つのタイプに分類
する。
この分類結果に基づき、ステップs5.s6゜S7にお
いて、各タイプのネットを以下のようにして配線する。
いて、各タイプのネットを以下のようにして配線する。
例えば、タイプlとタイプ2のネットが交差しやすい領
域では、タイプ1の雑音を発生するネットはセル内の素
子に対して右側から配線し、タイプ2の雑音の影響を受
けやすいネットはセル内の素子に対して左側から配線す
る。これらタイプ1、タイプ2、タイプ3のネットの配
線順序は適宜決定すれば良く、ケースバイケースに決定
すれば良い。
域では、タイプ1の雑音を発生するネットはセル内の素
子に対して右側から配線し、タイプ2の雑音の影響を受
けやすいネットはセル内の素子に対して左側から配線す
る。これらタイプ1、タイプ2、タイプ3のネットの配
線順序は適宜決定すれば良く、ケースバイケースに決定
すれば良い。
必要な場合には、ステップs8においてタイプ1の雑音
を発生するネットに対してシールド配線を行う。このシ
ールド配線を設ければ、雑音の影響を更に少なくするこ
とができる。
を発生するネットに対してシールド配線を行う。このシ
ールド配線を設ければ、雑音の影響を更に少なくするこ
とができる。
第2図は、本発明の一実施例に係わるLSI機能セルの
レイアウト装置の全体構成を示すブロック図である。同
図において、データベース9は、LSIのレイアウト設
計に必要な情報を格納した記憶手段であり、データ処理
装置10は、レイアウト設計における種々の処理を行い
、LSI製造川マ用クのマスクパターンデータ14を生
成するものである。コンソール11および対話型エディ
タ12は、レイアウト設計者によって操作され、データ
処理装置10に種々のインストラクションを入力する。
レイアウト装置の全体構成を示すブロック図である。同
図において、データベース9は、LSIのレイアウト設
計に必要な情報を格納した記憶手段であり、データ処理
装置10は、レイアウト設計における種々の処理を行い
、LSI製造川マ用クのマスクパターンデータ14を生
成するものである。コンソール11および対話型エディ
タ12は、レイアウト設計者によって操作され、データ
処理装置10に種々のインストラクションを入力する。
グラフィックデイスプレィ13は、データ処理装置10
により得られたレイアウト結果を表示する表示部である
。
により得られたレイアウト結果を表示する表示部である
。
第3図は、第2図におけるデータベース9およびデータ
処理装置10の具体的な構成を示したものである。素子
ライブラリパターン情報記憶部15、素子間接続情報記
憶部16、デザインル−原情報記憶部17、回路図面情
報記憶部18、回路シミュレーション結果情報記憶部1
9、ネットの雑音影響度評価結果情報記憶部20、レイ
アウト結果情報記憶部21、セルサイズ設定処理装置2
2、セル内素子配置情報処理装置23、セルの電源ライ
ン設定処理装置24、雑音の影響度判定処理装置25、
雑音を発生するネットの配線処理装置26、雑音の影響
を受けやすいネットの配線処理装置27、その他の一般
のネットの配線処理装置28、シールド配線処理装置2
9によって構成される。
処理装置10の具体的な構成を示したものである。素子
ライブラリパターン情報記憶部15、素子間接続情報記
憶部16、デザインル−原情報記憶部17、回路図面情
報記憶部18、回路シミュレーション結果情報記憶部1
9、ネットの雑音影響度評価結果情報記憶部20、レイ
アウト結果情報記憶部21、セルサイズ設定処理装置2
2、セル内素子配置情報処理装置23、セルの電源ライ
ン設定処理装置24、雑音の影響度判定処理装置25、
雑音を発生するネットの配線処理装置26、雑音の影響
を受けやすいネットの配線処理装置27、その他の一般
のネットの配線処理装置28、シールド配線処理装置2
9によって構成される。
次に、以上のように構成されるLSI機能セルのレイア
ウト装置の動作を、第4図(a)〜(e)に示す各工程
のレイアウト図を参照しながら第1図に示すフローチャ
ートに従って説明する。
ウト装置の動作を、第4図(a)〜(e)に示す各工程
のレイアウト図を参照しながら第1図に示すフローチャ
ートに従って説明する。
まず最初に、素子ライブラリパターン情報記憶部15、
素子間接続情報記憶部16及びデザインルール情報記憶
部17のデータを基に、機能セル中に配置する素子およ
び結線すべき配線の本数に従ってセルのサイズを見積り
、セルの幅、高さをセルサイズ設定処理装置22によっ
て、第4図(a)のように設定する(ステップSl)。
素子間接続情報記憶部16及びデザインルール情報記憶
部17のデータを基に、機能セル中に配置する素子およ
び結線すべき配線の本数に従ってセルのサイズを見積り
、セルの幅、高さをセルサイズ設定処理装置22によっ
て、第4図(a)のように設定する(ステップSl)。
次に、索子31の配置位置をセル内素子配置情報処理装
置23で決定するが、その際には、例えば回路図面情報
記憶部18の設計回路図を参照して、配線長がなるべく
短く、交差回数が少ないような素子31の配置位置を素
子間接続情報記憶部16及びデザインルール情報記憶部
17のデータに基づき設定し、配線に必要な素子間のス
ペース33を確保する(ステップs2)。
置23で決定するが、その際には、例えば回路図面情報
記憶部18の設計回路図を参照して、配線長がなるべく
短く、交差回数が少ないような素子31の配置位置を素
子間接続情報記憶部16及びデザインルール情報記憶部
17のデータに基づき設定し、配線に必要な素子間のス
ペース33を確保する(ステップs2)。
そして、セルの電源ライン設定処理装置24により、第
4図(a)に示すように、セルの電源ライン30をセル
の上辺部分、下辺部分に設定する(ステップs3)。
4図(a)に示すように、セルの電源ライン30をセル
の上辺部分、下辺部分に設定する(ステップs3)。
次に、各配線ネットに対する雑音の影響度を雑音の影響
度判定処理装置25により決定する(ステップs 4
)。例えば、回路シミュレーション結果情報記憶部19
にある回路シミュレーションの交流解析結果、過渡解析
結果を参照して、各配線ネットにおける電流・電圧の振
幅1位相の大きさを比較し、「雑音を発生するネット」
、−「雑音の影響を受けやすいネット」、「その他の一
般のネット」に分類し、ネットの雑音影響度評価結果情
報記憶部20に記憶させる。
度判定処理装置25により決定する(ステップs 4
)。例えば、回路シミュレーション結果情報記憶部19
にある回路シミュレーションの交流解析結果、過渡解析
結果を参照して、各配線ネットにおける電流・電圧の振
幅1位相の大きさを比較し、「雑音を発生するネット」
、−「雑音の影響を受けやすいネット」、「その他の一
般のネット」に分類し、ネットの雑音影響度評価結果情
報記憶部20に記憶させる。
そして、ネットの雑音影響度評価結果情報記憶部20か
ら分類データを読みだし、各々の分類に従って配線を行
う。この場合、素子ライブラリパターン情報記憶部15
、素子間接続情報記憶部16及びデザインルール情報記
憶部17に記憶されているデータを参照しながら行う。
ら分類データを読みだし、各々の分類に従って配線を行
う。この場合、素子ライブラリパターン情報記憶部15
、素子間接続情報記憶部16及びデザインルール情報記
憶部17に記憶されているデータを参照しながら行う。
まず第一番目に、雑音を発生するネットの配線処理装置
26において、「雑音を発生するネット34」を配線す
る(ステップs5)。この時に、第4図(b)に示すよ
うに、各ネットに接続される素子端子の位置を参考に、
そのネットを配線するときの優先配線領域32を、セル
の最上位に位置する配線領域か最下位に位置する配線領
域かに振り分ける。また、各素子の端子からr雑音を発
生するネット34」の配線を引き出す場合に、その素子
の右側か左側かどちらか一方に限定する。
26において、「雑音を発生するネット34」を配線す
る(ステップs5)。この時に、第4図(b)に示すよ
うに、各ネットに接続される素子端子の位置を参考に、
そのネットを配線するときの優先配線領域32を、セル
の最上位に位置する配線領域か最下位に位置する配線領
域かに振り分ける。また、各素子の端子からr雑音を発
生するネット34」の配線を引き出す場合に、その素子
の右側か左側かどちらか一方に限定する。
即ち、その他のタイプのネットの配線は反対側から引き
出す。こうして、第4図(C)に示すように、全ての「
雑音を発生するネット34」を配線する。
出す。こうして、第4図(C)に示すように、全ての「
雑音を発生するネット34」を配線する。
第二番目には、雑音の影響を受けやすいネットの配線処
理装置27により、「雑音の影響を受けやすいネット3
6」を配線する(ステップs6)。
理装置27により、「雑音の影響を受けやすいネット3
6」を配線する(ステップs6)。
このネットは、既に配線が終了した「雑音を発生するネ
ット34」と交差せず、かつできるだけ配線長が短くな
るように配線する。そのために、第4図(d)に示すよ
うに、「雑音を発生するネット34」を各素子の端子か
ら引き出す場合とは反対の側から配線を引き出す。
ット34」と交差せず、かつできるだけ配線長が短くな
るように配線する。そのために、第4図(d)に示すよ
うに、「雑音を発生するネット34」を各素子の端子か
ら引き出す場合とは反対の側から配線を引き出す。
第三番目には、その他の一般のネットの配線処理装置2
8により、まだ残っている「その他の一般のネット」を
できるだけ配線長が短くなるように配線する。
8により、まだ残っている「その他の一般のネット」を
できるだけ配線長が短くなるように配線する。
最後に、必要に応じて、シールド配線処理装置29によ
って、「雑音を発生するネット34」と「雑音の影響を
受けやすいネット36ノとの間の雑音の影響をより一層
低減するために、シールド配線38を行う。通常は、電
位の安定した電源ラインでシールドを行うので、第4図
(e)に示すように、「雑音を発生するネット34」を
両側からはさみ込むようにシールド配線38を形成する
。
って、「雑音を発生するネット34」と「雑音の影響を
受けやすいネット36ノとの間の雑音の影響をより一層
低減するために、シールド配線38を行う。通常は、電
位の安定した電源ラインでシールドを行うので、第4図
(e)に示すように、「雑音を発生するネット34」を
両側からはさみ込むようにシールド配線38を形成する
。
シールド配線38の様子を、第5図に拡大して示す。
雑音を発生する配線の順序、手順、即ち引き出し方向、
配線領域などを考慮しない従来の方法で配線した場合に
は、第6図に示すようになる。即ち、第4図(e)の本
発明によるレイアウト結果と比較すると、本発明による
配線結果では、「雑音を発生するネット34」とr雑音
の影響を受けやすいネット36」の交差はないが、従来
手法では交差が存在してしまう。このように本発明によ
れば、電気的特性の高品質なレイアウトが可能となる。
配線領域などを考慮しない従来の方法で配線した場合に
は、第6図に示すようになる。即ち、第4図(e)の本
発明によるレイアウト結果と比較すると、本発明による
配線結果では、「雑音を発生するネット34」とr雑音
の影響を受けやすいネット36」の交差はないが、従来
手法では交差が存在してしまう。このように本発明によ
れば、電気的特性の高品質なレイアウトが可能となる。
以上説明したように、本発明によれば、LSI機能セル
の自動レイアウト、特に寄生素子の存在が原因となって
起こる配線ネット間のクロストークを低減するレイアウ
トが可能となる。従来の自動レイアウト手法による場合
と比較して、設計期m1を短縮でき、かつ電気的特性が
優れた高密度なパターン設計が行なえる。
の自動レイアウト、特に寄生素子の存在が原因となって
起こる配線ネット間のクロストークを低減するレイアウ
トが可能となる。従来の自動レイアウト手法による場合
と比較して、設計期m1を短縮でき、かつ電気的特性が
優れた高密度なパターン設計が行なえる。
第1図は、本発明のレイアウト方法のフローチャート、
第2図は、本発明の一実施例に係わるLSI機能セルの
レイアウト装置の概略的構成を示すブロック図、 第3図は、上記実施例の要部構成を詳細に示すブロック
図、 第4図(a)、(b)、(c)、(d)、(e)は、本
発明の各処理工程の説明図、 第5図は、シールド配線の一例を示す平面拡大図、 第6図は、従来の配線手法によるレイアウト結果例を示
す図である。 9・・・データベース、10・・・データ処理装置、1
1・・・コンソール、12・・・対話型エディタ、13
・・・グラフィックデイスプレィ、14・・・マスクパ
ターンデータ、15・・・素子ライブラリパターン情報
記憶部、16・・・素子間接続情報記憶部、17・・・
デザインルール情報記憶部、18・・・回路図面情報記
憶部、19・・・回路シミュレーション結果情報記憶部
、20・・・ネットの雑音影響度評価結果情報記憶部、
21・・・レイアウト結果情報記憶部、22・・・セル
サイズ設定処理装置、23・・・セル内素子配置情報処
理装置、24・・・セルの電源ライン設定処理装置、2
5・・・雑音の影響度判定処理装置、26・・・雑音を
発生するネットの配線処理装置、27・・・雑音の影響
を受けやすいネットの配線処理装置、28・・・その他
の一般のネットの配線処理装置、29・・・シールド配
線処理装置。 2)2図 出願人代理人 弁理士 鈴江武彦 (a) 34N畜乞発里するネット (c) 第 図 (d) 第 図 (e) 第 図
レイアウト装置の概略的構成を示すブロック図、 第3図は、上記実施例の要部構成を詳細に示すブロック
図、 第4図(a)、(b)、(c)、(d)、(e)は、本
発明の各処理工程の説明図、 第5図は、シールド配線の一例を示す平面拡大図、 第6図は、従来の配線手法によるレイアウト結果例を示
す図である。 9・・・データベース、10・・・データ処理装置、1
1・・・コンソール、12・・・対話型エディタ、13
・・・グラフィックデイスプレィ、14・・・マスクパ
ターンデータ、15・・・素子ライブラリパターン情報
記憶部、16・・・素子間接続情報記憶部、17・・・
デザインルール情報記憶部、18・・・回路図面情報記
憶部、19・・・回路シミュレーション結果情報記憶部
、20・・・ネットの雑音影響度評価結果情報記憶部、
21・・・レイアウト結果情報記憶部、22・・・セル
サイズ設定処理装置、23・・・セル内素子配置情報処
理装置、24・・・セルの電源ライン設定処理装置、2
5・・・雑音の影響度判定処理装置、26・・・雑音を
発生するネットの配線処理装置、27・・・雑音の影響
を受けやすいネットの配線処理装置、28・・・その他
の一般のネットの配線処理装置、29・・・シールド配
線処理装置。 2)2図 出願人代理人 弁理士 鈴江武彦 (a) 34N畜乞発里するネット (c) 第 図 (d) 第 図 (e) 第 図
Claims (2)
- (1)設計対象となる機能セルのサイズを設定するステ
ップと、 配線の長さが短くかつ前記配線の交差回数が少ない機能
セル内の素子配置の位置を決定するステップと、 前記機能セルの電源ラインを設定するステップと、 前記各配線のネットに対する雑音の影響度を求め、雑音
を発生するネット、雑音の影響を受けやすいネット及び
その他のネットに分類するステップと、 雑音を発生するネットを第1のルールに基づき配線する
ステップと、 前記雑音を発生するネットの配線に交差することを防止
させる第2のルールに基づき、前記雑音の影響を受けや
すいネットを配線するステップと、その他のネットを配
線するステップとを有することを特徴とするLSI機能
セルのレイアウト方法。 - (2)設計対象となる機能セルのサイズを設定する手段
と、 配線の長さが短くかつ前記配線の交差回数が少ない機能
セル内の素子配置の位置を決定する手段と、 前記機能セルの電源ラインを設定する手段と、前記各配
線のネットに対する雑音の影響度を求め、雑音を発生す
るネット、雑音の影響を受けやすいネット及びその他の
ネットに分類する手段と、雑音を発生するネットを配線
する手段と、 雑音の影響を受けやすいネットを配線する手段と、 その他のネットを配線する手段とを有することを特徴と
するLSI機能セルのレイアウト装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2164317A JPH0454676A (ja) | 1990-06-25 | 1990-06-25 | Lsi機能セルのレイアウト方法及び装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2164317A JPH0454676A (ja) | 1990-06-25 | 1990-06-25 | Lsi機能セルのレイアウト方法及び装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0454676A true JPH0454676A (ja) | 1992-02-21 |
Family
ID=15790855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2164317A Pending JPH0454676A (ja) | 1990-06-25 | 1990-06-25 | Lsi機能セルのレイアウト方法及び装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0454676A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08101854A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 集積回路の配線設計方法 |
US8026537B2 (en) | 2003-01-20 | 2011-09-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having an oblique global signal wiring and semiconductor integrated circuit wiring method |
-
1990
- 1990-06-25 JP JP2164317A patent/JPH0454676A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08101854A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 集積回路の配線設計方法 |
US8026537B2 (en) | 2003-01-20 | 2011-09-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having an oblique global signal wiring and semiconductor integrated circuit wiring method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2810341B2 (ja) | 超lsi回路のパワーネットワークの分析装置及び分析方法 | |
US5483461A (en) | Routing algorithm method for standard-cell and gate-array integrated circuit design | |
US7957150B2 (en) | Support method and apparatus for printed circuit board | |
US7412683B2 (en) | Printed wiring board design method, program therefor, recording medium storing the program recorded therein, printed wiring board design device using them and CAD system | |
CN107066681A (zh) | 集成电路和制造集成电路的计算机实现方法 | |
US6467070B2 (en) | Design support apparatus for semiconductor devices | |
JPH0454676A (ja) | Lsi機能セルのレイアウト方法及び装置 | |
US5825659A (en) | Method for local rip-up and reroute of signal paths in an IC design | |
JPH10124567A (ja) | 半導体デバイス設計支援装置 | |
JP3498674B2 (ja) | 半導体集積回路装置及びクロック配線方法並びに記録媒体 | |
JP3641209B2 (ja) | 自動配置配線装置および自動配置配線方法 | |
JP2953051B2 (ja) | 導体パターン相互間のクリアランスをチェックする方法 | |
JP2002158284A (ja) | 半導体集積回路の基板雑音解析方法及び半導体集積回路解析装置 | |
JPH06349947A (ja) | 半導体集積回路装置のマスクパターン設計方法および設計装置 | |
JPH1197541A (ja) | 半導体集積回路の設計方法、半導体集積回路の設計システム及びその記録媒体 | |
JP3201463B2 (ja) | 半導体集積回路の設計装置および設計方法 | |
DE10104233B4 (de) | Verfahren zur Zuordnung von Leitungen auf Verdrahtungsebenen für integrierte Halbleiterschaltungsanordnungen | |
JP3062149B2 (ja) | 自動配線方法 | |
JP2803800B2 (ja) | 半導体集積回路装置の配線方法 | |
JPH1166134A (ja) | プリント配線基板設計開発支援システム | |
JPH1117015A (ja) | 半導体集積回路のレイアウト方法 | |
JPH06348780A (ja) | レイアウトエディタ装置 | |
JPH04239977A (ja) | 電子回路パターン設計装置 | |
Tsuchiya et al. | A three-layer over-the-cell multi-channel routing method for a new cell model | |
JPH0440568A (ja) | 配線設計方法 |