JPH0454676A - Ｌｓｉ機能セルのレイアウト方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ＬＳＩチップのパターン設計において利用さ
れる機能セルをレイアウトするレイアウト装置に関する
。

（従来の技術） 機能セルのレイアウトを行う場合、設計回路図上にない
寄生素子、例えば、容量、抵抗、トランジスタなどの存
在が機能セルの電気的特性に大きな影響を与える。特に
、高速動作や高精度が要求される回路では、この寄生素
子の存在が原因となって起きる配線ネット間のクロスト
ークが大きな問題となる。そこで、雑音を発生するネッ
ト、雑音の影響を受けやすいネットを特別な方法で配線
するための手法が幾つか提案されている。

例えば、原田他による「アナログスタンダードセルＬＳ
Ｉの配線手法Ｊ　　（１９９０年電子情報通信学会春期
全国大会　５Ａ−３−５）では、配線チャネルをアナロ
グ用とデジタル用に分類し、アナログ系、デジタル系の
各配線を行い、概略配線の段階で雑音の影響を受けやす
いネットと雑音を発生するネットの交差回数を評価して
、交差回数を軽減するように工夫している。しかし、こ
の手法では、必ずしも雑音ネットのクロストークの影響
を満足できるまで低減し、配線の交差回数をゼロにする
ことはできない。

（発明が解決しようとする課ｊＩｌ） このように従来の手法では、高速動作や高精度な動作が
要求される回路の電気的特性で問題となる、配線間のク
ロストークに対する影響を取り除くことは難しい。

本発明は上記問題点に鑑みてなされたもので、その目的
とするところは、電気的特性が高品質でありかつ高密度
な機能セルのレイアウトを短時間に簡単に行うことので
きるＬＳＩ機能セルのレイアウト装置を提供することに
ある。

〔発明の構成〕

（課題を解決するための手段） 上記課題を解決するために、本発明のＬＳＩ機能セルの
レイアウト方法は、設計対象となる機能セルのサイズ（
セルの幅と高さ）を設定するステップと、 配線の長さが短くかつこの配線の交差回数が少ない機能
セル内の素子配置の位置を決定するステップと、 前記機能セルの電源ラインを設定するステップと、 各配線のネットに対する雑音の影響度を求め、雑音を発
生するネット、雑音の影響を受けやすいネット及びその
他のネットに分類するステップと、雑音を発生するネッ
トを第１のルールに基づき配線するステップと、 前記雑音の影響度を考慮して、前記雑音を発生するネッ
トの配線に交差することを防止させるための第２のルー
ルに基づき、前記雑音の影響を受けやすいネットを配線
するステップと、その他のネットを配線するステップと
を有することを特徴とする。

また、本発明のＬＳＩ機能セルのレイアウト装置は、設
計対象となる機能セルのサイズを設定する手段と、 配線の長さが短くかつこの配線の交差回数が少ない機能
セル内の素子配置の位置を決定する手段と、 前記機能セルの電源ラインを設定する手段と、各配線の
ネットに対する雑音の影響度を求め、雑音を発生するネ
ット、雑音の影響を受けやすいネット及びその他のネッ
トに分類する手段と、雑音を発生するネットを配線する
手段と、雑音の影響を受けやすいネットを配線する手段
と、 その他のネットを配線する手段とを有することを特徴と
する。。

（作用） 本発明のＬＳＩ機能セルのレイアウト方法では、与えら
れたセルサイズに必要な素子を配置し、次に、電源ライ
ンを設定する。この時、配線の長さが短くかつ交差が少
ない概略素子配置位置を決定し、それを初期配置として
無駄なレイアウト・スペースができるだけ発生しないよ
うに素子配置位置を決定する。、次に、各配線ネットに
対する雑音の影響度を決定し、ネットを ｒタイプ１：雑音を発生する」、 ｒタイプ２：雑音の影響を受けやすいｊｌ「タイプ３：
その他、特に雑音に関係しない」の三つのタイプに分類
する。この分類を行うことにより、各タイプに対して異
なる配線手法が適用でき、タイプ１とタイプ２の配線同
士を交差しないように配線することが可能となる。

そして、タイプ別に各々配線を行い、必要ならｒタイプ
１：雑音を発生する」ネットに対して、シールド・ネッ
トとして他のネットとの間に電源ラインを挿入する。こ
れにより雑音の影響を更に少なくすることができる。

本発明によるレイアウト結果と従来のレイアウト手法に
よる結果とを比較した場合、雑音を発生するネットとそ
の影響を受けやすいネットが交差しないため、クロスト
ークによる回路の電気的特性に関する劣化が防止できる
。必要なら雑音を発生ずるネットを容品にシールドする
ことができる。

即ち、電源ネットなとの電位の安定した配線により、雑
音を発生するネットをシールド可能である。

このように、従来に比べて電気的特性が高品質でかつ高
密度な機能セルのレイアウトが実現できる。

本発明のレイアウト装置によれば、本発明の方法が実行
でき、従って上記と同様な作用がある。

（実施例） 以下、図面を用いて本発明の詳細な説明する。

第１図は、本発明の実施例に係るＬＳＩ機能セルのレイ
アウト方法のフローチャートを示している。まず、ステ
ップＳ１において、配置すべき機能セルのサイズを設定
する。この機能セルのサイズとは、セルの高さと幅であ
る。このセルの高さと幅は、第４図（ａ）に示されるよ
うに定義される。このステップの後に、ステップｓ２に
おいてセル内の素子の配置位置を決定する。素子の配置
位置が決定すると、ステップｓ３において各セルの電源
ラインを設定する。この電源ラインは、第４図（ｂ）に
示されるような、セルの周辺領域にに敷設される。次に
、ステップｓ４において、各配線ネットに対する雑音の
影響度を決定する。雑音の影響度から、各ネットを、 ｒタイプ１：雑音を発生する」、 「タイプ２：雑音の影響を受けやすい」、ｒタイプ３：
その他、特に雑音に関係しない」の三つのタイプに分類
する。

この分類結果に基づき、ステップｓ５．ｓ６゜Ｓ７にお
いて、各タイプのネットを以下のようにして配線する。

例えば、タイプｌとタイプ２のネットが交差しやすい領
域では、タイプ１の雑音を発生するネットはセル内の素
子に対して右側から配線し、タイプ２の雑音の影響を受
けやすいネットはセル内の素子に対して左側から配線す
る。これらタイプ１、タイプ２、タイプ３のネットの配
線順序は適宜決定すれば良く、ケースバイケースに決定
すれば良い。

必要な場合には、ステップｓ８においてタイプ１の雑音
を発生するネットに対してシールド配線を行う。このシ
ールド配線を設ければ、雑音の影響を更に少なくするこ
とができる。

第２図は、本発明の一実施例に係わるＬＳＩ機能セルの
レイアウト装置の全体構成を示すブロック図である。同
図において、データベース９は、ＬＳＩのレイアウト設
計に必要な情報を格納した記憶手段であり、データ処理
装置１０は、レイアウト設計における種々の処理を行い
、ＬＳＩ製造川マ用クのマスクパターンデータ１４を生
成するものである。コンソール１１および対話型エディ
タ１２は、レイアウト設計者によって操作され、データ
処理装置１０に種々のインストラクションを入力する。

グラフィックデイスプレィ１３は、データ処理装置１０
により得られたレイアウト結果を表示する表示部である
。

第３図は、第２図におけるデータベース９およびデータ
処理装置１０の具体的な構成を示したものである。素子
ライブラリパターン情報記憶部１５、素子間接続情報記
憶部１６、デザインル−原情報記憶部１７、回路図面情
報記憶部１８、回路シミュレーション結果情報記憶部１
９、ネットの雑音影響度評価結果情報記憶部２０、レイ
アウト結果情報記憶部２１、セルサイズ設定処理装置２
２、セル内素子配置情報処理装置２３、セルの電源ライ
ン設定処理装置２４、雑音の影響度判定処理装置２５、
雑音を発生するネットの配線処理装置２６、雑音の影響
を受けやすいネットの配線処理装置２７、その他の一般
のネットの配線処理装置２８、シールド配線処理装置２
９によって構成される。

次に、以上のように構成されるＬＳＩ機能セルのレイア
ウト装置の動作を、第４図（ａ）〜（ｅ）に示す各工程
のレイアウト図を参照しながら第１図に示すフローチャ
ートに従って説明する。

まず最初に、素子ライブラリパターン情報記憶部１５、
素子間接続情報記憶部１６及びデザインルール情報記憶
部１７のデータを基に、機能セル中に配置する素子およ
び結線すべき配線の本数に従ってセルのサイズを見積り
、セルの幅、高さをセルサイズ設定処理装置２２によっ
て、第４図（ａ）のように設定する（ステップＳｌ）。

次に、索子３１の配置位置をセル内素子配置情報処理装
置２３で決定するが、その際には、例えば回路図面情報
記憶部１８の設計回路図を参照して、配線長がなるべく
短く、交差回数が少ないような素子３１の配置位置を素
子間接続情報記憶部１６及びデザインルール情報記憶部
１７のデータに基づき設定し、配線に必要な素子間のス
ペース３３を確保する（ステップｓ２）。

そして、セルの電源ライン設定処理装置２４により、第
４図（ａ）に示すように、セルの電源ライン３０をセル
の上辺部分、下辺部分に設定する（ステップｓ３）。

次に、各配線ネットに対する雑音の影響度を雑音の影響
度判定処理装置２５により決定する（ステップｓ　４　
）。例えば、回路シミュレーション結果情報記憶部１９
にある回路シミュレーションの交流解析結果、過渡解析
結果を参照して、各配線ネットにおける電流・電圧の振
幅１位相の大きさを比較し、「雑音を発生するネット」
、−「雑音の影響を受けやすいネット」、「その他の一
般のネット」に分類し、ネットの雑音影響度評価結果情
報記憶部２０に記憶させる。

そして、ネットの雑音影響度評価結果情報記憶部２０か
ら分類データを読みだし、各々の分類に従って配線を行
う。この場合、素子ライブラリパターン情報記憶部１５
、素子間接続情報記憶部１６及びデザインルール情報記
憶部１７に記憶されているデータを参照しながら行う。

まず第一番目に、雑音を発生するネットの配線処理装置
２６において、「雑音を発生するネット３４」を配線す
る（ステップｓ５）。この時に、第４図（ｂ）に示すよ
うに、各ネットに接続される素子端子の位置を参考に、
そのネットを配線するときの優先配線領域３２を、セル
の最上位に位置する配線領域か最下位に位置する配線領
域かに振り分ける。また、各素子の端子からｒ雑音を発
生するネット３４」の配線を引き出す場合に、その素子
の右側か左側かどちらか一方に限定する。

即ち、その他のタイプのネットの配線は反対側から引き
出す。こうして、第４図（Ｃ）に示すように、全ての「
雑音を発生するネット３４」を配線する。

第二番目には、雑音の影響を受けやすいネットの配線処
理装置２７により、「雑音の影響を受けやすいネット３
６」を配線する（ステップｓ６）。

このネットは、既に配線が終了した「雑音を発生するネ
ット３４」と交差せず、かつできるだけ配線長が短くな
るように配線する。そのために、第４図（ｄ）に示すよ
うに、「雑音を発生するネット３４」を各素子の端子か
ら引き出す場合とは反対の側から配線を引き出す。

第三番目には、その他の一般のネットの配線処理装置２
８により、まだ残っている「その他の一般のネット」を
できるだけ配線長が短くなるように配線する。

最後に、必要に応じて、シールド配線処理装置２９によ
って、「雑音を発生するネット３４」と「雑音の影響を
受けやすいネット３６ノとの間の雑音の影響をより一層
低減するために、シールド配線３８を行う。通常は、電
位の安定した電源ラインでシールドを行うので、第４図
（ｅ）に示すように、「雑音を発生するネット３４」を
両側からはさみ込むようにシールド配線３８を形成する
。

シールド配線３８の様子を、第５図に拡大して示す。

雑音を発生する配線の順序、手順、即ち引き出し方向、
配線領域などを考慮しない従来の方法で配線した場合に
は、第６図に示すようになる。即ち、第４図（ｅ）の本
発明によるレイアウト結果と比較すると、本発明による
配線結果では、「雑音を発生するネット３４」とｒ雑音
の影響を受けやすいネット３６」の交差はないが、従来
手法では交差が存在してしまう。このように本発明によ
れば、電気的特性の高品質なレイアウトが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、ＬＳＩ機能セル
の自動レイアウト、特に寄生素子の存在が原因となって
起こる配線ネット間のクロストークを低減するレイアウ
トが可能となる。従来の自動レイアウト手法による場合
と比較して、設計期ｍ１を短縮でき、かつ電気的特性が
優れた高密度なパターン設計が行なえる。

【図面の簡単な説明】

第１図は、本発明のレイアウト方法のフローチャート、 第２図は、本発明の一実施例に係わるＬＳＩ機能セルの
レイアウト装置の概略的構成を示すブロック図、 第３図は、上記実施例の要部構成を詳細に示すブロック
図、 第４図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、本
発明の各処理工程の説明図、 第５図は、シールド配線の一例を示す平面拡大図、 第６図は、従来の配線手法によるレイアウト結果例を示
す図である。 ９・・・データベース、１０・・・データ処理装置、１
１・・・コンソール、１２・・・対話型エディタ、１３
・・・グラフィックデイスプレィ、１４・・・マスクパ
ターンデータ、１５・・・素子ライブラリパターン情報
記憶部、１６・・・素子間接続情報記憶部、１７・・・
デザインルール情報記憶部、１８・・・回路図面情報記
憶部、１９・・・回路シミュレーション結果情報記憶部
、２０・・・ネットの雑音影響度評価結果情報記憶部、
２１・・・レイアウト結果情報記憶部、２２・・・セル
サイズ設定処理装置、２３・・・セル内素子配置情報処
理装置、２４・・・セルの電源ライン設定処理装置、２
５・・・雑音の影響度判定処理装置、２６・・・雑音を
発生するネットの配線処理装置、２７・・・雑音の影響
を受けやすいネットの配線処理装置、２８・・・その他
の一般のネットの配線処理装置、２９・・・シールド配
線処理装置。 ２）２図 出願人代理人　弁理士　鈴江武彦 （ａ） ３４Ｎ畜乞発里するネット （ｃ） 第 図 （ｄ） 第 図 （ｅ） 第 図

Claims (2)

【特許請求の範囲】
1. （１）設計対象となる機能セルのサイズを設定するステ
   ップと、 配線の長さが短くかつ前記配線の交差回数が少ない機能
   セル内の素子配置の位置を決定するステップと、 前記機能セルの電源ラインを設定するステップと、 前記各配線のネットに対する雑音の影響度を求め、雑音
   を発生するネット、雑音の影響を受けやすいネット及び
   その他のネットに分類するステップと、 雑音を発生するネットを第１のルールに基づき配線する
   ステップと、 前記雑音を発生するネットの配線に交差することを防止
   させる第２のルールに基づき、前記雑音の影響を受けや
   すいネットを配線するステップと、その他のネットを配
   線するステップとを有することを特徴とするＬＳＩ機能
   セルのレイアウト方法。
2. （２）設計対象となる機能セルのサイズを設定する手段
   と、 配線の長さが短くかつ前記配線の交差回数が少ない機能
   セル内の素子配置の位置を決定する手段と、 前記機能セルの電源ラインを設定する手段と、前記各配
   線のネットに対する雑音の影響度を求め、雑音を発生す
   るネット、雑音の影響を受けやすいネット及びその他の
   ネットに分類する手段と、雑音を発生するネットを配線
   する手段と、 雑音の影響を受けやすいネットを配線する手段と、 その他のネットを配線する手段とを有することを特徴と
   するＬＳＩ機能セルのレイアウト装置。