JPH045219B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 ECC回路を備えたメモリシステムのメモリエ
ラー処理方式であつて、修正可能なエラーのメモ
リ修正を直ちに行わず、所定のタイミングまでに
そのアドレスに書き込みがなかつた時、そのデー
タのメモリ修正を行うことによつて、データ修正
の減少を図る。

〔産業上の利用分野〕

本発明はメモリデータの検出および修正を行う
回路（ECC回路）を有するメモリシステムのエ
ラーが発生した場合の処理方式に関するものであ
る。

情報処理装置に使用される半導体はその集積化
が進むにつれて、極めて微弱な電気信号で動作す
るようになつている。

従つて、外来ノイズ、例えば、α線にも感動す
るので、防止策を構じているものの完全には防ぎ
切れずエラー障害を発生する。

システムが膨大になるにともなつて、障害発生
による損害も大きくなるので、このような一過性
障害は自動修正する方式がとられている。

メモリから読み出したデータにエラーが発生し
た場合に、予めエラーコレクテイングコード
（ECC）を付加してあり、エラーが発生してもデ
ータの中の１ビツトであれば、その付加された
ECCに基づいて正しいデータに復元し、２ビツ
ト以上のエラーであればエラー検出してエラー障
害とする。

しかしならが、読み出しデータのエラー発生を
検出して、ECCによつて修正したデータを送出
し、直ちにメモリデータを修正しても、次にその
アドレスのデータを読み出す以前に、データの書
き込みがあつた場合には、そのアドレスのデータ
は書き換えられてしまうので、折角のデータ修正
が無駄になる。

これらデータの修正、再書き込みの間はメモリ
が占有されるので、データの修正、再書き込み中
に書き込みまたは読み出しの処理要求があつた場
合には、書き込みまたは読み出しの処理が待たさ
れ、システム処理時間がそれだけかかることにな
る。

従つて、修正、書き込みの回数をできるだけ減
らしてデータ処理時間をできるだけ短縮する合理
的な方式が要望されている。

〔従来の技術〕

第４図は従来のECC回路を備えたメモリシス
テムのブロツク図を示す。

メモリ１にに格納されているデータを読み出す
場合、読み出し命令によつてアドレスが指示され
ると、そのアドレスのデータがレジスタ２に格納
される。

ECC回路３を備えたメモリシステムでは、
ECC回路３がこのデータをチエツクして、１ビ
ツトエラーを検出すると、データに付与された
ECCに基づいて正しいデータに復元し、レジス
タ２から送出される。

一方、修正されたデータはメモリの同じアドレ
スに書き込まれる。即ち、メモリのデータも修正
される。

また、ECC回路３が２ビツト以上のエラーが
発生していることを検出すると、ECC回路３で
は自動修正ができず、データエラーとして別のエ
ラー処理が行われることになる。

〔発明が解決しようとする問題点〕

ECC回路によつてエラー修正を行うメモリシ
ステムにおいては、修正可能なエラーが発生した
場合には通常即座に修正が行われる。

しかしながら、修正されたデータが参照される
以前に同じアドレスにデータが書き込まれる場
合、その前のデータは消去されて新しいデータと
置換されることになるので、折角の修正格納する
処理は無駄になつてしまう。

従つて、メモリの書き替え回数の減少を図つた
合理的なエラー処理方式が望まれている。

〔問題点を解決するための手段〕 第１図は本発明のメモリエラー処理方式の原理
ブロツク図である。

図において、１はデータを格納したメモリ、２
は読み出し命令によつて読み出されたデータを格
納するレジスタ、３はレジスタ２のデータをチエ
ツクする従来と同じ機能をもつECC回路、４は
ECC回路３とその検出されたエラーデータのア
ドレスを記憶するエラーアドレスメモリ４１と、
メモリのエラー回数を計数するカウンタ４２とか
らなるECC処理部である。

エラーアドレスメモリ４１の内容は所定のタイ
ミング、例えば次のレベルチエンジ信号（１つの
プロセツサにおいて、複数のそれぞれ独立に動作
して、異なる作業を行う実行レベルを設けている
時に、そのレベル間の遷移を指示する信号）まで
に、メモリの同じアドレスに書き込みがあつた
時、また書き込みがなかつた場合は、レベルチエ
ンジ信号の入力時にクリヤされ、書き込みがなか
つた場合には、そのアドレスに修正データが書き
込まれる。

カウンタ４２はエラーアドレスメモリ４１に登
録されたアドレス数を計数する。

また、メモリのエラーの回数、即ちカウンタ４
２の値が所定の回数に達すれば、同じアドレスへ
の書き込みの有無によらずエラーの修正格納が行
われる。

〔作用〕

エラーが発生しても直ちにメモリに格納されて
いるデータを修正しないで、所定のタイミングま
で修正を留保し、それまでに書き込みがあれば修
正処理は省略できる。

また、レジスタに格納されたエラーデータは、
検出されると直ちに修正されるので、本来のエラ
ーコレクテイングの機能は損なわれることなく、
しかも次段の処理には何等の影響も生じてはいな
い。

〔実施例〕

以下、図面を参照してこの発明の実施例を詳細
に説明する。

第２図は本発明のメモリエラー処理方式の一実
施例のブロツク図。

第３図はその状態遷移図である。

なお、全図を通じて同一符号は同一対象物を示
す。

５はメモリ１の読み／書きのアドレスを指示す
るアドレスレジスタで、ECC処理部４のエラー
アドレスメモリ４１と内容の授受を行い、比較回
路６でエラーアドレスメモリ４１の内容と比較で
きる構成となつている。

以下状態遷移図に従つて本発明の方式の実施例
の動作を説明する。

以後、括弧付数字で状態ステツプを示す。

エラーなしの状態(1)に始まり、メモリ１に読み
出しが命令されると、読み出したデータはレジス
タ２に格納され、ECC処理部４のECC回路３が
エラーチエツクを行い、エラーを検出すると修正
可能な１ビツトエラーであれば、修正を行いレジ
スタ２に修正されたデータを格納する。

一方、そのアドレスをエラーアドレスメモリ４
１に登録し、カウンタ４２に₊1を加算する。即
ち、１ビツトエラー１回の状態(2)になる。

更に、次のレベルチエンジ信号が入力するまで
に１ビツトエラーが発生すれば、１ビツトエラー
２回の状態(3)、以下１ビツトエラー３回以上の状
態(4)となる。

そして、エラーアドレスメモリ４１にはエラー
アドレスがその都度登録され、カウンタ４２はそ
の都度₊1される。

この間メモリ１に書き込みがあれば、比較回路
６がその都度エラーアドレスメモリ４１の登録ア
ドレスと比較して登録アドレスであれば、エラー
アドレスメモリ４１からそのアドレスをクリヤ
し、カウンタ４２から１を減じる。

即ち、状態(3)は状態(2)に、状態(2)は状態(1)にな
る。

レベルチエンジ信号が入力すると、状態(2)〜(4)
からリカバリルーチンが作動し、状態(5)となつ
て、エラーアドレムメモリ４１のアドレスのメモ
リ１におけるデータを全て修正し、エラーアドレ
スメモリ４１とカウンタ４２はクリヤする。

この動作が終了すると、状態(1)となる。

状態(1)〜(4)で、２ビツトエラーが発生した場合
は、修正不能の別のエラー処理(6)が行われる。

レベルチエンジ信号が入力する以前にカウンタ
４２の値が予め定められた所定値に達すれば、次
のレベルチエンジ信号でリカバリルーチンが作動
する。

〔発明の効果〕

以上述べてきたように、本発明によれば、エラ
ーコレクテイング機能をもつメモリシステムのエ
ラー処理が合理化され、不必要な修正ルーチンを
実行しないで済むようになり、実用的には極めて
有用である。

【図面の簡単な説明】

第１図は本発明のメモリシステムのエラー処理
方式の原理ブロツク図、第２図は本発明の一実施
例のブロツク図、第３図は状態遷移図、第４図は
従来例のブロツク図である。 図において、１はメモリ、２はレジスタ、３は
ECC回路、４はECC処理部、４１はエラーアド
レスメモリ、４２はカウンタである。

Claims (1)

1. 【特許請求の範囲】 １ データを格納するメモリ１と、 該メモリ１から読み出されるデータを格納する
   レジスタ２と、 前記データのエラーを検出および修正を行うエ
   ラーコレクテイング回路（ECC回路）３とから
   なるメモリシステムにおいて、 修正可能なエラーを発生したアドレスを記憶す
   るエラーアドレスメモリ４１と、 該メモリ１の修正可能なエラー回数を計数する
   カウンタ４２とを、前記ECC回路３に付設し、 前記記憶したアドレスに書き込みがあつた場合
   には、前記エラーアドレスメモリ４１の該アドレ
   スをクリヤし、かつ前記カウンタ４２の計数値を
   一定数減算し、 前記カウンタ４２の計数値が所定値を超えた場
   合には、前記アドレスのデータを修正して再書込
   みすることを特徴とするメモリエラー処理方式。