JPH0816488A - 電子ディスク装置 - Google Patents
電子ディスク装置Info
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- JPH0816488A JPH0816488A JP6147381A JP14738194A JPH0816488A JP H0816488 A JPH0816488 A JP H0816488A JP 6147381 A JP6147381 A JP 6147381A JP 14738194 A JP14738194 A JP 14738194A JP H0816488 A JPH0816488 A JP H0816488A
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- Japan
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- power
- ecc
- memory
- correction
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 電子ディスク装置において、電源オン時には
簡単なＥＣＣ回路でエラーチェツク訂正を高速に行い、
バッテリバックアップへの切換え時には他のＥＣＣ回路
を用いて積符号化することで、データの信頼性を向上さ
せる。 【構成】 電源オン時には、簡単なＥＣＣ回路１１でメ
モリ３のワード方向のエラーチェック訂正をＥＣＣ１を
用いて一定間隔で行い、バッテリバックアップ切換え時
には、訂正能力のより大なるＥＣＣ回路２１でメモリ３
のＥＣＣ２を桁方向に積符号化して生成してメモリ３へ
格納しておく。電源オンへの復帰時に、ＥＣＣ２を用い
てエラーチェック訂正し、信頼性をより向上させる。
簡単なＥＣＣ回路でエラーチェツク訂正を高速に行い、
バッテリバックアップへの切換え時には他のＥＣＣ回路
を用いて積符号化することで、データの信頼性を向上さ
せる。 【構成】 電源オン時には、簡単なＥＣＣ回路１１でメ
モリ３のワード方向のエラーチェック訂正をＥＣＣ１を
用いて一定間隔で行い、バッテリバックアップ切換え時
には、訂正能力のより大なるＥＣＣ回路２１でメモリ３
のＥＣＣ２を桁方向に積符号化して生成してメモリ３へ
格納しておく。電源オンへの復帰時に、ＥＣＣ２を用い
てエラーチェック訂正し、信頼性をより向上させる。
Description
【０００１】
【産業上の利用分野】本発明は電子ディスク装置に関
し、特にエラー訂正機能とバッテリバックアップ機能と
を有する電子ディスク装置に関するものである。
し、特にエラー訂正機能とバッテリバックアップ機能と
を有する電子ディスク装置に関するものである。
【０００２】
【従来の技術】情報処理装置における電子ディスク装置
においては、その格納データの信頼性向上のために、電
源オン状態では一定時間々隔でＥＣＣ回路によるメモリ
部エラー検出訂正を行って再書込みを行うようになって
いる。こうすることにより、メモリエラーの発生をなく
して情報処理装置の信頼性を向上せしめている。
においては、その格納データの信頼性向上のために、電
源オン状態では一定時間々隔でＥＣＣ回路によるメモリ
部エラー検出訂正を行って再書込みを行うようになって
いる。こうすることにより、メモリエラーの発生をなく
して情報処理装置の信頼性を向上せしめている。
【０００３】この種の電子ディスク装置のエラー検出訂
正方式としては多数の技術が提案されており、例えば、
特開平２−９８７５９号公報、特開平３−２７４３２号
公報、特開平３−２８０１４１号公報、特開平３−２３
７５３９号公報等がある。
正方式としては多数の技術が提案されており、例えば、
特開平２−９８７５９号公報、特開平３−２７４３２号
公報、特開平３−２８０１４１号公報、特開平３−２３
７５３９号公報等がある。
【０００４】
【発明が解決しようとする課題】従来のこの種の電子デ
ィスク装置においては、上述した如く、電源オン状態に
おけるＥＣＣによるメモリ部のエラー検出訂正をなくす
ものであり、一定時間間隔をもってＥＣＣ処理を行うよ
うになっているために、エラー発生は少く訂正能力の低
いＥＣＣ回路を用いれば充分である。
ィスク装置においては、上述した如く、電源オン状態に
おけるＥＣＣによるメモリ部のエラー検出訂正をなくす
ものであり、一定時間間隔をもってＥＣＣ処理を行うよ
うになっているために、エラー発生は少く訂正能力の低
いＥＣＣ回路を用いれば充分である。
【０００５】しかしながら、電源断状態のバッテリバッ
クアップ時には、ＥＣＣ回路によるエラー検出訂正は何
等行われておらず、よってバッテリバックアップ状態が
長時間に亘るとエラー発生が多くなり、訂正能力の高い
ＥＣＣ回路を用いることが必要となる。
クアップ時には、ＥＣＣ回路によるエラー検出訂正は何
等行われておらず、よってバッテリバックアップ状態が
長時間に亘るとエラー発生が多くなり、訂正能力の高い
ＥＣＣ回路を用いることが必要となる。
【０００６】しかし、訂正能力の高いＥＣＣ回路は、複
雑で処理速度も遅く、また冗長度も大きくなり、その結
果メモリに対して余分のアクセスが必要となるという問
題がある。更に、電源投入時には前述した如く、訂正能
力の高いＥＣＣ回路は必要ではなく、よってバッテリバ
ックアップ時のみに訂正能力の高いＥＣＣ回路を設ける
のは、それだけコストアップの要因になるという問題も
ある。
雑で処理速度も遅く、また冗長度も大きくなり、その結
果メモリに対して余分のアクセスが必要となるという問
題がある。更に、電源投入時には前述した如く、訂正能
力の高いＥＣＣ回路は必要ではなく、よってバッテリバ
ックアップ時のみに訂正能力の高いＥＣＣ回路を設ける
のは、それだけコストアップの要因になるという問題も
ある。
【０００７】そこで、本発明はこのような従来のものの
欠点を除去すべくなされたものであって、その目的とす
るところは、簡単な構成で電源オン時にもまたバッテリ
バックアップ時にもデータの信頼度向上を図ることがで
きる電子ディスク装置を提供することにある。
欠点を除去すべくなされたものであって、その目的とす
るところは、簡単な構成で電源オン時にもまたバッテリ
バックアップ時にもデータの信頼度向上を図ることがで
きる電子ディスク装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明による電子ディス
ク装置は、データ格納手段と、電源断状態でこのデータ
格納手段のバッテリバックアップをなすバッテリバック
アップ手段と、電源投入状態で前記データ格納手段の格
納データのワード方向にエラー検出訂正をなすエラー検
出訂正手段と、前記電源断指令に応答して前記データ格
納手段の格納データの桁方向にエラー検出訂正のための
ＥＣＣを生成して前記データ格納手段の前記桁対応に格
納するＥＣＣ手段とを含むことを特徴としている。
ク装置は、データ格納手段と、電源断状態でこのデータ
格納手段のバッテリバックアップをなすバッテリバック
アップ手段と、電源投入状態で前記データ格納手段の格
納データのワード方向にエラー検出訂正をなすエラー検
出訂正手段と、前記電源断指令に応答して前記データ格
納手段の格納データの桁方向にエラー検出訂正のための
ＥＣＣを生成して前記データ格納手段の前記桁対応に格
納するＥＣＣ手段とを含むことを特徴としている。
【０００９】本発明による他の電子ディスク装置は、前
記データ格納手段と、電源断状態でこのデータ格納手段
のバッテリバックアップをなすバッテリバックアップ手
段と、電源投入状態で前記データ格納手段の格納データ
のワード方向にエラー検出訂正をなすエラー検出訂正手
段と、前記電源断指令に応答して前記データ格納手段の
格納データの桁方向にエラー検出訂正のためのＥＣＣを
生成するＥＣＣ手段と、このＥＣＣを格納する不揮発性
メモリ手段とを含むことを特徴としている。
記データ格納手段と、電源断状態でこのデータ格納手段
のバッテリバックアップをなすバッテリバックアップ手
段と、電源投入状態で前記データ格納手段の格納データ
のワード方向にエラー検出訂正をなすエラー検出訂正手
段と、前記電源断指令に応答して前記データ格納手段の
格納データの桁方向にエラー検出訂正のためのＥＣＣを
生成するＥＣＣ手段と、このＥＣＣを格納する不揮発性
メモリ手段とを含むことを特徴としている。
【００１０】
【作用】電源オン時にはデータメモリのワード（行）方
向のエラー検出訂正を行い、バッテリバックアップ時に
は桁（列）方向のＥＣＣを生成して、桁対応に当該デー
タメモリまたは別の不揮発性メモリへ格納しておき、バ
ッテリバックアップ解除時に、この桁対応のＥＣＣによ
り桁対応のエラー検出訂正を行うようにし、データメモ
リの行列方向でいわゆる交錯符号化（積符号化）して信
頼性の向上を図っている。
向のエラー検出訂正を行い、バッテリバックアップ時に
は桁（列）方向のＥＣＣを生成して、桁対応に当該デー
タメモリまたは別の不揮発性メモリへ格納しておき、バ
ッテリバックアップ解除時に、この桁対応のＥＣＣによ
り桁対応のエラー検出訂正を行うようにし、データメモ
リの行列方向でいわゆる交錯符号化（積符号化）して信
頼性の向上を図っている。
【００１１】
【実施例】以下、図面を用いて本発明の実施例について
詳述する。
詳述する。
【００１２】図１（Ａ）は本発明の一実施例のブロック
図であり、（Ｂ）はメモリデータとＥＣＣ符号との関係
を示した図である。メモリ３はデータ及びＥＣＣ（エラ
ー検出訂正符号）を格納するものであり、メモリ制御部
１はメモリ３と図示せぬ上位装置との間においてデータ
授受を行うものであり、またＥＣＣ回路１１をも有して
いる。
図であり、（Ｂ）はメモリデータとＥＣＣ符号との関係
を示した図である。メモリ３はデータ及びＥＣＣ（エラ
ー検出訂正符号）を格納するものであり、メモリ制御部
１はメモリ３と図示せぬ上位装置との間においてデータ
授受を行うものであり、またＥＣＣ回路１１をも有して
いる。
【００１３】このＥＣＣ回路１１は通常時に（装置電源
オン時に）一定時間々隔をもってメモリ３の格納データ
のエラー検出訂正を行ってデータ再書込みをなすもので
あり、図１（Ｂ）に示す如く、メモリデータのワード方
向に、各ワード単位でＥＣＣ１を生成し、かつこのＥＣ
Ｃ１により対応ワードのエラーチェック訂正を行う。
オン時に）一定時間々隔をもってメモリ３の格納データ
のエラー検出訂正を行ってデータ再書込みをなすもので
あり、図１（Ｂ）に示す如く、メモリデータのワード方
向に、各ワード単位でＥＣＣ１を生成し、かつこのＥＣ
Ｃ１により対応ワードのエラーチェック訂正を行う。
【００１４】このＥＣＣ回路１１は前述した如く訂正能
力の低いＥＣＣ機能を持つもので十分であり、メモリア
クセス時にも動作するものであるから動作遅延のないＥ
ＣＣ機能をもつものが良く、例としてはハミング符号を
用いたＳＥＣ−ＤＥＣ（１ビット誤り訂正・２ビット誤
り検出）符号器を使用することができる。
力の低いＥＣＣ機能を持つもので十分であり、メモリア
クセス時にも動作するものであるから動作遅延のないＥ
ＣＣ機能をもつものが良く、例としてはハミング符号を
用いたＳＥＣ−ＤＥＣ（１ビット誤り訂正・２ビット誤
り検出）符号器を使用することができる。
【００１５】更に、本発明では、第２のＥＣＣ回路部２
を付加しており、この第２のＥＣＣ回路部２は装置を電
源オン状態からバッテリバックアップ状態に切換える場
合に、上位装置からの指示に従ってメモリデータのＥＣ
Ｃ符号化を行い、また、装置をバッテリバックアップ状
態から電源オン状態に復帰される場合に、電源オン直後
に上位装置からの指示に従ってメモリデータのＥＣＣに
よるエラーチェック訂正を行うものである。
を付加しており、この第２のＥＣＣ回路部２は装置を電
源オン状態からバッテリバックアップ状態に切換える場
合に、上位装置からの指示に従ってメモリデータのＥＣ
Ｃ符号化を行い、また、装置をバッテリバックアップ状
態から電源オン状態に復帰される場合に、電源オン直後
に上位装置からの指示に従ってメモリデータのＥＣＣに
よるエラーチェック訂正を行うものである。
【００１６】この第２のＥＣＣ回路部２は本体となるＥ
ＣＣ回路２１とデータを一時格納するバッファ２２とか
らなっている。ＥＣＣ回路２１のＥＣＣは訂正能力がよ
り高いものが良く、バッテリバックアップ状態から電源
オンへ復帰する直後に１回だけエラーチェック訂正を行
うものであるから、動作遅延を少々有しても良く、例と
しては巡回符号を用いた２ビット誤り訂正・３ビット誤
り検出符号器を使用することができる。
ＣＣ回路２１とデータを一時格納するバッファ２２とか
らなっている。ＥＣＣ回路２１のＥＣＣは訂正能力がよ
り高いものが良く、バッテリバックアップ状態から電源
オンへ復帰する直後に１回だけエラーチェック訂正を行
うものであるから、動作遅延を少々有しても良く、例と
しては巡回符号を用いた２ビット誤り訂正・３ビット誤
り検出符号器を使用することができる。
【００１７】このＥＣＣ回路２１は、図１（Ｂ）に示す
如く、メモリデータの桁方向（ビット方向）にＥＣＣ２
を生成し、（バッテリバックアップ直前に）、このＥＣ
Ｃ２を用いて対応桁のエラーチェツク訂正を行う（電源
オン直後に）。
如く、メモリデータの桁方向（ビット方向）にＥＣＣ２
を生成し、（バッテリバックアップ直前に）、このＥＣ
Ｃ２を用いて対応桁のエラーチェツク訂正を行う（電源
オン直後に）。
【００１８】図２，３は図１の実施例の動作を示すフロ
ーチャートであり、図４（Ａ）はバッファ２２の格納状
態を示す図である。これ等図において、ＡＤＲはメモリ
３のアドレス、ａはバッファ２２のデータ格納段数、ｂ
はバッファ２２のＥＣＣ２格納段数、ｍはデータ１ブロ
ック当りのビット数（データ＋ＥＣＣ１）、ｎはメモリ
最終アドレスを夫々示している。
ーチャートであり、図４（Ａ）はバッファ２２の格納状
態を示す図である。これ等図において、ＡＤＲはメモリ
３のアドレス、ａはバッファ２２のデータ格納段数、ｂ
はバッファ２２のＥＣＣ２格納段数、ｍはデータ１ブロ
ック当りのビット数（データ＋ＥＣＣ１）、ｎはメモリ
最終アドレスを夫々示している。
【００１９】先ず、図２を参照すると、電源オン状態か
らバッテリバックアップへの切換え時の動作フロー図で
あり、電源オフ指令に応答してメモリ３のアドレスを指
定するＡＤＲを０にリセットする（２０１）。そして、
メモリ３内のＡＤＲ〜ＡＤＲ＋ａ−１のａ個のブロック
をバッファ２２に取込み（２０２）、このバッファ内の
各ブロックの桁であるビット番号を指定するｉを０にリ
セットする（２０３）。
らバッテリバックアップへの切換え時の動作フロー図で
あり、電源オフ指令に応答してメモリ３のアドレスを指
定するＡＤＲを０にリセットする（２０１）。そして、
メモリ３内のＡＤＲ〜ＡＤＲ＋ａ−１のａ個のブロック
をバッファ２２に取込み（２０２）、このバッファ内の
各ブロックの桁であるビット番号を指定するｉを０にリ
セットする（２０３）。
【００２０】この指定されたＩビット目をＥＣＣ回路２
１で符号化しＥＣＣ２を生成し（２０４）、ｉを＋１イ
ンクリメントする（２０５）。このとき、ｉが１ブロッ
ク（データ＋ＥＣＣ１：図４（Ａ）のバッファ構成図参
照）のビット数ｍになるまで、以上の処理２０４〜２０
６を繰返し、各桁（ビット）毎のＥＣＣ２をバッファ２
２のＥＣＣ２部用に順次一時格納する。
１で符号化しＥＣＣ２を生成し（２０４）、ｉを＋１イ
ンクリメントする（２０５）。このとき、ｉが１ブロッ
ク（データ＋ＥＣＣ１：図４（Ａ）のバッファ構成図参
照）のビット数ｍになるまで、以上の処理２０４〜２０
６を繰返し、各桁（ビット）毎のＥＣＣ２をバッファ２
２のＥＣＣ２部用に順次一時格納する。
【００２１】バッファ２２内に取込まれているａ個のブ
ロックの全桁についてＥＣＣ２が生成されると、この生
成されたバッファに格納されているＥＣＣ２部を、メモ
リ３のＡＤＲ＋ａ〜ＡＤＲ＋ａ＋ｂ−１のアドレス部に
格納する（２０７）。
ロックの全桁についてＥＣＣ２が生成されると、この生
成されたバッファに格納されているＥＣＣ２部を、メモ
リ３のＡＤＲ＋ａ〜ＡＤＲ＋ａ＋ｂ−１のアドレス部に
格納する（２０７）。
【００２２】以上の処理２０２〜２０７をアドレスＡＤ
Ｒがｎになるまで繰返し（２０８，２０９）、ＥＣＣ２
が生成されてメモリ３に格納されていることを示すべ
く、ラッチリレーをセットする（２１０）。このラッチ
リレーは電源断になっても自己保持してそのセット状態
を維持するリレーである。その後、バッテリバックアッ
プ状態へ移行することになる。
Ｒがｎになるまで繰返し（２０８，２０９）、ＥＣＣ２
が生成されてメモリ３に格納されていることを示すべ
く、ラッチリレーをセットする（２１０）。このラッチ
リレーは電源断になっても自己保持してそのセット状態
を維持するリレーである。その後、バッテリバックアッ
プ状態へ移行することになる。
【００２３】図３はバッテリバックアップ状態から電源
オン状態へ復帰したときの動作フローチャートである。
電源オンに応答して、ラッチリレーのセット状態の有無
が調べられ（３０１）、セットされていれば、ＡＤＲを
０にリセットし（３０２）、メモリ３内のアドレスＡＤ
Ｒ〜ＡＤＲ＋ａ＋ｂ−１のａ＋ｂ個のブロック（データ
＋ＥＣＣ１＋ＥＣＣ２）をバッファ２２へ取込み（３０
３）、ｉを０にリセットする（３０４）。
オン状態へ復帰したときの動作フローチャートである。
電源オンに応答して、ラッチリレーのセット状態の有無
が調べられ（３０１）、セットされていれば、ＡＤＲを
０にリセットし（３０２）、メモリ３内のアドレスＡＤ
Ｒ〜ＡＤＲ＋ａ＋ｂ−１のａ＋ｂ個のブロック（データ
＋ＥＣＣ１＋ＥＣＣ２）をバッファ２２へ取込み（３０
３）、ｉを０にリセットする（３０４）。
【００２４】そして、このバッファ内のｉビット毎のデ
ータを対応ＥＣＣ２でエラーチェック訂正を行い、ｉが
ｍになるまで全ビットに関し、繰返し行う（３０５〜３
０７）。しかる後に、バッファ２２内のａ個のブロック
のデータ部（データ＋ＥＣＣ１）をメモリ３のアドレス
ＡＤＲ〜ＡＤＲ＋ａ−１へ書込む（３０８）。
ータを対応ＥＣＣ２でエラーチェック訂正を行い、ｉが
ｍになるまで全ビットに関し、繰返し行う（３０５〜３
０７）。しかる後に、バッファ２２内のａ個のブロック
のデータ部（データ＋ＥＣＣ１）をメモリ３のアドレス
ＡＤＲ〜ＡＤＲ＋ａ−１へ書込む（３０８）。
【００２５】次に、ＡＤＲをＡＤＲ＋ａ＋ｂに更新して
（３０９）、次のａ＋ｂ個のブロックをバッファ２２へ
取込み、ステップ３０３〜３０８を処理し、ＡＤＲがメ
モリの最終ワードｎになるまで繰返すのである（３１
０）。最後に、ラッチリレーをリセットしＥＣＣ２によ
るエラーチェック訂正が終了することになる（３１
１）。
（３０９）、次のａ＋ｂ個のブロックをバッファ２２へ
取込み、ステップ３０３〜３０８を処理し、ＡＤＲがメ
モリの最終ワードｎになるまで繰返すのである（３１
０）。最後に、ラッチリレーをリセットしＥＣＣ２によ
るエラーチェック訂正が終了することになる（３１
１）。
【００２６】図５（Ａ）は本発明の他の実施例のブロッ
ク図であり、（Ｂ）はメモリデータとＥＣＣ符号との関
係を示す図である。図１と同等部分は同一符号により示
している。
ク図であり、（Ｂ）はメモリデータとＥＣＣ符号との関
係を示す図である。図１と同等部分は同一符号により示
している。
【００２７】本実施例では、図１の実施例の構成に、更
に不揮発性メモリ２３を付加したものである。この不揮
発性メモリ２３には、（Ｂ）に示す如く、ＥＣＣ回路２
１で生成されるＥＣＣ２を格納する様にしており、メモ
リ３の容量削減を図ったものである。
に不揮発性メモリ２３を付加したものである。この不揮
発性メモリ２３には、（Ｂ）に示す如く、ＥＣＣ回路２
１で生成されるＥＣＣ２を格納する様にしており、メモ
リ３の容量削減を図ったものである。
【００２８】図６は図５の第２の実施例の電源オン状態
からバッテリバックアップ状態への切替え時の動作フロ
ーチャートである。尚、ＡＤＲ２は不揮発性メモリ２３
のアドレスを示し、他の符号は先の実施例と同一である
ものとする。
からバッテリバックアップ状態への切替え時の動作フロ
ーチャートである。尚、ＡＤＲ２は不揮発性メモリ２３
のアドレスを示し、他の符号は先の実施例と同一である
ものとする。
【００２９】電源オフ指令に応答して、ＡＤＲ、ＡＤＲ
２を共に０にリセットする（６０１）。そして、メモリ
３内のＡＤＲ〜ＡＤＲ＋ａ−１のａ個のブロックをバッ
ファ２２に取込み（６０２）、このバッファ内の各ブロ
ックの桁であるビット番号ｉを０にリセットする（６０
３）。
２を共に０にリセットする（６０１）。そして、メモリ
３内のＡＤＲ〜ＡＤＲ＋ａ−１のａ個のブロックをバッ
ファ２２に取込み（６０２）、このバッファ内の各ブロ
ックの桁であるビット番号ｉを０にリセットする（６０
３）。
【００３０】この指定されたｉビット目をＥＣＣ回路２
１で符号化しＥＣＣ２を生成し（６０４）、ｉを＋１イ
ンクリメントする（６０５）。このとき、ｉが１ブロッ
クのビット数ｍになるまで以上の処理６０４〜６０６を
繰返し、各桁（ビット）毎のＥＣＣ２をバッファ２２の
ＥＣＣ２部用に順次格納する（図４（Ｂ）参照）。
１で符号化しＥＣＣ２を生成し（６０４）、ｉを＋１イ
ンクリメントする（６０５）。このとき、ｉが１ブロッ
クのビット数ｍになるまで以上の処理６０４〜６０６を
繰返し、各桁（ビット）毎のＥＣＣ２をバッファ２２の
ＥＣＣ２部用に順次格納する（図４（Ｂ）参照）。
【００３１】バッファ２２内に取込まれているａ個のブ
ロックの全桁についてＥＣＣ２が生成されると、この生
成されバッファに格納されているＥＣＣ２部を不揮発性
メモリ２３のアドレスＡＤＲ２〜ＡＤＲ２＋ｂ−１へ格
納する（６０７）。
ロックの全桁についてＥＣＣ２が生成されると、この生
成されバッファに格納されているＥＣＣ２部を不揮発性
メモリ２３のアドレスＡＤＲ２〜ＡＤＲ２＋ｂ−１へ格
納する（６０７）。
【００３２】以上の処理６０２〜６０７をアドレスＡＤ
Ｒがｎになるまで繰返し（６０８，６０９）、ＥＣＣ２
が生成されて不揮発性メモリ２３へ格納されていること
を示すべく、ラッチリレーをセットする（６１０）。そ
の後にバッテリバックアップ状態へ移行するのである。
Ｒがｎになるまで繰返し（６０８，６０９）、ＥＣＣ２
が生成されて不揮発性メモリ２３へ格納されていること
を示すべく、ラッチリレーをセットする（６１０）。そ
の後にバッテリバックアップ状態へ移行するのである。
【００３３】図７はバッテリバックアップ状態から電源
オン状態へ復帰したときの動作フローチャートである。
電源オンに応答して、ラッチリレーのセット状態の有無
が調べられ（７０１）、セットされていれば、ＡＤＲ，
ＡＤＲ２を共に０にリセットし（７０２）、メモリ３内
のアドレスＡＤＲ〜ＡＤＲ＋ａ−１のａ個のブロック
（データ＋ＥＣＣ１）と、不揮発性メモリ２３内のアド
レスＡＤＲ２〜ＡＤＲ２＋ｂ−１のｂ個のブロック（Ｅ
ＣＣ２）とをバッファ２２へ取込み（７０３）、ｉを０
にリセットする（７０４）。
オン状態へ復帰したときの動作フローチャートである。
電源オンに応答して、ラッチリレーのセット状態の有無
が調べられ（７０１）、セットされていれば、ＡＤＲ，
ＡＤＲ２を共に０にリセットし（７０２）、メモリ３内
のアドレスＡＤＲ〜ＡＤＲ＋ａ−１のａ個のブロック
（データ＋ＥＣＣ１）と、不揮発性メモリ２３内のアド
レスＡＤＲ２〜ＡＤＲ２＋ｂ−１のｂ個のブロック（Ｅ
ＣＣ２）とをバッファ２２へ取込み（７０３）、ｉを０
にリセットする（７０４）。
【００３４】そして、このバッファ内のｉビット毎のデ
ータを対応ＥＣＣ２でエラーチェック訂正を行い、ｉが
ｍになるまで全ビットに関し、繰返し行う（７０５〜７
０７）。しかる後に、バッファ２２内のａ個のブロック
のデータ部（データ＋ＥＣＣ１）をメモリ３のアドレス
ＡＤＲ〜ＡＤＲ＋ａ−１へ書込む（７０８）。
ータを対応ＥＣＣ２でエラーチェック訂正を行い、ｉが
ｍになるまで全ビットに関し、繰返し行う（７０５〜７
０７）。しかる後に、バッファ２２内のａ個のブロック
のデータ部（データ＋ＥＣＣ１）をメモリ３のアドレス
ＡＤＲ〜ＡＤＲ＋ａ−１へ書込む（７０８）。
【００３５】次に、ＡＤＲをＡＤＲ＋ａ、ＡＤＲ２をＡ
ＤＲ２＋ｂに更新し（７０９）、次のａ個のブロック
（データ＋ＥＣＣ１）をメモリ３より、またｂ個のブロ
ック（ＥＣＣ２）を不揮発性メモリ２３より夫々バッフ
ァ２２へ取込み、ステップ７０３〜７０８を処理してＡ
ＤＲがメモリの最終ワードｎになるまで繰返す（７０
１）。最後にラッチリレーをリセットしてＥＣＣ２によ
るエラーチェック訂正が終了する（７１１）。
ＤＲ２＋ｂに更新し（７０９）、次のａ個のブロック
（データ＋ＥＣＣ１）をメモリ３より、またｂ個のブロ
ック（ＥＣＣ２）を不揮発性メモリ２３より夫々バッフ
ァ２２へ取込み、ステップ７０３〜７０８を処理してＡ
ＤＲがメモリの最終ワードｎになるまで繰返す（７０
１）。最後にラッチリレーをリセットしてＥＣＣ２によ
るエラーチェック訂正が終了する（７１１）。
【００３６】この第２の実施例では、ＥＣＣ２を格納す
るために、メモリ３以外の別の不揮発性メモリ２３を用
いているために、バッテリバックアップ時のバックアッ
プ用バッテリの負荷を軽減することができる。
るために、メモリ３以外の別の不揮発性メモリ２３を用
いているために、バッテリバックアップ時のバックアッ
プ用バッテリの負荷を軽減することができる。
【００３７】
【発明の効果】叙上の如く、本発明によれば、極めて簡
単な構成のＥＣＣ回路を、電源オン時に動作するものと
バッテリバックアップ状態への切換時に動作するものと
を夫々設けたので、電源オン時には効率良く高速でエラ
ーチェック訂正を行い、バッテリバックアップ時にはバ
ックアップデータの信頼性をより向上させ得るという効
果がある。
単な構成のＥＣＣ回路を、電源オン時に動作するものと
バッテリバックアップ状態への切換時に動作するものと
を夫々設けたので、電源オン時には効率良く高速でエラ
ーチェック訂正を行い、バッテリバックアップ時にはバ
ックアップデータの信頼性をより向上させ得るという効
果がある。
【図１】（Ａ）は本発明の一実施例のブロック図、
（Ｂ）はデータとＥＣＣとの関係を示す図である。
（Ｂ）はデータとＥＣＣとの関係を示す図である。
【図２】図１の実施例の電源オンからバッテリバックア
ップへの切換時の動作フロー図である。
ップへの切換時の動作フロー図である。
【図３】図１の実施例のバッテリバックアップから電源
オンへの切換時の動作フロー図である。
オンへの切換時の動作フロー図である。
【図４】（Ａ）は本発明の一実施例のバッファ構成図、
（Ｂ）は他の実施例のバッファ構成図である。
（Ｂ）は他の実施例のバッファ構成図である。
【図５】（Ａ）は本発明の他の実施例のブロック図、
（Ｂ）はデータとＥＣＣとの関係を示す図である。
（Ｂ）はデータとＥＣＣとの関係を示す図である。
【図６】図５の実施例の電源オンからバッテリバックア
ップへの切換時の動作フロー図である。
ップへの切換時の動作フロー図である。
【図７】図５の実施例のバッテリバックアップから電源
オンへの切換時の動作フロー図である。
オンへの切換時の動作フロー図である。
１ メモリ制御部 ２ ＥＣＣ回路部 ３ メモリ １１，２１ ＥＣＣ回路 ２２ バッファ ２３ 不揮発性メモリ
Claims (3)
- 【請求項１】 データ格納手段と、電源断状態でこのデ
ータ格納手段のバッテリバックアップをなすバッテリバ
ックアップ手段と、電源投入状態で前記データ格納手段
の格納データのワード方向にエラー検出訂正をなすエラ
ー検出訂正手段と、前記電源断指令に応答して前記デー
タ格納手段の格納データの桁方向にエラー検出訂正のた
めのＥＣＣを生成して前記データ格納手段の前記桁対応
に格納するＥＣＣ手段とを含むことを特徴とする電子デ
ィスク装置。 - 【請求項２】 前記データ格納手段と、電源断状態でこ
のデータ格納手段のバッテリバックアップをなすバッテ
リバックアップ手段と、電源投入状態で前記データ格納
手段の格納データのワード方向にエラー検出訂正をなす
エラー検出訂正手段と、前記電源断指令に応答して前記
データ格納手段の格納データの桁方向にエラー検出訂正
のためのＥＣＣを生成するＥＣＣ手段と、このＥＣＣを
格納する不揮発性メモリ手段とを含むことを特徴とする
電子ディスク装置。 - 【請求項３】 前記バッテリバックアップ手段によるバ
ックアップ状態から電源投入状態への遷移に応答して、
前記ＥＣＣ手段は前記ＥＣＣにより対応桁のエラー検出
訂正を行う手段を更に含むことを特徴とする請求項１ま
たは２記載の電子ディスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147381A JPH0816488A (ja) | 1994-06-29 | 1994-06-29 | 電子ディスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147381A JPH0816488A (ja) | 1994-06-29 | 1994-06-29 | 電子ディスク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816488A true JPH0816488A (ja) | 1996-01-19 |
Family
ID=15428966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6147381A Pending JPH0816488A (ja) | 1994-06-29 | 1994-06-29 | 電子ディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816488A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192054A (ja) * | 2007-02-07 | 2008-08-21 | Megachips Lsi Solutions Inc | 半導体メモリシステム |
| JP2009042911A (ja) * | 2007-08-07 | 2009-02-26 | Mega Chips Corp | メモリアクセスシステム |
| JP2009211209A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | 半導体記憶装置、その制御方法、および誤り訂正システム |
| JP2016122338A (ja) * | 2014-12-25 | 2016-07-07 | 株式会社メガチップス | エラー訂正装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5080047A (ja) * | 1973-11-13 | 1975-06-28 | ||
| JPS51147925A (en) * | 1975-06-14 | 1976-12-18 | Fujitsu Ltd | Error correction system |
| JPH02242453A (ja) * | 1989-03-16 | 1990-09-26 | Fujitsu Ltd | ソフトエラーの修正方法 |
| JPH03136153A (ja) * | 1989-10-23 | 1991-06-10 | Mitsubishi Electric Corp | マイクロコントローラ |
-
1994
- 1994-06-29 JP JP6147381A patent/JPH0816488A/ja active Pending
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