JPH0450895A - 表示装置の列電極駆動回路 - Google Patents
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Abstract
め要約のデータは記録されません。
Description
リクス型液晶表示装置の駆動回路に好適に使用される列
電極駆動回路に関する。
のブロック図を第11図に示す。第11図のマトリクス
型液晶表示装置は、2個の互いに対向する基板を有し、
一方の基板上に複数の行電極111及び行電極111に
交差する複数の列電極112が設けられている表示ユニ
ットとしての液晶パネル110を備えている。行電極1
11と列電極112との各交点には、絵素を構成するた
めの絵素電極113及び絵素電極113をそれに対応す
る列電極112に接続するためのスイッチングトランジ
スタ114が配設されている。1個の行電極111に対
応する複数の絵素電極113によって1個の行が構成さ
れる。
順次与えるための行電極駆動回路115と、絵素電極f
13に印加すべき電圧信号である表示信号を列電極11
2に供給するための列電極駆動回路116とが接続され
ている。行電極駆動回路115によって成る行電極11
1に走査パルスが与えられると、その行電極111に対
応するスイッチングトランジスタ114がオン状態、即
ち導通状態になり、オン状態になったスイッチングトラ
ンジスタ114に接続された絵素電極113に列電極1
12上の表示信号が伝達される。行電極駆動回路115
及び列電極駆動回路116の動作はコントロール回路1
17によって制御される。
スタ114が設けられたマトリクス型液晶表示装置は、
多数の行電極111に対してマルチプレックス駆動を行
う場合に於いてもスイッチングトランジスタ114のス
イッチング機能により高コントラストの表示が可能であ
るため、携帯型電子機器を始めとする電子機器の表示装
置として広く用いられている。
の2行分に相当する表示信号の処理を同時に行うもので
あり、シフトレジスタ121と、2個のサンプルホール
ド回路122A及び122Bと、2個の出力バッファ回
路123A及び123Bとを有している。
ンプリング信号Sをシフトすることにより、サンプリン
グ信号q1、q2、・・・ (lnを順次8力する。サ
ンプルホールド回路122Aは、サンプリング信号q、
〜q0に基づいて、表示信号■9の電圧成分をサンプリ
ングし、ホールドする。他方のサンプルホールド回路1
22Bは、サンプリング信号q1〜q7に基づいて、表
示信号■8の電圧成分をサンプリングし、ホールドする
。出カバ・ソファ回路123Aは、サンプルホールド回
路122Aかホールドした電圧にほぼ等しい電圧信号Q
A+〜Q A nを出力パルスTに従って取り込み、選
択信号Uのレベルが正の期間に列電極112へ並列に出
力する。他方、出力バッファ回路123Bは、サンプル
ホールド回路122Bがホールドした電圧にほぼ等しい
電圧信号QB+〜QBnを出力パルスTに従って取り込
み、選択信号Uのレベルが負の期間に列電極112へ並
列に出力する。
示す。表示信号v11及びv8は、何れもシリアルに入
力される。1番目のサンプリング期間に於いて、シフト
レジスタ121からサンプリング信号q1、・・・ Q
J、・・・ qnが出力される時点での表示信号VAの
電圧成分V Ijl i 、 1、−V、、、jlo、
。
Aによってサンプリングされ、ホールドされる。また、
同じサンプリング期間に於いて、表示信号v8の電圧成
分VB+41.1、− V@+++、js −Ve+
++、J(、サンプルホールド回路122Bによってサ
ンプリングされ、ホールドされる。サンプルホールド回
路122Aはホールドした電圧Vnr、; (J =
1〜n)に基づく電圧信号Q A r (J = 1〜
n)を出力し、これらの電圧信号は、次のくi+1番目
の)サンプリング期間の前半の選択信号Uが正である期
間に於いて、出力バッファ回路123Aから電圧信号Q
lとして出力される。他方、サンプルホールド回路12
2Bはホールドした電圧V B iや1.、(j=1〜
n)に基づく電圧信号Q B r (J = 1〜n)
を出力し、これらの電圧信号は、上記i+1番目のサン
プリング期間の後半の選択信号Uが負である期間に於い
て、出力バッファ回路123Bから電圧信号Q」として
出力される。
の2行分の表示信号のサンプリング処理が同時に行われ
る。従って、例えばインターレース走査方式の表示信号
をフィールドメモリを用いて倍速ノンインターレース表
示する表示方式は、奇数フィールドに属する表示信号を
列電極駆動回路116に表示信号■^として与え、偶数
フィールドに属する表示信号を列電極駆動回路116に
表示信号v8として与えることにより、表示信号の周波
数を上げることなく容易に実現される。
に示した格子状の配列の他に、第14図の液晶パネル1
40ように1行毎に絵素の配列が1/2絵素だけずれて
いる、いわゆるデルタ配列が知られている。テレビジョ
ン信号に基づく表示に於いては、絵素数が同一である場
合にはデルタ配列の液晶パネル140の方が格子状の配
列の液晶パネル110よりも優れた表示品位を達成する
ことができる。
プルホールド回路122A、122Bの表示信号のサン
プリングのタイミングが同一であるため、デルタ配列の
液晶パネル140に対しては、表示信号のサンプリング
タイミングとサンプリングされた表示信号に対応する絵
素の位置とが整合しない行が1行おきに発生し、表示品
位が低下する。このように、従来の列電極駆動回路11
6は、デルタ配列の液晶パネルには不向きであるという
問題を存していた。
その目的とするところは、格子状の配列でないデルタ配
列等の絵素配列を有する表示ユニ1.ト(例えば液晶パ
ネル)を有する表示装置に於いて良好な表示品位を得る
ことができる表示装置の列電極駆動回路を提供すること
にある。
複数の列電極を駆動するための表示装置の列電極駆動回
路であって、入力される表示信号を実質的に同一のサン
プリング周期で且つ互いに異なるタイミングでサンプリ
ングし、サンプリングされた表示信号をホールドするた
めの複数のサンプルホールド手段と、選択信号に従って
該複数のサンプルホールド手段の内の何れかを選択し、
選択されたサンプルホールド手段がホールドしている表
示信号に基づいて該列電極を駆動するための出力手段と
を備えており、そのことにより上記、目的が達成される
。
手段が2個のサンプルホールド手段であり、該2個のサ
ンプルホールド手段の一方のサンプリングのタイミング
と他方のそれとが該サンプリング周期の実質的に2分の
1だけ異なっており、そのことにより上記目的が達成さ
れる。
1図の列電極駆動回路10は、第14図のデルタ配列の
液晶パネル140を駆動するためのものであり、シフト
レジスタ11と、2個のサンプルホールド回路12A及
び12Bと、2個の出力バッファ回路13A及び13B
とを有している。
第12図)の2倍(2n)の段数、即ち液晶パネル14
0の列電極141の数の2倍の段数を有しており、従来
のシフトレジスタ121のためのクロックφの2倍の周
波数を有するクロックφDに従ってサンプリング信号S
をシフトすることにより、サンプリング信号q1、q2
、・・・ q2nを順次出力する。サンプルホールド回
路12A及び12Bは、従来のサンプルホールド回路1
22A及び122Bとそれぞれ同様の構成を有している
が、サンプルホールド回路12Aはシフトレジスタから
出力された奇数番目のサンプリング信号Ql、 Q3
、・・・ q 2n−1に従って表示信号v角の電圧成
分をサンプリングし、ホールドする。これに対してサン
プルホールド回路12Bは、シフトレジスタ11から出
力された偶数番目のサンプリング信号q2、q4、・・
・ Q2nに従って、表示信号VAに対応する行に隣接
する行のための表示信号V、の電圧成分をサンプリング
し、ホールドする。
Aがホールドした電圧にほぼ等しい電圧信号QA+〜Q
A nを出力パルスTに従って同時に取り込み、選択
信号Uのレベルが正の期間に、列電極141へ並列に出
力する。他方、出力バッファ回路13Bは、サンプルホ
ールド回路12Bがホールドした電圧にほぼ等しい電圧
信号QB1〜QBrlヲ出力パルスTに従って同時に取
り込み、選択信号Uのレベルが負の期間に列電極141
へ並列に出力する。
。表示信号V、及びVeは何れもシリアルに入力される
。表示信号VAについては、シフトレジスタ11から奇
数番目のサンプリング信号q5、・・・ q 2j−1
、・・・ q 2/l−1が出力される時点に於ける表
示信号V白の電圧成分■11.t、・・・ VQI。2
」−1、・・・ ”Ql+2n−1(液晶パネル140
の第1行に対応)がサンプルホールド回路12Aによっ
てサンプリングされる。これに対し、表示信号■8につ
いては、シフトレジスタ11から偶数番目のサンプリン
グ信号が出力される時点に於ける該表示信号の電圧成分
VBi+1.2s +++ vBi+1.2jS
+++ Vs:++、2n (液晶パネル14
0の第i+1行に対応)が、サンプルホールド回路12
Bによってサンプリングされる。サンプルホールド回路
12Aはホールドした電圧V自+、2r−+ (j =
1〜n)に基づく電圧信号Q A ; (j = 1
〜n)を出力し、これらの電圧信号は、次の(ii+2
行及び第i+3行のための)サンプリング期間の前半の
選択信号Uが正である期間に於いて、出力バノファ回路
13Aから電圧信号Q」として出力される。他方、サン
プルホールド回路12Bはホールドした電圧VBi+1
.2j (J= 1〜n )に基づく電圧信号Q BJ
(j = t −n )を出力し、これらの電圧信号は
、上記次のサンプリング期間の後半の選択信号Uが負で
ある期間に於いて出力バッファ回路13Bから電圧信号
Q」として出力される。
ンプルホールド回路12Bのそれとは、何れもクロック
信号φDの周期の半分に等しい。しかし、サンプルホー
ルド回路12Bのサンプリングのタイミングは、サンプ
ルホールド回路12Aのそれとは上記サンプリング周期
の1/2だけ遅れている。このように本実施例では、デ
ルタ配列に適合した表示信号のサンプリングが行われ、
そのため、デルタ配列の液晶パネル140上に良好な表
示を行うことが可能となっている。更に、本実施例によ
れば、液晶パネル140の2行分の表示信号のサンプリ
ングが1サンプリング期間に同時に行われ、サンプリン
グされた表示信号は次のサンプリング期間に時分割で列
電極141の駆動に用いられる。従って、外部に表示信
号の倍速変換回路を設けることなく、倍速変換表示と同
等の表示が可能となっている。
晶パネル140の列電極の数(n)に等しい段数(n段
)を有する2個のシフトレジスタ31A及び31Bを備
えている。シフトレジスタ31Aはクロック信号φ自に
従ってサンプリング信号SAをシフトし、サンプルホー
ルド回路12Aのためのサンプリング信号qA、〜qA
nを順次出力する。シフトレジスタ31Bはクロック信
号φ自と同じ周期のクロック信号φBに従ってサンプリ
ング信号SBをシフトし、サンプルホールド回路12B
のためのサンプリング信号QBt〜QBnを順次出力す
る。本実施例では、第4図に示すように、クロック信号
φBの位相がクロ・ツク信号φnのそれと1/2クロッ
ク周期だけ異なっているため、サンプルホールド回路1
2Bのサンプリングのタイミングとサンプルホールド回
路12Aのそれとは、サンプリング周期(クロック周期
に等しい)の1/2だけ異なっており、第1図の列電極
駆動回路10と同様の結果が得られる。
路54を付加することにより、従来の列電極駆動回路1
16(第12図)と同様の動作が可能とされたものであ
る。機能切換回路54は、シフトレジスタ11の出力す
るサンプリング信号の内の2個のサンプリング信号Q
2j−1及びQ2j(j=1〜n)毎に設けられており
、2個のANDゲート541及び542、ORゲート5
43並びにインバータ544から構成されている。サン
プリング信号q1及びq2に対応する機能切換回路54
では、第5図から容易に理解されるように、機能切換信
号りがHレベルの場合に、サンプルホールド回路12B
(第1図参照)に伝達されるサンプリング信号q2′
はサンプリング信号q1に等しくなり、機能切換信号り
がLレベルの場合に、サンプリング信号q2°はサンプ
リング信号q2に等しくなる。従って、機能切換信号り
がHレベルの場合には本実施例は従来の列電極駆動回路
116 (第12図)と同様に動作し、機能切換信号り
がLレベルの場合には本実施例は第1図の列電極駆動回
路と同様に動作する。
は同一の入力表示信号■をサンプリングする。従来の列
電極駆動回路116では2個のサンプルホールド回路1
22A及び122Bが同一の表示信号をサンプリングす
ることには利点はないが、本実施例では、2個のサンプ
ルホールド回路12A及び12Bのサンプリングのタイ
ミングが1/2サンプリング周期だけ異なっているので
、同一の表示信号■をサンプリングすることも次に述べ
るように有益である。本実施例では表示信号■のサンプ
リングポイントが従来の2倍になる。
、デルタ配列を有する液晶パネルの2行に対して倍速で
書き込みが行われるため、解像度の向上、斜めのライン
が滑らかに表示されること等の効果が得られる。
らの信号に対して共通のバッファ部733を有する出力
バッファ回路73を備えている。出力バッファ回路73
は、バッファ部733に加えて、ホールド部731A及
び731 B、並びに選択部732A及び732Bを有
している。ホールド部731A及び731Bは、出力パ
ルスTに従って、サンプルホールド回路12Aから転送
された電圧信号QA+〜QA、及びサンプルホールド回
路12Bから転送された電圧信号QB+〜QBnをそれ
ぞれホールドする。選択部732Aは、選択信号Uが正
の場合に、ホールド部731Aがホールドしている信号
をバッファ部733へ転送する。
に、ホールド部731Bがホールドしている信号をバッ
ファ部733へ転送する。
ては、第1〜5の実施例よりもその構成を詳細に説明す
る。
有している。シフトレジスタ81A及び81Bのそれぞ
れは、直列に接続されたDフリップフロップ811によ
って構成されている。シフトレジスタ81A及び81B
の初段のDフリップフロップ811のD入力には、サン
プリング信号Sが与えられる。シフトレジスタ81Aの
cK大入力は、デユーティ比が50%のクロック信号φ
が与えられる。他方のシフトレジスタ81BのCK大入
力は、クロック信号φ及び機能選択信号りを入力とする
排他的論理和(XOR)ゲート87の出力が与えられる
。機能選択信号りがLレベルの場合には、シフトレジス
タ81A及び81Bに同一のクロック信号が与えられる
ため、本実施例は従来の列電極駆動回路116(第12
図)と同様に動作する。他方、機能選択信号りがHレベ
ルの場合には、XQRゲート87の出力はクロック信号
φの位相を反転したものとなるので、第9図に示すよう
に、シフトレジスタ81Bのサンプリング信号q B
l % ・・・の出力のタイミングは、シフトレジスタ
81Aのサンプリング信号qAI、・・・の出力のタイ
ミングと、サンプリング周期に等しいクロック周期ts
の1/2 (1/2 t s)だけずれ、本実施例は第
1の実施例と同様に動作する。
ンプリング信号は、次に述べるサンプルホールド回路8
2A及び82Bのサンプリングタイミングをサンプリン
グ周期の1/2、即ち1/2tsだけずらすことができ
ればよいので、第10図に示す信号QAI’ QB
I’ のようにそれら(7)/fルス幅がtsよりも長
くてもよい。
1及びサンプリングコンデンサ822から構成されてい
る。アナログスイッチ821はシフトレジスタ81Aか
らの対応するサンプリング信号に従って導通し、このと
き入力表示信号■、がサンプリングコンデンサ822に
加えられる。サンプリングコンデンサ822の充電に要
する時間がサンプリング周期tsよりも充分に短いなら
ば、サンプリングコンデンサ822には、サンプリング
信号のqA+、・・・の立ち下がりの時点での表示信号
VAの電圧が保持される。サンプルホールド回路82B
は、サンプルホールド回路82Aと同様の構成を有して
いるが、シフトレジスタ81Bから出力されるサンプリ
ング信号QB+、・・・に従って表示信号7日をサンプ
リングし、ホールドする。表示信号V 11及びVsの
サンプリングポイントを第9図に示す。
ールドコンデンサ832から構成されている。アナログ
スイッチ831は出力パルスTに従って導通し、このと
きサンプルホールド回路82Aのサンプリングコンデン
サ822に保持されている電圧が同時にホールドコンデ
ンサ832へ転送される。サンプリングコンデンサ82
2からホールドコンデンサ832への電圧の転送は、サ
ンプルホールド回路82Aによるサンプリングが行われ
ていない期間(例えばテレビジョン信号では水平帰線期
間)を利用して実施される。ホールド回路83Bはホー
ルド回路83Aと同様の構成を有しており、ホールド回
路83Bには、出力パルスTに従って、サンプルホール
ド回路82Bに保持されている電圧が転送される。
83Aの出力とホールド回路83Bの出力との何れかを
選択的に出力するアナログスイッチ841を有している
。出力選択回路84からの出力は、バッファ回路85を
介して液晶パネル140の列電極141へ伝達される。
ついてのみ説明したが、本発明はこのような実施例に限
定されず、本発明は、一般に、複数のサンプルホールド
回路を備え、それらのサンプルホールド回路のサンプリ
ングのタイミングが異なっている列電極回路を包含して
いる。
素配列を有する表示ユニット(例えば液晶パネル)を有
する表示装置に於いて良好な表示品位を得ることができ
る表示装置の列電極駆動回路が提供される。
極駆動回路では、サンプリングタイミングが互いにサン
プリング周期の1/2だけ異なる2個のサンプルホール
ド手段によって、表示ユニットの2行分の表示信号を同
時に処理することができる。従って、外部にラインメモ
リ又はフレームメモリを設けることにより、表示信号を
外部で倍速変換することなく、倍速変換表示と同等の表
示を高い表示品位をもって行うことができる。このよう
に、本発明の列電極駆動回路は倍速変換手段を内蔵して
いると見做すこともできる。
の列電極駆動回路に於いて、2個のサンプルホールド手
段に同一の表示信号を与えた場合には、該2個のサンプ
ルホールド手段によってデルタ配列にマツチしたタイミ
ングでサンプリングが行われる。このようにしてサンプ
リングされた表示信号は、サンプリング期間の半分の時
間で順次表示ユニットの駆動に用いられることが可能で
あるため、外部メモリや表示信号の倍速変換回路を用い
ることなく、デルタ配列の利点を活かして高い表示品位
を得ることができる。
その実施例の動作を説明するためのタイミング図、第3
図は本発明の第2の実施例の要部を示すブロック図、第
4図は第3図の列電極駆動回路に入力される信号のタイ
ミングを示す図、第S図は本発明の第3の実施例の要部
を示すブロック図、第6図は本発明の第4の実施例の要
部を示すブロック図、第7図は本発明の第5の実施例の
要部を示すブロック図、第8図は本発明の第6の実施例
の回路図、第9図は第8図の列電極駆動回路の動作を説
明するためのタイミング図、第10図は第8図の列電極
駆動回路の許容される他の動作を説明するためのタイミ
ング図、第11図は従来のマトリクス型液晶表示装置の
ブロック図、第12図は従来の列電極駆動回路のブロッ
ク図、第13図は第12図の列電極駆動回路の動作を説
明するためのタイミング図、第14図はデルタ配列の液
晶パネルを備えた従来のマトリクス型液晶表示装置のブ
ロック図である。
ジスタ、12A、12B、82A、82B−1゜サンプ
ルホールド回路、13A、13B、73・・・已カバッ
ファ回路、83A、83B・・・ホールド回路、84・
・・出力選択回路、85・・・バッファ回路。
Claims (1)
- 【特許請求の範囲】 1、表示ユニットに配設された複数の列電極を駆動する
ための表示装置の列電極駆動回路であって、 入力される表示信号を実質的に同一のサンプリング周期
で且つ互いに異なるタイミングでサンプリングし、サン
プリングされた表示信号をホールドするための複数のサ
ンプルホールド手段と、選択信号に従って該複数のサン
プルホールド手段の内の何れかを選択し、選択されたサ
ンプルホールド手段がホールドしている表示信号に基づ
いて該列電極を駆動するための出力手段と を備えた表示装置の列電極駆動回路。 2、前記複数のサンプルホールド手段が2個のサンプル
ホールド手段であり、該2個のサンプルホールド手段の
一方のサンプリングのタイミングと他方のそれとが該サ
ンプリング周期の実質的に2分の1だけ異なっている請
求項1に記載の表示装置の列電極駆動回路。
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