JPH0450895A - 表示装置の列電極駆動回路 - Google Patents
表示装置の列電極駆動回路Info
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- 238000010586 diagram Methods 0.000 description 17
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- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は表示装置の列電極駆動回路に関し、特に、マト
リクス型液晶表示装置の駆動回路に好適に使用される列
電極駆動回路に関する。
リクス型液晶表示装置の駆動回路に好適に使用される列
電極駆動回路に関する。
（従来の技術）
従来の表示装置の一例であるマトリクス型液晶表示装置
のブロック図を第１１図に示す。第１１図のマトリクス
型液晶表示装置は、２個の互いに対向する基板を有し、
一方の基板上に複数の行電極１１１及び行電極１１１に
交差する複数の列電極１１２が設けられている表示ユニ
ットとしての液晶パネル１１０を備えている。行電極１
１１と列電極１１２との各交点には、絵素を構成するた
めの絵素電極１１３及び絵素電極１１３をそれに対応す
る列電極１１２に接続するためのスイッチングトランジ
スタ１１４が配設されている。１個の行電極１１１に対
応する複数の絵素電極１１３によって１個の行が構成さ
れる。
のブロック図を第１１図に示す。第１１図のマトリクス
型液晶表示装置は、２個の互いに対向する基板を有し、
一方の基板上に複数の行電極１１１及び行電極１１１に
交差する複数の列電極１１２が設けられている表示ユニ
ットとしての液晶パネル１１０を備えている。行電極１
１１と列電極１１２との各交点には、絵素を構成するた
めの絵素電極１１３及び絵素電極１１３をそれに対応す
る列電極１１２に接続するためのスイッチングトランジ
スタ１１４が配設されている。１個の行電極１１１に対
応する複数の絵素電極１１３によって１個の行が構成さ
れる。
液晶パネル１１０には、行電極１１１に走査ｚｆルスを
順次与えるための行電極駆動回路１１５と、絵素電極ｆ
１３に印加すべき電圧信号である表示信号を列電極１１
２に供給するための列電極駆動回路１１６とが接続され
ている。行電極駆動回路１１５によって成る行電極１１
１に走査パルスが与えられると、その行電極１１１に対
応するスイッチングトランジスタ１１４がオン状態、即
ち導通状態になり、オン状態になったスイッチングトラ
ンジスタ１１４に接続された絵素電極１１３に列電極１
１２上の表示信号が伝達される。行電極駆動回路１１５
及び列電極駆動回路１１６の動作はコントロール回路１
１７によって制御される。
順次与えるための行電極駆動回路１１５と、絵素電極ｆ
１３に印加すべき電圧信号である表示信号を列電極１１
２に供給するための列電極駆動回路１１６とが接続され
ている。行電極駆動回路１１５によって成る行電極１１
１に走査パルスが与えられると、その行電極１１１に対
応するスイッチングトランジスタ１１４がオン状態、即
ち導通状態になり、オン状態になったスイッチングトラ
ンジスタ１１４に接続された絵素電極１１３に列電極１
１２上の表示信号が伝達される。行電極駆動回路１１５
及び列電極駆動回路１１６の動作はコントロール回路１
１７によって制御される。
第１１図に示すような、絵素毎にスイッチングトランジ
スタ１１４が設けられたマトリクス型液晶表示装置は、
多数の行電極１１１に対してマルチプレックス駆動を行
う場合に於いてもスイッチングトランジスタ１１４のス
イッチング機能により高コントラストの表示が可能であ
るため、携帯型電子機器を始めとする電子機器の表示装
置として広く用いられている。
スタ１１４が設けられたマトリクス型液晶表示装置は、
多数の行電極１１１に対してマルチプレックス駆動を行
う場合に於いてもスイッチングトランジスタ１１４のス
イッチング機能により高コントラストの表示が可能であ
るため、携帯型電子機器を始めとする電子機器の表示装
置として広く用いられている。
列電極駆動回路１１６の一例の構成を第１２図に示す。
第１２図の列電極駆動回路１１６は、液晶パネル１１０
の２行分に相当する表示信号の処理を同時に行うもので
あり、シフトレジスタ１２１と、２個のサンプルホール
ド回路１２２Ａ及び１２２Ｂと、２個の出力バッファ回
路１２３Ａ及び１２３Ｂとを有している。
の２行分に相当する表示信号の処理を同時に行うもので
あり、シフトレジスタ１２１と、２個のサンプルホール
ド回路１２２Ａ及び１２２Ｂと、２個の出力バッファ回
路１２３Ａ及び１２３Ｂとを有している。
シフトレジスタ１２１は、クロッ−り信号φに従ってサ
ンプリング信号Ｓをシフトすることにより、サンプリン
グ信号ｑ１、ｑ２、・・・ （ｌｎを順次８力する。サ
ンプルホールド回路１２２Ａは、サンプリング信号ｑ、
〜ｑ０に基づいて、表示信号■９の電圧成分をサンプリ
ングし、ホールドする。他方のサンプルホールド回路１
２２Ｂは、サンプリング信号ｑ１〜ｑ７に基づいて、表
示信号■８の電圧成分をサンプリングし、ホールドする
。出カバ・ソファ回路１２３Ａは、サンプルホールド回
路１２２Ａかホールドした電圧にほぼ等しい電圧信号Ｑ
Ａ＋〜Ｑ Ａ ｎを出力パルスＴに従って取り込み、選
択信号Ｕのレベルが正の期間に列電極１１２へ並列に出
力する。他方、出力バッファ回路１２３Ｂは、サンプル
ホールド回路１２２Ｂがホールドした電圧にほぼ等しい
電圧信号ＱＢ＋〜ＱＢｎを出力パルスＴに従って取り込
み、選択信号Ｕのレベルが負の期間に列電極１１２へ並
列に出力する。
ンプリング信号Ｓをシフトすることにより、サンプリン
グ信号ｑ１、ｑ２、・・・ （ｌｎを順次８力する。サ
ンプルホールド回路１２２Ａは、サンプリング信号ｑ、
〜ｑ０に基づいて、表示信号■９の電圧成分をサンプリ
ングし、ホールドする。他方のサンプルホールド回路１
２２Ｂは、サンプリング信号ｑ１〜ｑ７に基づいて、表
示信号■８の電圧成分をサンプリングし、ホールドする
。出カバ・ソファ回路１２３Ａは、サンプルホールド回
路１２２Ａかホールドした電圧にほぼ等しい電圧信号Ｑ
Ａ＋〜Ｑ Ａ ｎを出力パルスＴに従って取り込み、選
択信号Ｕのレベルが正の期間に列電極１１２へ並列に出
力する。他方、出力バッファ回路１２３Ｂは、サンプル
ホールド回路１２２Ｂがホールドした電圧にほぼ等しい
電圧信号ＱＢ＋〜ＱＢｎを出力パルスＴに従って取り込
み、選択信号Ｕのレベルが負の期間に列電極１１２へ並
列に出力する。
第１３図に列電極駆動回路１１６の動作のタイミングを
示す。表示信号ｖ１１及びｖ８は、何れもシリアルに入
力される。１番目のサンプリング期間に於いて、シフト
レジスタ１２１からサンプリング信号ｑ１、・・・ Ｑ
Ｊ、・・・ ｑｎが出力される時点での表示信号ＶＡの
電圧成分Ｖ Ｉｊｌ ｉ 、 １、−Ｖ、、、ｊｌｏ、
。
示す。表示信号ｖ１１及びｖ８は、何れもシリアルに入
力される。１番目のサンプリング期間に於いて、シフト
レジスタ１２１からサンプリング信号ｑ１、・・・ Ｑ
Ｊ、・・・ ｑｎが出力される時点での表示信号ＶＡの
電圧成分Ｖ Ｉｊｌ ｉ 、 １、−Ｖ、、、ｊｌｏ、
。
■Ｉ’ｌ ｉ ＊ ｎが、サンプルホールド回路１２２
Ａによってサンプリングされ、ホールドされる。また、
同じサンプリング期間に於いて、表示信号ｖ８の電圧成
分ＶＢ＋４１．１、− Ｖ＠＋＋＋、ｊｓ −Ｖｅ＋
＋＋、Ｊ（、サンプルホールド回路１２２Ｂによってサ
ンプリングされ、ホールドされる。サンプルホールド回
路１２２Ａはホールドした電圧Ｖｎｒ、； （Ｊ ＝
１〜ｎ）に基づく電圧信号Ｑ Ａ ｒ （Ｊ ＝ １〜
ｎ）を出力し、これらの電圧信号は、次のくｉ＋１番目
の）サンプリング期間の前半の選択信号Ｕが正である期
間に於いて、出力バッファ回路１２３Ａから電圧信号Ｑ
ｌとして出力される。他方、サンプルホールド回路１２
２Ｂはホールドした電圧Ｖ Ｂ ｉや１．、（ｊ＝１〜
ｎ）に基づく電圧信号Ｑ Ｂ ｒ （Ｊ ＝ １〜ｎ）
を出力し、これらの電圧信号は、上記ｉ＋１番目のサン
プリング期間の後半の選択信号Ｕが負である期間に於い
て、出力バッファ回路１２３Ｂから電圧信号Ｑ」として
出力される。
Ａによってサンプリングされ、ホールドされる。また、
同じサンプリング期間に於いて、表示信号ｖ８の電圧成
分ＶＢ＋４１．１、− Ｖ＠＋＋＋、ｊｓ −Ｖｅ＋
＋＋、Ｊ（、サンプルホールド回路１２２Ｂによってサ
ンプリングされ、ホールドされる。サンプルホールド回
路１２２Ａはホールドした電圧Ｖｎｒ、； （Ｊ ＝
１〜ｎ）に基づく電圧信号Ｑ Ａ ｒ （Ｊ ＝ １〜
ｎ）を出力し、これらの電圧信号は、次のくｉ＋１番目
の）サンプリング期間の前半の選択信号Ｕが正である期
間に於いて、出力バッファ回路１２３Ａから電圧信号Ｑ
ｌとして出力される。他方、サンプルホールド回路１２
２Ｂはホールドした電圧Ｖ Ｂ ｉや１．、（ｊ＝１〜
ｎ）に基づく電圧信号Ｑ Ｂ ｒ （Ｊ ＝ １〜ｎ）
を出力し、これらの電圧信号は、上記ｉ＋１番目のサン
プリング期間の後半の選択信号Ｕが負である期間に於い
て、出力バッファ回路１２３Ｂから電圧信号Ｑ」として
出力される。
上述した列電極駆動回路１１６では、液晶パネル１１０
の２行分の表示信号のサンプリング処理が同時に行われ
る。従って、例えばインターレース走査方式の表示信号
をフィールドメモリを用いて倍速ノンインターレース表
示する表示方式は、奇数フィールドに属する表示信号を
列電極駆動回路１１６に表示信号■＾として与え、偶数
フィールドに属する表示信号を列電極駆動回路１１６に
表示信号ｖ８として与えることにより、表示信号の周波
数を上げることなく容易に実現される。
の２行分の表示信号のサンプリング処理が同時に行われ
る。従って、例えばインターレース走査方式の表示信号
をフィールドメモリを用いて倍速ノンインターレース表
示する表示方式は、奇数フィールドに属する表示信号を
列電極駆動回路１１６に表示信号■＾として与え、偶数
フィールドに属する表示信号を列電極駆動回路１１６に
表示信号ｖ８として与えることにより、表示信号の周波
数を上げることなく容易に実現される。
（発明が解決しようとする課題）
ところで、液晶パネルの絵素の配列としては、第１１図
に示した格子状の配列の他に、第１４図の液晶パネル１
４０ように１行毎に絵素の配列が１／２絵素だけずれて
いる、いわゆるデルタ配列が知られている。テレビジョ
ン信号に基づく表示に於いては、絵素数が同一である場
合にはデルタ配列の液晶パネル１４０の方が格子状の配
列の液晶パネル１１０よりも優れた表示品位を達成する
ことができる。
に示した格子状の配列の他に、第１４図の液晶パネル１
４０ように１行毎に絵素の配列が１／２絵素だけずれて
いる、いわゆるデルタ配列が知られている。テレビジョ
ン信号に基づく表示に於いては、絵素数が同一である場
合にはデルタ配列の液晶パネル１４０の方が格子状の配
列の液晶パネル１１０よりも優れた表示品位を達成する
ことができる。
しかし、上述の列電極駆動回路１１６では、２個のサン
プルホールド回路１２２Ａ、１２２Ｂの表示信号のサン
プリングのタイミングが同一であるため、デルタ配列の
液晶パネル１４０に対しては、表示信号のサンプリング
タイミングとサンプリングされた表示信号に対応する絵
素の位置とが整合しない行が１行おきに発生し、表示品
位が低下する。このように、従来の列電極駆動回路１１
６は、デルタ配列の液晶パネルには不向きであるという
問題を存していた。
プルホールド回路１２２Ａ、１２２Ｂの表示信号のサン
プリングのタイミングが同一であるため、デルタ配列の
液晶パネル１４０に対しては、表示信号のサンプリング
タイミングとサンプリングされた表示信号に対応する絵
素の位置とが整合しない行が１行おきに発生し、表示品
位が低下する。このように、従来の列電極駆動回路１１
６は、デルタ配列の液晶パネルには不向きであるという
問題を存していた。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、格子状の配列でないデルタ配
列等の絵素配列を有する表示ユニ１．ト（例えば液晶パ
ネル）を有する表示装置に於いて良好な表示品位を得る
ことができる表示装置の列電極駆動回路を提供すること
にある。
その目的とするところは、格子状の配列でないデルタ配
列等の絵素配列を有する表示ユニ１．ト（例えば液晶パ
ネル）を有する表示装置に於いて良好な表示品位を得る
ことができる表示装置の列電極駆動回路を提供すること
にある。
（課題を解決するための手段）
本発明の列電極駆動回路は、表示ユニットに配設された
複数の列電極を駆動するための表示装置の列電極駆動回
路であって、入力される表示信号を実質的に同一のサン
プリング周期で且つ互いに異なるタイミングでサンプリ
ングし、サンプリングされた表示信号をホールドするた
めの複数のサンプルホールド手段と、選択信号に従って
該複数のサンプルホールド手段の内の何れかを選択し、
選択されたサンプルホールド手段がホールドしている表
示信号に基づいて該列電極を駆動するための出力手段と
を備えており、そのことにより上記、目的が達成される
。
複数の列電極を駆動するための表示装置の列電極駆動回
路であって、入力される表示信号を実質的に同一のサン
プリング周期で且つ互いに異なるタイミングでサンプリ
ングし、サンプリングされた表示信号をホールドするた
めの複数のサンプルホールド手段と、選択信号に従って
該複数のサンプルホールド手段の内の何れかを選択し、
選択されたサンプルホールド手段がホールドしている表
示信号に基づいて該列電極を駆動するための出力手段と
を備えており、そのことにより上記、目的が達成される
。
本発明の一実施態様では、前記複数のサンプルホールド
手段が２個のサンプルホールド手段であり、該２個のサ
ンプルホールド手段の一方のサンプリングのタイミング
と他方のそれとが該サンプリング周期の実質的に２分の
１だけ異なっており、そのことにより上記目的が達成さ
れる。
手段が２個のサンプルホールド手段であり、該２個のサ
ンプルホールド手段の一方のサンプリングのタイミング
と他方のそれとが該サンプリング周期の実質的に２分の
１だけ異なっており、そのことにより上記目的が達成さ
れる。
（実施例）
本発明を実施例について以下に説明する。
第１図に本発明の第１の実施例のブロック図を示す。第
１図の列電極駆動回路１０は、第１４図のデルタ配列の
液晶パネル１４０を駆動するためのものであり、シフト
レジスタ１１と、２個のサンプルホールド回路１２Ａ及
び１２Ｂと、２個の出力バッファ回路１３Ａ及び１３Ｂ
とを有している。
１図の列電極駆動回路１０は、第１４図のデルタ配列の
液晶パネル１４０を駆動するためのものであり、シフト
レジスタ１１と、２個のサンプルホールド回路１２Ａ及
び１２Ｂと、２個の出力バッファ回路１３Ａ及び１３Ｂ
とを有している。
シフトレジスタ１１は、従来のシフトレジスタ１２１（
第１２図）の２倍（２ｎ）の段数、即ち液晶パネル１４
０の列電極１４１の数の２倍の段数を有しており、従来
のシフトレジスタ１２１のためのクロックφの２倍の周
波数を有するクロックφＤに従ってサンプリング信号Ｓ
をシフトすることにより、サンプリング信号ｑ１、ｑ２
、・・・ ｑ２ｎを順次出力する。サンプルホールド回
路１２Ａ及び１２Ｂは、従来のサンプルホールド回路１
２２Ａ及び１２２Ｂとそれぞれ同様の構成を有している
が、サンプルホールド回路１２Ａはシフトレジスタから
出力された奇数番目のサンプリング信号Ｑｌ、 Ｑ３
、・・・ ｑ ２ｎ−１に従って表示信号ｖ角の電圧成
分をサンプリングし、ホールドする。これに対してサン
プルホールド回路１２Ｂは、シフトレジスタ１１から出
力された偶数番目のサンプリング信号ｑ２、ｑ４、・・
・ Ｑ２ｎに従って、表示信号ＶＡに対応する行に隣接
する行のための表示信号Ｖ、の電圧成分をサンプリング
し、ホールドする。
第１２図）の２倍（２ｎ）の段数、即ち液晶パネル１４
０の列電極１４１の数の２倍の段数を有しており、従来
のシフトレジスタ１２１のためのクロックφの２倍の周
波数を有するクロックφＤに従ってサンプリング信号Ｓ
をシフトすることにより、サンプリング信号ｑ１、ｑ２
、・・・ ｑ２ｎを順次出力する。サンプルホールド回
路１２Ａ及び１２Ｂは、従来のサンプルホールド回路１
２２Ａ及び１２２Ｂとそれぞれ同様の構成を有している
が、サンプルホールド回路１２Ａはシフトレジスタから
出力された奇数番目のサンプリング信号Ｑｌ、 Ｑ３
、・・・ ｑ ２ｎ−１に従って表示信号ｖ角の電圧成
分をサンプリングし、ホールドする。これに対してサン
プルホールド回路１２Ｂは、シフトレジスタ１１から出
力された偶数番目のサンプリング信号ｑ２、ｑ４、・・
・ Ｑ２ｎに従って、表示信号ＶＡに対応する行に隣接
する行のための表示信号Ｖ、の電圧成分をサンプリング
し、ホールドする。
出力ハッフ１回路１３Ａは、サンプルホールド回路１２
Ａがホールドした電圧にほぼ等しい電圧信号ＱＡ＋〜Ｑ
Ａ ｎを出力パルスＴに従って同時に取り込み、選択
信号Ｕのレベルが正の期間に、列電極１４１へ並列に出
力する。他方、出力バッファ回路１３Ｂは、サンプルホ
ールド回路１２Ｂがホールドした電圧にほぼ等しい電圧
信号ＱＢ１〜ＱＢｒｌヲ出力パルスＴに従って同時に取
り込み、選択信号Ｕのレベルが負の期間に列電極１４１
へ並列に出力する。
Ａがホールドした電圧にほぼ等しい電圧信号ＱＡ＋〜Ｑ
Ａ ｎを出力パルスＴに従って同時に取り込み、選択
信号Ｕのレベルが正の期間に、列電極１４１へ並列に出
力する。他方、出力バッファ回路１３Ｂは、サンプルホ
ールド回路１２Ｂがホールドした電圧にほぼ等しい電圧
信号ＱＢ１〜ＱＢｒｌヲ出力パルスＴに従って同時に取
り込み、選択信号Ｕのレベルが負の期間に列電極１４１
へ並列に出力する。
第２図に列電極駆動回路１０の動作のタイミングを示す
。表示信号Ｖ、及びＶｅは何れもシリアルに入力される
。表示信号ＶＡについては、シフトレジスタ１１から奇
数番目のサンプリング信号ｑ５、・・・ ｑ ２ｊ−１
、・・・ ｑ ２／ｌ−１が出力される時点に於ける表
示信号Ｖ白の電圧成分■１１．ｔ、・・・ ＶＱＩ。２
」−１、・・・ ”Ｑｌ＋２ｎ−１（液晶パネル１４０
の第１行に対応）がサンプルホールド回路１２Ａによっ
てサンプリングされる。これに対し、表示信号■８につ
いては、シフトレジスタ１１から偶数番目のサンプリン
グ信号が出力される時点に於ける該表示信号の電圧成分
ＶＢｉ＋１．２ｓ ＋＋＋ ｖＢｉ＋１．２ｊＳ
＋＋＋ Ｖｓ：＋＋、２ｎ （液晶パネル１４
０の第ｉ＋１行に対応）が、サンプルホールド回路１２
Ｂによってサンプリングされる。サンプルホールド回路
１２Ａはホールドした電圧Ｖ自＋、２ｒ−＋ （ｊ ＝
１〜ｎ）に基づく電圧信号Ｑ Ａ ； （ｊ ＝ １
〜ｎ）を出力し、これらの電圧信号は、次の（ｉｉ＋２
行及び第ｉ＋３行のための）サンプリング期間の前半の
選択信号Ｕが正である期間に於いて、出力バノファ回路
１３Ａから電圧信号Ｑ」として出力される。他方、サン
プルホールド回路１２Ｂはホールドした電圧ＶＢｉ＋１
．２ｊ （Ｊ＝ １〜ｎ ）に基づく電圧信号Ｑ ＢＪ
（ｊ ＝ ｔ −ｎ ）を出力し、これらの電圧信号は
、上記次のサンプリング期間の後半の選択信号Ｕが負で
ある期間に於いて出力バッファ回路１３Ｂから電圧信号
Ｑ」として出力される。
。表示信号Ｖ、及びＶｅは何れもシリアルに入力される
。表示信号ＶＡについては、シフトレジスタ１１から奇
数番目のサンプリング信号ｑ５、・・・ ｑ ２ｊ−１
、・・・ ｑ ２／ｌ−１が出力される時点に於ける表
示信号Ｖ白の電圧成分■１１．ｔ、・・・ ＶＱＩ。２
」−１、・・・ ”Ｑｌ＋２ｎ−１（液晶パネル１４０
の第１行に対応）がサンプルホールド回路１２Ａによっ
てサンプリングされる。これに対し、表示信号■８につ
いては、シフトレジスタ１１から偶数番目のサンプリン
グ信号が出力される時点に於ける該表示信号の電圧成分
ＶＢｉ＋１．２ｓ ＋＋＋ ｖＢｉ＋１．２ｊＳ
＋＋＋ Ｖｓ：＋＋、２ｎ （液晶パネル１４
０の第ｉ＋１行に対応）が、サンプルホールド回路１２
Ｂによってサンプリングされる。サンプルホールド回路
１２Ａはホールドした電圧Ｖ自＋、２ｒ−＋ （ｊ ＝
１〜ｎ）に基づく電圧信号Ｑ Ａ ； （ｊ ＝ １
〜ｎ）を出力し、これらの電圧信号は、次の（ｉｉ＋２
行及び第ｉ＋３行のための）サンプリング期間の前半の
選択信号Ｕが正である期間に於いて、出力バノファ回路
１３Ａから電圧信号Ｑ」として出力される。他方、サン
プルホールド回路１２Ｂはホールドした電圧ＶＢｉ＋１
．２ｊ （Ｊ＝ １〜ｎ ）に基づく電圧信号Ｑ ＢＪ
（ｊ ＝ ｔ −ｎ ）を出力し、これらの電圧信号は
、上記次のサンプリング期間の後半の選択信号Ｕが負で
ある期間に於いて出力バッファ回路１３Ｂから電圧信号
Ｑ」として出力される。
サンプルホールド回路１２Ａのサンプリング周期と、サ
ンプルホールド回路１２Ｂのそれとは、何れもクロック
信号φＤの周期の半分に等しい。しかし、サンプルホー
ルド回路１２Ｂのサンプリングのタイミングは、サンプ
ルホールド回路１２Ａのそれとは上記サンプリング周期
の１／２だけ遅れている。このように本実施例では、デ
ルタ配列に適合した表示信号のサンプリングが行われ、
そのため、デルタ配列の液晶パネル１４０上に良好な表
示を行うことが可能となっている。更に、本実施例によ
れば、液晶パネル１４０の２行分の表示信号のサンプリ
ングが１サンプリング期間に同時に行われ、サンプリン
グされた表示信号は次のサンプリング期間に時分割で列
電極１４１の駆動に用いられる。従って、外部に表示信
号の倍速変換回路を設けることなく、倍速変換表示と同
等の表示が可能となっている。
ンプルホールド回路１２Ｂのそれとは、何れもクロック
信号φＤの周期の半分に等しい。しかし、サンプルホー
ルド回路１２Ｂのサンプリングのタイミングは、サンプ
ルホールド回路１２Ａのそれとは上記サンプリング周期
の１／２だけ遅れている。このように本実施例では、デ
ルタ配列に適合した表示信号のサンプリングが行われ、
そのため、デルタ配列の液晶パネル１４０上に良好な表
示を行うことが可能となっている。更に、本実施例によ
れば、液晶パネル１４０の２行分の表示信号のサンプリ
ングが１サンプリング期間に同時に行われ、サンプリン
グされた表示信号は次のサンプリング期間に時分割で列
電極１４１の駆動に用いられる。従って、外部に表示信
号の倍速変換回路を設けることなく、倍速変換表示と同
等の表示が可能となっている。
第３図に本発明の第２の実施例の要部を示す。
本実施例は、第１図のシフトレジスタ１１に代えて、液
晶パネル１４０の列電極の数（ｎ）に等しい段数（ｎ段
）を有する２個のシフトレジスタ３１Ａ及び３１Ｂを備
えている。シフトレジスタ３１Ａはクロック信号φ自に
従ってサンプリング信号ＳＡをシフトし、サンプルホー
ルド回路１２Ａのためのサンプリング信号ｑＡ、〜ｑＡ
ｎを順次出力する。シフトレジスタ３１Ｂはクロック信
号φ自と同じ周期のクロック信号φＢに従ってサンプリ
ング信号ＳＢをシフトし、サンプルホールド回路１２Ｂ
のためのサンプリング信号ＱＢｔ〜ＱＢｎを順次出力す
る。本実施例では、第４図に示すように、クロック信号
φＢの位相がクロ・ツク信号φｎのそれと１／２クロッ
ク周期だけ異なっているため、サンプルホールド回路１
２Ｂのサンプリングのタイミングとサンプルホールド回
路１２Ａのそれとは、サンプリング周期（クロック周期
に等しい）の１／２だけ異なっており、第１図の列電極
駆動回路１０と同様の結果が得られる。
晶パネル１４０の列電極の数（ｎ）に等しい段数（ｎ段
）を有する２個のシフトレジスタ３１Ａ及び３１Ｂを備
えている。シフトレジスタ３１Ａはクロック信号φ自に
従ってサンプリング信号ＳＡをシフトし、サンプルホー
ルド回路１２Ａのためのサンプリング信号ｑＡ、〜ｑＡ
ｎを順次出力する。シフトレジスタ３１Ｂはクロック信
号φ自と同じ周期のクロック信号φＢに従ってサンプリ
ング信号ＳＢをシフトし、サンプルホールド回路１２Ｂ
のためのサンプリング信号ＱＢｔ〜ＱＢｎを順次出力す
る。本実施例では、第４図に示すように、クロック信号
φＢの位相がクロ・ツク信号φｎのそれと１／２クロッ
ク周期だけ異なっているため、サンプルホールド回路１
２Ｂのサンプリングのタイミングとサンプルホールド回
路１２Ａのそれとは、サンプリング周期（クロック周期
に等しい）の１／２だけ異なっており、第１図の列電極
駆動回路１０と同様の結果が得られる。
本発明の第３の実施例の要部を第５図に示す。
本実施例は、シフトレジスタ１１の出力側に機能切換回
路５４を付加することにより、従来の列電極駆動回路１
１６（第１２図）と同様の動作が可能とされたものであ
る。機能切換回路５４は、シフトレジスタ１１の出力す
るサンプリング信号の内の２個のサンプリング信号Ｑ
２ｊ−１及びＱ２ｊ（ｊ＝１〜ｎ）毎に設けられており
、２個のＡＮＤゲート５４１及び５４２、ＯＲゲート５
４３並びにインバータ５４４から構成されている。サン
プリング信号ｑ１及びｑ２に対応する機能切換回路５４
では、第５図から容易に理解されるように、機能切換信
号りがＨレベルの場合に、サンプルホールド回路１２Ｂ
（第１図参照）に伝達されるサンプリング信号ｑ２′
はサンプリング信号ｑ１に等しくなり、機能切換信号り
がＬレベルの場合に、サンプリング信号ｑ２°はサンプ
リング信号ｑ２に等しくなる。従って、機能切換信号り
がＨレベルの場合には本実施例は従来の列電極駆動回路
１１６ （第１２図）と同様に動作し、機能切換信号り
がＬレベルの場合には本実施例は第１図の列電極駆動回
路と同様に動作する。
路５４を付加することにより、従来の列電極駆動回路１
１６（第１２図）と同様の動作が可能とされたものであ
る。機能切換回路５４は、シフトレジスタ１１の出力す
るサンプリング信号の内の２個のサンプリング信号Ｑ
２ｊ−１及びＱ２ｊ（ｊ＝１〜ｎ）毎に設けられており
、２個のＡＮＤゲート５４１及び５４２、ＯＲゲート５
４３並びにインバータ５４４から構成されている。サン
プリング信号ｑ１及びｑ２に対応する機能切換回路５４
では、第５図から容易に理解されるように、機能切換信
号りがＨレベルの場合に、サンプルホールド回路１２Ｂ
（第１図参照）に伝達されるサンプリング信号ｑ２′
はサンプリング信号ｑ１に等しくなり、機能切換信号り
がＬレベルの場合に、サンプリング信号ｑ２°はサンプ
リング信号ｑ２に等しくなる。従って、機能切換信号り
がＨレベルの場合には本実施例は従来の列電極駆動回路
１１６ （第１２図）と同様に動作し、機能切換信号り
がＬレベルの場合には本実施例は第１図の列電極駆動回
路と同様に動作する。
第６図に本発明の第４の実施例の要部を示す。
本実施例では、サンプルホールド回路１２Ａ及び１２Ｂ
は同一の入力表示信号■をサンプリングする。従来の列
電極駆動回路１１６では２個のサンプルホールド回路１
２２Ａ及び１２２Ｂが同一の表示信号をサンプリングす
ることには利点はないが、本実施例では、２個のサンプ
ルホールド回路１２Ａ及び１２Ｂのサンプリングのタイ
ミングが１／２サンプリング周期だけ異なっているので
、同一の表示信号■をサンプリングすることも次に述べ
るように有益である。本実施例では表示信号■のサンプ
リングポイントが従来の２倍になる。
は同一の入力表示信号■をサンプリングする。従来の列
電極駆動回路１１６では２個のサンプルホールド回路１
２２Ａ及び１２２Ｂが同一の表示信号をサンプリングす
ることには利点はないが、本実施例では、２個のサンプ
ルホールド回路１２Ａ及び１２Ｂのサンプリングのタイ
ミングが１／２サンプリング周期だけ異なっているので
、同一の表示信号■をサンプリングすることも次に述べ
るように有益である。本実施例では表示信号■のサンプ
リングポイントが従来の２倍になる。
このようにしてサンプリングされた表示信号に基づいて
、デルタ配列を有する液晶パネルの２行に対して倍速で
書き込みが行われるため、解像度の向上、斜めのライン
が滑らかに表示されること等の効果が得られる。
、デルタ配列を有する液晶パネルの２行に対して倍速で
書き込みが行われるため、解像度の向上、斜めのライン
が滑らかに表示されること等の効果が得られる。
第７図に本発明の第５の実施例の要部を示す。
本実施例は、サンプルホールド回路１２Ａ及び１２Ｂか
らの信号に対して共通のバッファ部７３３を有する出力
バッファ回路７３を備えている。出力バッファ回路７３
は、バッファ部７３３に加えて、ホールド部７３１Ａ及
び７３１ Ｂ、並びに選択部７３２Ａ及び７３２Ｂを有
している。ホールド部７３１Ａ及び７３１Ｂは、出力パ
ルスＴに従って、サンプルホールド回路１２Ａから転送
された電圧信号ＱＡ＋〜ＱＡ、及びサンプルホールド回
路１２Ｂから転送された電圧信号ＱＢ＋〜ＱＢｎをそれ
ぞれホールドする。選択部７３２Ａは、選択信号Ｕが正
の場合に、ホールド部７３１Ａがホールドしている信号
をバッファ部７３３へ転送する。
らの信号に対して共通のバッファ部７３３を有する出力
バッファ回路７３を備えている。出力バッファ回路７３
は、バッファ部７３３に加えて、ホールド部７３１Ａ及
び７３１ Ｂ、並びに選択部７３２Ａ及び７３２Ｂを有
している。ホールド部７３１Ａ及び７３１Ｂは、出力パ
ルスＴに従って、サンプルホールド回路１２Ａから転送
された電圧信号ＱＡ＋〜ＱＡ、及びサンプルホールド回
路１２Ｂから転送された電圧信号ＱＢ＋〜ＱＢｎをそれ
ぞれホールドする。選択部７３２Ａは、選択信号Ｕが正
の場合に、ホールド部７３１Ａがホールドしている信号
をバッファ部７３３へ転送する。
これに対して選択部７３２Ｂは、選択信号Ｕが負の場合
に、ホールド部７３１Ｂがホールドしている信号をバッ
ファ部７３３へ転送する。
に、ホールド部７３１Ｂがホールドしている信号をバッ
ファ部７３３へ転送する。
第８図に本発明の第６の実施例を示す。本実施例につい
ては、第１〜５の実施例よりもその構成を詳細に説明す
る。
ては、第１〜５の実施例よりもその構成を詳細に説明す
る。
本実施例は、２個のシフトレジスタ８１Ａ及び８１Ｂを
有している。シフトレジスタ８１Ａ及び８１Ｂのそれぞ
れは、直列に接続されたＤフリップフロップ８１１によ
って構成されている。シフトレジスタ８１Ａ及び８１Ｂ
の初段のＤフリップフロップ８１１のＤ入力には、サン
プリング信号Ｓが与えられる。シフトレジスタ８１Ａの
ｃＫ大入力は、デユーティ比が５０％のクロック信号φ
が与えられる。他方のシフトレジスタ８１ＢのＣＫ大入
力は、クロック信号φ及び機能選択信号りを入力とする
排他的論理和（ＸＯＲ）ゲート８７の出力が与えられる
。機能選択信号りがＬレベルの場合には、シフトレジス
タ８１Ａ及び８１Ｂに同一のクロック信号が与えられる
ため、本実施例は従来の列電極駆動回路１１６（第１２
図）と同様に動作する。他方、機能選択信号りがＨレベ
ルの場合には、ＸＱＲゲート８７の出力はクロック信号
φの位相を反転したものとなるので、第９図に示すよう
に、シフトレジスタ８１Ｂのサンプリング信号ｑ Ｂ
ｌ ％ ・・・の出力のタイミングは、シフトレジスタ
８１Ａのサンプリング信号ｑＡＩ、・・・の出力のタイ
ミングと、サンプリング周期に等しいクロック周期ｔｓ
の１／２ （１／２ ｔ ｓ）だけずれ、本実施例は第
１の実施例と同様に動作する。
有している。シフトレジスタ８１Ａ及び８１Ｂのそれぞ
れは、直列に接続されたＤフリップフロップ８１１によ
って構成されている。シフトレジスタ８１Ａ及び８１Ｂ
の初段のＤフリップフロップ８１１のＤ入力には、サン
プリング信号Ｓが与えられる。シフトレジスタ８１Ａの
ｃＫ大入力は、デユーティ比が５０％のクロック信号φ
が与えられる。他方のシフトレジスタ８１ＢのＣＫ大入
力は、クロック信号φ及び機能選択信号りを入力とする
排他的論理和（ＸＯＲ）ゲート８７の出力が与えられる
。機能選択信号りがＬレベルの場合には、シフトレジス
タ８１Ａ及び８１Ｂに同一のクロック信号が与えられる
ため、本実施例は従来の列電極駆動回路１１６（第１２
図）と同様に動作する。他方、機能選択信号りがＨレベ
ルの場合には、ＸＱＲゲート８７の出力はクロック信号
φの位相を反転したものとなるので、第９図に示すよう
に、シフトレジスタ８１Ｂのサンプリング信号ｑ Ｂ
ｌ ％ ・・・の出力のタイミングは、シフトレジスタ
８１Ａのサンプリング信号ｑＡＩ、・・・の出力のタイ
ミングと、サンプリング周期に等しいクロック周期ｔｓ
の１／２ （１／２ ｔ ｓ）だけずれ、本実施例は第
１の実施例と同様に動作する。
尚、シフトレジスタ８１Ａ及び８１Ｂから出力されるサ
ンプリング信号は、次に述べるサンプルホールド回路８
２Ａ及び８２Ｂのサンプリングタイミングをサンプリン
グ周期の１／２、即ち１／２ｔｓだけずらすことができ
ればよいので、第１０図に示す信号ＱＡＩ’ ＱＢ
Ｉ’ のようにそれら（７）／ｆルス幅がｔｓよりも長
くてもよい。
ンプリング信号は、次に述べるサンプルホールド回路８
２Ａ及び８２Ｂのサンプリングタイミングをサンプリン
グ周期の１／２、即ち１／２ｔｓだけずらすことができ
ればよいので、第１０図に示す信号ＱＡＩ’ ＱＢ
Ｉ’ のようにそれら（７）／ｆルス幅がｔｓよりも長
くてもよい。
サンプルホールド回路８２Ａは、アナログスイッチ８２
１及びサンプリングコンデンサ８２２から構成されてい
る。アナログスイッチ８２１はシフトレジスタ８１Ａか
らの対応するサンプリング信号に従って導通し、このと
き入力表示信号■、がサンプリングコンデンサ８２２に
加えられる。サンプリングコンデンサ８２２の充電に要
する時間がサンプリング周期ｔｓよりも充分に短いなら
ば、サンプリングコンデンサ８２２には、サンプリング
信号のｑＡ＋、・・・の立ち下がりの時点での表示信号
ＶＡの電圧が保持される。サンプルホールド回路８２Ｂ
は、サンプルホールド回路８２Ａと同様の構成を有して
いるが、シフトレジスタ８１Ｂから出力されるサンプリ
ング信号ＱＢ＋、・・・に従って表示信号７日をサンプ
リングし、ホールドする。表示信号Ｖ １１及びＶｓの
サンプリングポイントを第９図に示す。
１及びサンプリングコンデンサ８２２から構成されてい
る。アナログスイッチ８２１はシフトレジスタ８１Ａか
らの対応するサンプリング信号に従って導通し、このと
き入力表示信号■、がサンプリングコンデンサ８２２に
加えられる。サンプリングコンデンサ８２２の充電に要
する時間がサンプリング周期ｔｓよりも充分に短いなら
ば、サンプリングコンデンサ８２２には、サンプリング
信号のｑＡ＋、・・・の立ち下がりの時点での表示信号
ＶＡの電圧が保持される。サンプルホールド回路８２Ｂ
は、サンプルホールド回路８２Ａと同様の構成を有して
いるが、シフトレジスタ８１Ｂから出力されるサンプリ
ング信号ＱＢ＋、・・・に従って表示信号７日をサンプ
リングし、ホールドする。表示信号Ｖ １１及びＶｓの
サンプリングポイントを第９図に示す。
ホールド回路８３Ａは、アナログスイッチ８３１及びホ
ールドコンデンサ８３２から構成されている。アナログ
スイッチ８３１は出力パルスＴに従って導通し、このと
きサンプルホールド回路８２Ａのサンプリングコンデン
サ８２２に保持されている電圧が同時にホールドコンデ
ンサ８３２へ転送される。サンプリングコンデンサ８２
２からホールドコンデンサ８３２への電圧の転送は、サ
ンプルホールド回路８２Ａによるサンプリングが行われ
ていない期間（例えばテレビジョン信号では水平帰線期
間）を利用して実施される。ホールド回路８３Ｂはホー
ルド回路８３Ａと同様の構成を有しており、ホールド回
路８３Ｂには、出力パルスＴに従って、サンプルホール
ド回路８２Ｂに保持されている電圧が転送される。
ールドコンデンサ８３２から構成されている。アナログ
スイッチ８３１は出力パルスＴに従って導通し、このと
きサンプルホールド回路８２Ａのサンプリングコンデン
サ８２２に保持されている電圧が同時にホールドコンデ
ンサ８３２へ転送される。サンプリングコンデンサ８２
２からホールドコンデンサ８３２への電圧の転送は、サ
ンプルホールド回路８２Ａによるサンプリングが行われ
ていない期間（例えばテレビジョン信号では水平帰線期
間）を利用して実施される。ホールド回路８３Ｂはホー
ルド回路８３Ａと同様の構成を有しており、ホールド回
路８３Ｂには、出力パルスＴに従って、サンプルホール
ド回路８２Ｂに保持されている電圧が転送される。
出力選択回路８４は、選択信号Ｕに従ってホールド回路
８３Ａの出力とホールド回路８３Ｂの出力との何れかを
選択的に出力するアナログスイッチ８４１を有している
。出力選択回路８４からの出力は、バッファ回路８５を
介して液晶パネル１４０の列電極１４１へ伝達される。
８３Ａの出力とホールド回路８３Ｂの出力との何れかを
選択的に出力するアナログスイッチ８４１を有している
。出力選択回路８４からの出力は、バッファ回路８５を
介して液晶パネル１４０の列電極１４１へ伝達される。
以上ではデルタ配列の表示ユニットに適合する実施例に
ついてのみ説明したが、本発明はこのような実施例に限
定されず、本発明は、一般に、複数のサンプルホールド
回路を備え、それらのサンプルホールド回路のサンプリ
ングのタイミングが異なっている列電極回路を包含して
いる。
ついてのみ説明したが、本発明はこのような実施例に限
定されず、本発明は、一般に、複数のサンプルホールド
回路を備え、それらのサンプルホールド回路のサンプリ
ングのタイミングが異なっている列電極回路を包含して
いる。
（発明の効果）
本発明によれば、格子状の配列でないデルタ配列等の絵
素配列を有する表示ユニット（例えば液晶パネル）を有
する表示装置に於いて良好な表示品位を得ることができ
る表示装置の列電極駆動回路が提供される。
素配列を有する表示ユニット（例えば液晶パネル）を有
する表示装置に於いて良好な表示品位を得ることができ
る表示装置の列電極駆動回路が提供される。
デルタ配列の表示ユニットに特に適合した本発明の列電
極駆動回路では、サンプリングタイミングが互いにサン
プリング周期の１／２だけ異なる２個のサンプルホール
ド手段によって、表示ユニットの２行分の表示信号を同
時に処理することができる。従って、外部にラインメモ
リ又はフレームメモリを設けることにより、表示信号を
外部で倍速変換することなく、倍速変換表示と同等の表
示を高い表示品位をもって行うことができる。このよう
に、本発明の列電極駆動回路は倍速変換手段を内蔵して
いると見做すこともできる。
極駆動回路では、サンプリングタイミングが互いにサン
プリング周期の１／２だけ異なる２個のサンプルホール
ド手段によって、表示ユニットの２行分の表示信号を同
時に処理することができる。従って、外部にラインメモ
リ又はフレームメモリを設けることにより、表示信号を
外部で倍速変換することなく、倍速変換表示と同等の表
示を高い表示品位をもって行うことができる。このよう
に、本発明の列電極駆動回路は倍速変換手段を内蔵して
いると見做すこともできる。
また、デルタ配列の表示ユニットに特に適合した本発明
の列電極駆動回路に於いて、２個のサンプルホールド手
段に同一の表示信号を与えた場合には、該２個のサンプ
ルホールド手段によってデルタ配列にマツチしたタイミ
ングでサンプリングが行われる。このようにしてサンプ
リングされた表示信号は、サンプリング期間の半分の時
間で順次表示ユニットの駆動に用いられることが可能で
あるため、外部メモリや表示信号の倍速変換回路を用い
ることなく、デルタ配列の利点を活かして高い表示品位
を得ることができる。
の列電極駆動回路に於いて、２個のサンプルホールド手
段に同一の表示信号を与えた場合には、該２個のサンプ
ルホールド手段によってデルタ配列にマツチしたタイミ
ングでサンプリングが行われる。このようにしてサンプ
リングされた表示信号は、サンプリング期間の半分の時
間で順次表示ユニットの駆動に用いられることが可能で
あるため、外部メモリや表示信号の倍速変換回路を用い
ることなく、デルタ配列の利点を活かして高い表示品位
を得ることができる。
４、 の、 な■
第１図は本発明の第１の実施例のブロック図、第２図は
その実施例の動作を説明するためのタイミング図、第３
図は本発明の第２の実施例の要部を示すブロック図、第
４図は第３図の列電極駆動回路に入力される信号のタイ
ミングを示す図、第Ｓ図は本発明の第３の実施例の要部
を示すブロック図、第６図は本発明の第４の実施例の要
部を示すブロック図、第７図は本発明の第５の実施例の
要部を示すブロック図、第８図は本発明の第６の実施例
の回路図、第９図は第８図の列電極駆動回路の動作を説
明するためのタイミング図、第１０図は第８図の列電極
駆動回路の許容される他の動作を説明するためのタイミ
ング図、第１１図は従来のマトリクス型液晶表示装置の
ブロック図、第１２図は従来の列電極駆動回路のブロッ
ク図、第１３図は第１２図の列電極駆動回路の動作を説
明するためのタイミング図、第１４図はデルタ配列の液
晶パネルを備えた従来のマトリクス型液晶表示装置のブ
ロック図である。
その実施例の動作を説明するためのタイミング図、第３
図は本発明の第２の実施例の要部を示すブロック図、第
４図は第３図の列電極駆動回路に入力される信号のタイ
ミングを示す図、第Ｓ図は本発明の第３の実施例の要部
を示すブロック図、第６図は本発明の第４の実施例の要
部を示すブロック図、第７図は本発明の第５の実施例の
要部を示すブロック図、第８図は本発明の第６の実施例
の回路図、第９図は第８図の列電極駆動回路の動作を説
明するためのタイミング図、第１０図は第８図の列電極
駆動回路の許容される他の動作を説明するためのタイミ
ング図、第１１図は従来のマトリクス型液晶表示装置の
ブロック図、第１２図は従来の列電極駆動回路のブロッ
ク図、第１３図は第１２図の列電極駆動回路の動作を説
明するためのタイミング図、第１４図はデルタ配列の液
晶パネルを備えた従来のマトリクス型液晶表示装置のブ
ロック図である。
１１．３１Ａ、３１Ｂ、８１Ａ、８１Ｂ・・・シフトレ
ジスタ、１２Ａ、１２Ｂ、８２Ａ、８２Ｂ−１゜サンプ
ルホールド回路、１３Ａ、１３Ｂ、７３・・・已カバッ
ファ回路、８３Ａ、８３Ｂ・・・ホールド回路、８４・
・・出力選択回路、８５・・・バッファ回路。
ジスタ、１２Ａ、１２Ｂ、８２Ａ、８２Ｂ−１゜サンプ
ルホールド回路、１３Ａ、１３Ｂ、７３・・・已カバッ
ファ回路、８３Ａ、８３Ｂ・・・ホールド回路、８４・
・・出力選択回路、８５・・・バッファ回路。
以上
呂願人 シャープ株式会社
Claims (1)
- 【特許請求の範囲】 １、表示ユニットに配設された複数の列電極を駆動する
ための表示装置の列電極駆動回路であって、 入力される表示信号を実質的に同一のサンプリング周期
で且つ互いに異なるタイミングでサンプリングし、サン
プリングされた表示信号をホールドするための複数のサ
ンプルホールド手段と、選択信号に従って該複数のサン
プルホールド手段の内の何れかを選択し、選択されたサ
ンプルホールド手段がホールドしている表示信号に基づ
いて該列電極を駆動するための出力手段と を備えた表示装置の列電極駆動回路。 ２、前記複数のサンプルホールド手段が２個のサンプル
ホールド手段であり、該２個のサンプルホールド手段の
一方のサンプリングのタイミングと他方のそれとが該サ
ンプリング周期の実質的に２分の１だけ異なっている請
求項１に記載の表示装置の列電極駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156263A JP2892444B2 (ja) | 1990-06-14 | 1990-06-14 | 表示装置の列電極駆動回路 |
| KR1019910009893A KR950010135B1 (ko) | 1990-06-14 | 1991-06-14 | 디스플레이 장치용 열 전극 구동회로 |
| DE69126171T DE69126171T2 (de) | 1990-06-14 | 1991-06-14 | Spaltenelektrodetreiberschaltung für ein Anzeigegerät |
| EP91305429A EP0461928B1 (en) | 1990-06-14 | 1991-06-14 | A column electrode driving circuit for a display apparatus |
| US08/148,408 US5602561A (en) | 1990-06-14 | 1993-11-08 | Column electrode driving circuit for a display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156263A JP2892444B2 (ja) | 1990-06-14 | 1990-06-14 | 表示装置の列電極駆動回路 |
Publications (2)
| Publication Number | Publication Date |
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