JP2792490B2 - 液晶表示装置用駆動回路のサンプルホールド回路 - Google Patents
液晶表示装置用駆動回路のサンプルホールド回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置用駆動
回路のサンプルホールド回路に関し、特に液晶表示部へ
の表示アナログ信号を、スタートパルスに応答して所定
クロックパルスに同期しつつ順次ｎ回（ｎは２以上の整
数）サンプルホールドし、このサンプルホールド出力を
前記液晶表示部の表示スキャン方向に対応して順次出力
するようにした液晶表示装置用駆動回路のサンプルホー
ルド回路に関するものである。
回路のサンプルホールド回路に関し、特に液晶表示部へ
の表示アナログ信号を、スタートパルスに応答して所定
クロックパルスに同期しつつ順次ｎ回（ｎは２以上の整
数）サンプルホールドし、このサンプルホールド出力を
前記液晶表示部の表示スキャン方向に対応して順次出力
するようにした液晶表示装置用駆動回路のサンプルホー
ルド回路に関するものである。
【０００２】
【従来の技術】液晶ディスプレイ技術としてアナログ液
晶ディスプレイがある。例えば、ＮＥＣ技法第４６巻第
１０号１２ページから１６ページに記載されている。
晶ディスプレイがある。例えば、ＮＥＣ技法第４６巻第
１０号１２ページから１６ページに記載されている。
【０００３】アナログ液晶ディスプレイは高解像度に適
し、ＣＲＴインタフェースが可能で接続が容易であり、
ＣＲＴと遜色ない自然画（フルカラー）を実現すること
が可能である。図７はアナログ液晶ディスプレイの駆動
回路部を含むシステムブロック図である。映像のアナロ
グ信号は３原色であるＲ，Ｇ，Ｂの３系統の信号がある
が、説明の簡略化のため、図７は１系統のアナログ信号
２３としている。
し、ＣＲＴインタフェースが可能で接続が容易であり、
ＣＲＴと遜色ない自然画（フルカラー）を実現すること
が可能である。図７はアナログ液晶ディスプレイの駆動
回路部を含むシステムブロック図である。映像のアナロ
グ信号は３原色であるＲ，Ｇ，Ｂの３系統の信号がある
が、説明の簡略化のため、図７は１系統のアナログ信号
２３としている。
【０００４】図７のＡＩＦ（アナログインタフェースＬ
ＳＩ）２２は上述した高解像度、ＣＲＴインタフェー
ス、フルカラーを実現するＬＳＩであり、アナログ信号
２３の信号処理を行っている。本発明の内容に関係する
サンプルホールド回路はこのＡＩＦ２２内のサンプルホ
ールド回路２６とシフトレジスタ２５で構成されてい
る。
ＳＩ）２２は上述した高解像度、ＣＲＴインタフェー
ス、フルカラーを実現するＬＳＩであり、アナログ信号
２３の信号処理を行っている。本発明の内容に関係する
サンプルホールド回路はこのＡＩＦ２２内のサンプルホ
ールド回路２６とシフトレジスタ２５で構成されてい
る。
【０００５】図７を参照して動作を説明する。アナログ
信号２２は前段回路２４（クランプ回路，ガンマ変換回
路）でレベル変換等の処理を行う。ここで、クランプ回
路はアナログ信号の黒レベルをＡＩＦ２２の内部の黒レ
ベルにレベル変換するものである。液晶の電気−光学特
性がリニアではなく、ＣＲＴと異なる特性を持っている
ため、ガンマ変換回路は、入力されるアナログ信号がＣ
ＲＴと同じように見えるための補正をするものである。
信号２２は前段回路２４（クランプ回路，ガンマ変換回
路）でレベル変換等の処理を行う。ここで、クランプ回
路はアナログ信号の黒レベルをＡＩＦ２２の内部の黒レ
ベルにレベル変換するものである。液晶の電気−光学特
性がリニアではなく、ＣＲＴと異なる特性を持っている
ため、ガンマ変換回路は、入力されるアナログ信号がＣ
ＲＴと同じように見えるための補正をするものである。
【０００６】入力されたスタートパルス１２をドットク
ロック１１のタイミングでシフトして出力するシフトレ
ジスタ２５によりサンプルホールド回路２６は制御さ
れ、前段回路２４で信号処理されたアナログ信号はシリ
アル・パラレル変換され、サンプリングされる。このシ
リアル・パラレル変換は周波数の高い信号をソースドラ
イバ２９，３０でサンプリングできる周波数まで分周す
る処理である。図７では４分周している。
ロック１１のタイミングでシフトして出力するシフトレ
ジスタ２５によりサンプルホールド回路２６は制御さ
れ、前段回路２４で信号処理されたアナログ信号はシリ
アル・パラレル変換され、サンプリングされる。このシ
リアル・パラレル変換は周波数の高い信号をソースドラ
イバ２９，３０でサンプリングできる周波数まで分周す
る処理である。図７では４分周している。
【０００７】サンプルホールド回路２６の出力は後段回
路２７（データ反転回路，出力バッファ）で処理されＡ
ＩＦ２２の出力端子（出力３１〜３４）に出力される。
液晶は直流成分を印可し続けるとムラが生じたり、寿命
が短くなるため、データ反転回路は交流駆動の処理を行
う。出力バッファはＡＩＦの外部負荷に対する能力を大
きくし、出力インピーダンスを下げるインピーダンス変
換回路である。
路２７（データ反転回路，出力バッファ）で処理されＡ
ＩＦ２２の出力端子（出力３１〜３４）に出力される。
液晶は直流成分を印可し続けるとムラが生じたり、寿命
が短くなるため、データ反転回路は交流駆動の処理を行
う。出力バッファはＡＩＦの外部負荷に対する能力を大
きくし、出力インピーダンスを下げるインピーダンス変
換回路である。
【０００８】ＡＩＦ２２の入出力の関係としては、アナ
ログ信号２３の４ｎ−３番目の信号は出力３１に出力さ
れ、４ｎ−２番目の信号は出力３２に出力され、４ｎ−
１番目の信号は出力３３に出力され、４ｎ番目の信号は
出力３４に出力されるようになっている。ここで、ｎは
２以上の自然数であるとする。
ログ信号２３の４ｎ−３番目の信号は出力３１に出力さ
れ、４ｎ−２番目の信号は出力３２に出力され、４ｎ−
１番目の信号は出力３３に出力され、４ｎ番目の信号は
出力３４に出力されるようになっている。ここで、ｎは
２以上の自然数であるとする。
【０００９】ソースドライバ２９，３０の出力と液晶パ
ネル３６のソースライン３７の接続は、図７のように上
下のソースドライバと交互に接続される。図７にソース
ドライバ内部の入力とソースラインの接続関係は簡略し
て示す。
ネル３６のソースライン３７の接続は、図７のように上
下のソースドライバと交互に接続される。図７にソース
ドライバ内部の入力とソースラインの接続関係は簡略し
て示す。
【００１０】ソースドライバ２９，３０は制御信号３８
により、入力されるＡＩＦ２２で処理されたアナログ信
号をサンプリングし、液晶パネル３６に出力する。ゲー
トドライバ３５は制御信号３９で液晶パネル３６のゲー
トラインを線順次する。
により、入力されるＡＩＦ２２で処理されたアナログ信
号をサンプリングし、液晶パネル３６に出力する。ゲー
トドライバ３５は制御信号３９で液晶パネル３６のゲー
トラインを線順次する。
【００１１】液晶パネルを用いた表示装置で、表示画像
の上下反転が必要となる場合がある。例えば、パネルを
１８０度回転させ、対面する相手に通常の画像を見せる
場合などである。図７を参照して説明する。
の上下反転が必要となる場合がある。例えば、パネルを
１８０度回転させ、対面する相手に通常の画像を見せる
場合などである。図７を参照して説明する。
【００１２】液晶パネルで自分の向きで通常な画面で表
示する場合、ソースドライバを右シフト４０し、ゲート
ドライバは下シフト４１する。対面する相手に通常な画
面で表示する場合は、ソースドライバを左シフト４２
し、ゲートドライバは上シフト４３する。
示する場合、ソースドライバを右シフト４０し、ゲート
ドライバは下シフト４１する。対面する相手に通常な画
面で表示する場合は、ソースドライバを左シフト４２
し、ゲートドライバは上シフト４３する。
【００１３】図７のようにソースドライバと液晶パネル
のソースラインは固定されて接続されているので、アナ
ログ信号３１は、ソースライン３７のライン３７ｂに書
込まれてしまう。すなわち、アナログ信号の１番目のデ
ータは、ソースドライバとゲートドライバのシフト方向
を逆にすると、液晶パネル３６の右から４番目のソース
ライン３７に表示されてしまう。よって、ソースドライ
バとゲートドライバのシフト方向を逆にしただけでは正
常な画像を表示することはできない。
のソースラインは固定されて接続されているので、アナ
ログ信号３１は、ソースライン３７のライン３７ｂに書
込まれてしまう。すなわち、アナログ信号の１番目のデ
ータは、ソースドライバとゲートドライバのシフト方向
を逆にすると、液晶パネル３６の右から４番目のソース
ライン３７に表示されてしまう。よって、ソースドライ
バとゲートドライバのシフト方向を逆にしただけでは正
常な画像を表示することはできない。
【００１４】ＡＩＦ２２の出力とソースドライバ２９，
３０の入力の物理的接続を変えることはできないので、
ＡＩＦ２２の出力の順番を逆にし、すなわち４ｎ−３番
目のアナログ信号は出力３４に出力し、４ｎ番目のアナ
ログ信号は出力３１に出力するようにする必要がある。
３０の入力の物理的接続を変えることはできないので、
ＡＩＦ２２の出力の順番を逆にし、すなわち４ｎ−３番
目のアナログ信号は出力３４に出力し、４ｎ番目のアナ
ログ信号は出力３１に出力するようにする必要がある。
【００１５】従来の技術では、ＡＩＦ２２の出力の順番
を逆にする方法として、双方向のシフトレジスタのスキ
ャン方向を替えて行う方法がある。図８はこの方法を用
いたものであり、４つのＤＦＦ（Ｄフリップフロップ）
４４ａから４４ｂで構成する双方向のシフトレジスタ２
５と４つのサンプルホールド素子で構成するサンプルホ
ールド回路２６のブロック図である。
を逆にする方法として、双方向のシフトレジスタのスキ
ャン方向を替えて行う方法がある。図８はこの方法を用
いたものであり、４つのＤＦＦ（Ｄフリップフロップ）
４４ａから４４ｂで構成する双方向のシフトレジスタ２
５と４つのサンプルホールド素子で構成するサンプルホ
ールド回路２６のブロック図である。
【００１６】正逆スキャン信号４６は、スイッチ４５を
ＡとＢに切替える。スイッチ４５がＡの側にあると、ス
タートパルス１２はシフトレジスタ２５を構成するＤＦ
Ｆ４４ａに入力され、ドットクロック１１に同期して右
シフトしていく。そして、サンプルホールド回路２６は
サンプルホールド素子４７ａから右シフトでアナログ信
号１３をサンプリングし、サンプルホールド素子の出力
として導出する。
ＡとＢに切替える。スイッチ４５がＡの側にあると、ス
タートパルス１２はシフトレジスタ２５を構成するＤＦ
Ｆ４４ａに入力され、ドットクロック１１に同期して右
シフトしていく。そして、サンプルホールド回路２６は
サンプルホールド素子４７ａから右シフトでアナログ信
号１３をサンプリングし、サンプルホールド素子の出力
として導出する。
【００１７】スイッチ４５がＢの側にあると、スタート
パルス１２はＤＦＦ回路４４ｄに入力され、ドットクロ
ック１１に同期して左シフトしていく。そして、サンプ
ルホールド回路２６はサンプルホールド素子４７ｄから
左シフトでアナログ信号２３をサンプリングし、サンプ
ルホールド素子の出力として導出する。
パルス１２はＤＦＦ回路４４ｄに入力され、ドットクロ
ック１１に同期して左シフトしていく。そして、サンプ
ルホールド回路２６はサンプルホールド素子４７ｄから
左シフトでアナログ信号２３をサンプリングし、サンプ
ルホールド素子の出力として導出する。
【００１８】こうして双方向のシフトレジスタ回路を構
成すれば、シフトレジスタ回路を逆スキャンし、アナロ
グ信号をサンプルホールド素子の逆からサンプリングす
ることができる。ＭＯＳプロセスで設計されたＬＳＩの
場合、図８のスイッチ４５はトランスファーゲートを用
い、１つのスイッチで２個のトランジスタがあれば構成
できる。
成すれば、シフトレジスタ回路を逆スキャンし、アナロ
グ信号をサンプルホールド素子の逆からサンプリングす
ることができる。ＭＯＳプロセスで設計されたＬＳＩの
場合、図８のスイッチ４５はトランスファーゲートを用
い、１つのスイッチで２個のトランジスタがあれば構成
できる。
【００１９】しかし、液晶に書込む電圧が高いことで、
ＡＩＦ２２の電源電圧は高く、動作周波数は高速である
ことから、ＭＯＳプロセスでは設計は難しいために、プ
ロセスはバイポーラを使用している。
ＡＩＦ２２の電源電圧は高く、動作周波数は高速である
ことから、ＭＯＳプロセスでは設計は難しいために、プ
ロセスはバイポーラを使用している。
【００２０】図９はバイポーラプロセスでこのスイッチ
回路を作る場合の従来例である。図９において正スキャ
ン信号７が“Ｈ”レベルで、逆スキャン信号５０が
“Ｌ”レベルの場合、エミッタカップリングロジック回
路を構成するトランジスタＱ４９のベースがトランジス
タＱ５０のベースの電圧より高くなるので、トランジス
タＱ４９はオンし、トランジスタＱ５０はオフする。す
るとトランジスタＱ５１とＱ５３で構成するエミッタカ
ップリングロジック回路が動作状態になる。
回路を作る場合の従来例である。図９において正スキャ
ン信号７が“Ｈ”レベルで、逆スキャン信号５０が
“Ｌ”レベルの場合、エミッタカップリングロジック回
路を構成するトランジスタＱ４９のベースがトランジス
タＱ５０のベースの電圧より高くなるので、トランジス
タＱ４９はオンし、トランジスタＱ５０はオフする。す
るとトランジスタＱ５１とＱ５３で構成するエミッタカ
ップリングロジック回路が動作状態になる。
【００２１】Ａ側入力５１が“Ｈ”レベルで基準電圧Ｖ
ref ５３より高いと、トランジスタＱ５１はオンし、コ
レクタに電流Ｊ５が流れ、トランジスタＱ５３はオフ
し、電流は流れないのでコレクタの電圧は共通電圧５４
のレベルになる。スイッチの出力５５は共通電圧５４の
電圧よりトランジスタＱ５５のベースエミッタ間電圧Ｖ
BE低い電圧値になり、“Ｈ”レベルになる。
ref ５３より高いと、トランジスタＱ５１はオンし、コ
レクタに電流Ｊ５が流れ、トランジスタＱ５３はオフ
し、電流は流れないのでコレクタの電圧は共通電圧５４
のレベルになる。スイッチの出力５５は共通電圧５４の
電圧よりトランジスタＱ５５のベースエミッタ間電圧Ｖ
BE低い電圧値になり、“Ｈ”レベルになる。
【００２２】Ａ側入力５１が“Ｌ”レベルで基準電圧Ｖ
ref ５３より低いと、トランジスタＱ５１はオフする。
そして、トランジスタＱ５３はオンし、コレクタに電流
Ｊ５が流れ、コレクタの電圧は共通電圧５４から抵抗Ｒ
１の両端にかかる電圧を引いた電圧になり、スイッチの
出力５５はその電圧からトランジスタＱ５５のＶBEを引
いた電圧になり、“Ｌ”レベルになる。
ref ５３より低いと、トランジスタＱ５１はオフする。
そして、トランジスタＱ５３はオンし、コレクタに電流
Ｊ５が流れ、コレクタの電圧は共通電圧５４から抵抗Ｒ
１の両端にかかる電圧を引いた電圧になり、スイッチの
出力５５はその電圧からトランジスタＱ５５のＶBEを引
いた電圧になり、“Ｌ”レベルになる。
【００２３】逆スキャン信号５０が“Ｈ”レベルで、正
スキャン信号４９が“Ｌ”の場合は、Ｂ側入力５２がベ
ースに接続されるトランジスタＱ５２のオン，オフによ
りスイッチの出力５５の“Ｈ”，“Ｌ”レベルが決ま
る。
スキャン信号４９が“Ｌ”の場合は、Ｂ側入力５２がベ
ースに接続されるトランジスタＱ５２のオン，オフによ
りスイッチの出力５５の“Ｈ”，“Ｌ”レベルが決ま
る。
【００２４】すなわち、正スキャン信号４９と逆スキャ
ン信号５０でスイッチを切替え、スイッチの出力５５
は、入力が“Ｈ”レベルの時に“Ｈ”レベルを出力し、
入力が“Ｌ”レベルの時に“Ｌ”レベルを出力する。
ン信号５０でスイッチを切替え、スイッチの出力５５
は、入力が“Ｈ”レベルの時に“Ｈ”レベルを出力し、
入力が“Ｌ”レベルの時に“Ｌ”レベルを出力する。
【００２５】
【発明が解決しようとする課題】従来技術で示したよう
に、双方向のシフトレジスタをバイポーラプロセスを使
用すると、スイッチを構成するトランジスタの個数が多
くなり、それはシフトレジスタを構成するＤＦＦに比例
して多くなり、規模が大きくなり、消費電流が大きくな
るといった欠点があった。
に、双方向のシフトレジスタをバイポーラプロセスを使
用すると、スイッチを構成するトランジスタの個数が多
くなり、それはシフトレジスタを構成するＤＦＦに比例
して多くなり、規模が大きくなり、消費電流が大きくな
るといった欠点があった。
【００２６】本発明の目的は、アナログ信号の順番を切
替える機能を構成しても、消費電流が少なく回路の規模
が小さい液晶表示装置用駆動回路のサンプルホールド回
路を提供することにある。
替える機能を構成しても、消費電流が少なく回路の規模
が小さい液晶表示装置用駆動回路のサンプルホールド回
路を提供することにある。
【００２７】
【課題を解決するための手段】本発明によれば、液晶表
示部への表示アナログ信号を、スタートパルスに応答し
て所定クロックパルスに同期しつつ順次ｎ回（ｎは２以
上の整数）サンプルホールドし、このサンプルホールド
出力を前記液晶表示部の表示スキャン方向に対応して順
次出力するようにした液晶表示装置用駆動回路のサンプ
ルホールド回路であって、前記スタートパルスを前記ク
ロックパルスに同期して第１の出力から第ｎの出力まで
順次シフトするシフトレジスタと、各々のエミッタ同士
が第１の接続点にて共通接続され各ベースが前記シフト
レジスタの第１の出力から第ｎの出力に夫々接続された
第１〜第ｎのトランジスタと、各々のエミッタ同士が第
２の接続点にて共通接続され各ベースが前記シフトレジ
スタの第１の出力から第ｎの出力に夫々接続された第ｎ
＋１〜第２ｎのトランジスタと、前記表示スキャン方向
を示す正方向及び逆方向指示信号がベースに夫々供給さ
れ互いのエミッタが共通接続されかつ前記第１及び第２
の接続点にコレクタが夫々接続された第１及び第２のト
ランジスタからなるエミッタ結合型論理回路と、前記第
１〜第ｎのトランジスタの各コレクタと前記第２ｎ〜第
ｎ＋１のトランジスタの各コレクタとの夫々の共通接続
点である第１〜第ｎのコレクタ共通接続点と、前記第１
〜第ｎのコレクタ共通接続点の電流を夫々入力電流とす
る第１〜第ｎのカレントミラー回路と、前記第１〜第ｎ
のカレントミラー回路の各出力ミラー電流により夫々活
性化されて前記表示アナログ信号をサンプルホールドす
る第１〜第ｎのサンプルホールド手段と、を含むことを
特徴とする液晶表示装置用駆動回路のサンプルホールド
回路が得られる。
示部への表示アナログ信号を、スタートパルスに応答し
て所定クロックパルスに同期しつつ順次ｎ回（ｎは２以
上の整数）サンプルホールドし、このサンプルホールド
出力を前記液晶表示部の表示スキャン方向に対応して順
次出力するようにした液晶表示装置用駆動回路のサンプ
ルホールド回路であって、前記スタートパルスを前記ク
ロックパルスに同期して第１の出力から第ｎの出力まで
順次シフトするシフトレジスタと、各々のエミッタ同士
が第１の接続点にて共通接続され各ベースが前記シフト
レジスタの第１の出力から第ｎの出力に夫々接続された
第１〜第ｎのトランジスタと、各々のエミッタ同士が第
２の接続点にて共通接続され各ベースが前記シフトレジ
スタの第１の出力から第ｎの出力に夫々接続された第ｎ
＋１〜第２ｎのトランジスタと、前記表示スキャン方向
を示す正方向及び逆方向指示信号がベースに夫々供給さ
れ互いのエミッタが共通接続されかつ前記第１及び第２
の接続点にコレクタが夫々接続された第１及び第２のト
ランジスタからなるエミッタ結合型論理回路と、前記第
１〜第ｎのトランジスタの各コレクタと前記第２ｎ〜第
ｎ＋１のトランジスタの各コレクタとの夫々の共通接続
点である第１〜第ｎのコレクタ共通接続点と、前記第１
〜第ｎのコレクタ共通接続点の電流を夫々入力電流とす
る第１〜第ｎのカレントミラー回路と、前記第１〜第ｎ
のカレントミラー回路の各出力ミラー電流により夫々活
性化されて前記表示アナログ信号をサンプルホールドす
る第１〜第ｎのサンプルホールド手段と、を含むことを
特徴とする液晶表示装置用駆動回路のサンプルホールド
回路が得られる。
【００２８】
【発明の実施の形態】本発明の作用を述べる。上記構成
において、正逆スキャンの制御信号を入力することによ
って、第１〜第ｎのトランジスタかまたは第ｎ＋１〜第
２ｎのトランジスタからなる第１か第２のエミッタ結合
型論理回路のどちらか一方を動作させ、シフトレジスタ
の出力は所定クロックに同期してシフトするので、第１
あるいは第２のエミッタ結合型論理回路を構成するトラ
ンジスタのコレクタ電流がシフトする。それに伴って、
コレクタに接続されるカレントミラー回路の出力がシフ
トするので、カレントミラー回路の出力に接続されるサ
ンプルホールド手段はアナログ信号を、所定クロックに
同期してサンプリングすることができる。
において、正逆スキャンの制御信号を入力することによ
って、第１〜第ｎのトランジスタかまたは第ｎ＋１〜第
２ｎのトランジスタからなる第１か第２のエミッタ結合
型論理回路のどちらか一方を動作させ、シフトレジスタ
の出力は所定クロックに同期してシフトするので、第１
あるいは第２のエミッタ結合型論理回路を構成するトラ
ンジスタのコレクタ電流がシフトする。それに伴って、
コレクタに接続されるカレントミラー回路の出力がシフ
トするので、カレントミラー回路の出力に接続されるサ
ンプルホールド手段はアナログ信号を、所定クロックに
同期してサンプリングすることができる。
【００２９】この際、第１のエミッタ結合型論理回路を
構成するトランジスタのコレクタと第２のエミッタ結合
型論理回路を構成するトランジスタのコレクタの接続を
異なるようにしているので、正スキャン信号により第１
のエミッタ結合型論理回路が動作状態のときは、アナロ
グ信号は第１のサンプルホールド手段から第ｎのサンプ
ルホールド手段の順番でサンプリングされ、逆スキャン
信号により第２のエミッタ結合型論理回路が動作状態の
ときは、アナログ信号は第ｎのサンプルホールド手段か
ら第１のサンプルホールド手段の順番でサンプリングす
ることができる。
構成するトランジスタのコレクタと第２のエミッタ結合
型論理回路を構成するトランジスタのコレクタの接続を
異なるようにしているので、正スキャン信号により第１
のエミッタ結合型論理回路が動作状態のときは、アナロ
グ信号は第１のサンプルホールド手段から第ｎのサンプ
ルホールド手段の順番でサンプリングされ、逆スキャン
信号により第２のエミッタ結合型論理回路が動作状態の
ときは、アナログ信号は第ｎのサンプルホールド手段か
ら第１のサンプルホールド手段の順番でサンプリングす
ることができる。
【００３０】この発明のサンプルホールド回路は、正逆
スキャンを行う第１，２，３のエミッタ結合型論理回路
のバイアス電流を一つの定電流源でまかなっているの
で、消費電流が少なく、構成するトランジスタの個数が
少なくなり、よって回路の規模を小さくすることができ
る。
スキャンを行う第１，２，３のエミッタ結合型論理回路
のバイアス電流を一つの定電流源でまかなっているの
で、消費電流が少なく、構成するトランジスタの個数が
少なくなり、よって回路の規模を小さくすることができ
る。
【００３１】本発明の実施例について図面を参照して説
明する。
明する。
【００３２】図１は本発明の第１の実施例の回路図であ
る。図２はサンプルホールド素子の回路の一回路例であ
る。図３はアナログ信号のサンプリング状態を示したタ
イミングチャートである。図４はカレントミラー回路の
一回路例であり、このカレントミラー回路の詳しい説明
はアナログＩＣ機能回路設計入門（ＣＱ出版株式会社
刊）の２．２項（ページ５３）カレントミラー回路を参
照のこと。
る。図２はサンプルホールド素子の回路の一回路例であ
る。図３はアナログ信号のサンプリング状態を示したタ
イミングチャートである。図４はカレントミラー回路の
一回路例であり、このカレントミラー回路の詳しい説明
はアナログＩＣ機能回路設計入門（ＣＱ出版株式会社
刊）の２．２項（ページ５３）カレントミラー回路を参
照のこと。
【００３３】本発明の説明をする前に、図１におけるサ
ンプルホールド回路部５の各回路部分５・１〜５・ｎに
ついて図２を参照してその構成と動作を説明する。先ず
サンプリング状態の説明をする。
ンプルホールド回路部５の各回路部分５・１〜５・ｎに
ついて図２を参照してその構成と動作を説明する。先ず
サンプリング状態の説明をする。
【００３４】サンプルホールド部５にカレントミラー部
４の出力電流１４が入力され、各サンプルホールド素子
に入力されると、スイッチ制御回路１６はスイッチ１
７，１８がオンするように動作し、定電流源Ｊ１とＪ２
の電流が電流バッファ１９に流れる。バイアス電流を得
た電流バッファ１９は、処理されたアナログ信号１３の
電圧をホールドコンデンサＣ１に充電する。
４の出力電流１４が入力され、各サンプルホールド素子
に入力されると、スイッチ制御回路１６はスイッチ１
７，１８がオンするように動作し、定電流源Ｊ１とＪ２
の電流が電流バッファ１９に流れる。バイアス電流を得
た電流バッファ１９は、処理されたアナログ信号１３の
電圧をホールドコンデンサＣ１に充電する。
【００３５】コンデンサＣ１に充電された電圧はアンプ
２０でバッファされ、サンプルホールド素子の出力１５
に出力される。このとき定電流源Ｊ３とＪ４の電流は定
電流源Ｊ１とＪ２の電流よりも少ない電流値に設定して
おく。
２０でバッファされ、サンプルホールド素子の出力１５
に出力される。このとき定電流源Ｊ３とＪ４の電流は定
電流源Ｊ１とＪ２の電流よりも少ない電流値に設定して
おく。
【００３６】トランジスタＱ４３のエミッタ電圧はアナ
ログ信号１３の電圧のベース−エミッタ間電圧ＶBEだけ
高くなり、接続されているトランジスタＱ４７のエミッ
タ電圧はＱ４７のベース電圧より高くなるので、トラン
ジスタＱ４７はオフ状態になる。また、トランジスタＱ
４４のエミッタ電圧はアナログ信号１３の電圧のベース
−エミッタ間電圧ＶBEだけ低くなり、接続されているト
ランジスタＱ４８のエミッタ電圧はＱ４８のベース電圧
より低くなるので、トランジスタＱ４８はオフ状態にな
る。
ログ信号１３の電圧のベース−エミッタ間電圧ＶBEだけ
高くなり、接続されているトランジスタＱ４７のエミッ
タ電圧はＱ４７のベース電圧より高くなるので、トラン
ジスタＱ４７はオフ状態になる。また、トランジスタＱ
４４のエミッタ電圧はアナログ信号１３の電圧のベース
−エミッタ間電圧ＶBEだけ低くなり、接続されているト
ランジスタＱ４８のエミッタ電圧はＱ４８のベース電圧
より低くなるので、トランジスタＱ４８はオフ状態にな
る。
【００３７】次にホールド状態の説明をする。カレント
ミラー部の出力電流１４が入力されないときは、スイッ
チ制御回路１６はスイッチ１７，１８がオフするように
動作し、定電流源Ｊ１とＪ２の電流が電流バッファ１９
に流れないので、ホールドコンデンサＣ１にアナログ信
号１３の電圧を充電することはできない。
ミラー部の出力電流１４が入力されないときは、スイッ
チ制御回路１６はスイッチ１７，１８がオフするように
動作し、定電流源Ｊ１とＪ２の電流が電流バッファ１９
に流れないので、ホールドコンデンサＣ１にアナログ信
号１３の電圧を充電することはできない。
【００３８】アンプ２０には、すでにホールドコンデン
サＣ１に充電されている電圧が出力され、サンプルホー
ルド素子の出力１５に出力される。スイッチ１７から定
電流源Ｊ３に電流が流れ込まないので、Ｊ３の電流はト
ランジスタＱ４７のエミッタから流れ、トランジスタＱ
４７がオン状態になる。このトランジスタＱ４７のエミ
ッタ電圧は出力２３よりＶBEだけ低くなり、接続されて
いるトランジスタＱ４５のベース電圧はトランジスタＱ
４５のエミッタ電圧より低くなるので、トランジスタＱ
４５は強制的にオフ状態になる。
サＣ１に充電されている電圧が出力され、サンプルホー
ルド素子の出力１５に出力される。スイッチ１７から定
電流源Ｊ３に電流が流れ込まないので、Ｊ３の電流はト
ランジスタＱ４７のエミッタから流れ、トランジスタＱ
４７がオン状態になる。このトランジスタＱ４７のエミ
ッタ電圧は出力２３よりＶBEだけ低くなり、接続されて
いるトランジスタＱ４５のベース電圧はトランジスタＱ
４５のエミッタ電圧より低くなるので、トランジスタＱ
４５は強制的にオフ状態になる。
【００３９】また、定電流源Ｊ４の電流はスイッチ１８
がオフしているので、トランジスタＱ４８のエミッタに
流れ込む。トランジスタＱ４８がオン状態になり、この
トランジスタＱ４８のエミッタ電圧は出力２３よりＶBE
だけ高くなり、接続されているトランジスタＱ４６のベ
ース電圧はトランジスタＱ４６のエミッタ電圧より高く
なるので、トランジスタＱ４６は強制的にオフ状態にな
る。
がオフしているので、トランジスタＱ４８のエミッタに
流れ込む。トランジスタＱ４８がオン状態になり、この
トランジスタＱ４８のエミッタ電圧は出力２３よりＶBE
だけ高くなり、接続されているトランジスタＱ４６のベ
ース電圧はトランジスタＱ４６のエミッタ電圧より高く
なるので、トランジスタＱ４６は強制的にオフ状態にな
る。
【００４０】図１を参照して本発明の一実施例の構成に
ついて説明する。エミッタ結合型論理回路１を構成する
トランジスタＱ１１，Ｑ１２のコレクタは夫々エミッタ
結合型論理回路２とエミッタ結合型論理回路３を構成す
る各トランジスタのエミッタに接続され、トランジスタ
Ｑ１１のベースは正スキャン信号７に接続され、トラン
ジスタＱ１２のベースは逆スキャン信号８に接続されて
いる。
ついて説明する。エミッタ結合型論理回路１を構成する
トランジスタＱ１１，Ｑ１２のコレクタは夫々エミッタ
結合型論理回路２とエミッタ結合型論理回路３を構成す
る各トランジスタのエミッタに接続され、トランジスタ
Ｑ１１のベースは正スキャン信号７に接続され、トラン
ジスタＱ１２のベースは逆スキャン信号８に接続されて
いる。
【００４１】定電流源９は本回路のバイアス電流であ
る。ｎは２以上の自然数であるとする。
る。ｎは２以上の自然数であるとする。
【００４２】エミッタ結合型論理回路２を構成するトラ
ンジスタＱ２１，Ｑ２２，Ｑ２（ｎ−１），Ｑ２ｎのベ
ースは夫々シフトレジスタ６の出力Ｖ６１，Ｖ６２，Ｖ
６（ｎ−１），Ｖ６（ｎ）に接続され、これ等トランジ
スタの各コレクタは夫々カレントミラー回路４（４．
１，４．２，４．（ｎ−１），４．ｎ）の入力に接続さ
れている。
ンジスタＱ２１，Ｑ２２，Ｑ２（ｎ−１），Ｑ２ｎのベ
ースは夫々シフトレジスタ６の出力Ｖ６１，Ｖ６２，Ｖ
６（ｎ−１），Ｖ６（ｎ）に接続され、これ等トランジ
スタの各コレクタは夫々カレントミラー回路４（４．
１，４．２，４．（ｎ−１），４．ｎ）の入力に接続さ
れている。
【００４３】エミッタ結合型論理回路３を構成するトラ
ンジスタＱ３１，Ｑ３２，Ｑ３（ｎ−１），Ｑ３（ｎ）
のベースは夫々エミッタ結合型論理回路２と同様に、シ
フトレジスタ６の出力Ｖ６１，Ｖ６２，Ｖ６（ｎ−
１），Ｖ６（ｎ）に接続され、これ等トランジスタの各
コレクタはエミッタ結合型論理回路２とカレントミラー
部４の接続とは逆の順番に接続されている。すなわち、
トランジスタＱ３１のコレクタはカレントミラー回路
４．ｎ、トランジスタＱ３ｎのコレクタはカレントミラ
ー回路４．１に接続される。
ンジスタＱ３１，Ｑ３２，Ｑ３（ｎ−１），Ｑ３（ｎ）
のベースは夫々エミッタ結合型論理回路２と同様に、シ
フトレジスタ６の出力Ｖ６１，Ｖ６２，Ｖ６（ｎ−
１），Ｖ６（ｎ）に接続され、これ等トランジスタの各
コレクタはエミッタ結合型論理回路２とカレントミラー
部４の接続とは逆の順番に接続されている。すなわち、
トランジスタＱ３１のコレクタはカレントミラー回路
４．ｎ、トランジスタＱ３ｎのコレクタはカレントミラ
ー回路４．１に接続される。
【００４４】カレントミラー部４の出力電流１４は夫々
サンプルホールド素子５（５．１，５．２，５．（ｎ−
１），５．ｎ）に接続されている。
サンプルホールド素子５（５．１，５．２，５．（ｎ−
１），５．ｎ）に接続されている。
【００４５】共通電源１０は本回路の電源である。
【００４６】次に動作を説明する。タイミングについて
は図３を参照する。正スキャン信号７が、逆スキャン信
号８より電圧が高い場合、エミッタ結合型論理回路１の
トランジスタＱ１１がオンし、このトランジスタＱ１１
のコレクタに定電流源９の電流が流れ、エミッタ結合型
論理回路２が動作状態になる。
は図３を参照する。正スキャン信号７が、逆スキャン信
号８より電圧が高い場合、エミッタ結合型論理回路１の
トランジスタＱ１１がオンし、このトランジスタＱ１１
のコレクタに定電流源９の電流が流れ、エミッタ結合型
論理回路２が動作状態になる。
【００４７】シフトレジスタ６はドットクロック１１に
同期してスタートパルス１２をシフトし、出力Ｖ６１，
Ｖ６２，Ｖ６（ｎ−１），Ｖ６（ｎ）の順番でシフトし
ていき、エミッタ結合型論理回路２を構成するトランジ
スタはＱ２１からＱ２ｎにシフトしながらオンしてい
く。
同期してスタートパルス１２をシフトし、出力Ｖ６１，
Ｖ６２，Ｖ６（ｎ−１），Ｖ６（ｎ）の順番でシフトし
ていき、エミッタ結合型論理回路２を構成するトランジ
スタはＱ２１からＱ２ｎにシフトしながらオンしてい
く。
【００４８】オンしたトランジスタのコレクタには、定
電流源９の電流が流れ、コレクタに接続されているカレ
ントミラー部４はカレントミラー回路４．１からカレン
トミラー回路４．ｎの順序でシフトし、出力電流１４が
得られる。
電流源９の電流が流れ、コレクタに接続されているカレ
ントミラー部４はカレントミラー回路４．１からカレン
トミラー回路４．ｎの順序でシフトし、出力電流１４が
得られる。
【００４９】上述に示したように、サンプルホールド回
路はカレントミラー部の出力電流１４が入力されること
で、アナログ信号１３をサンプリングすることができる
ので、カレントミラー回路４．１からカレントミラー回
路４．ｎの順序で出力電流１４がシフトすると、サンプ
ルホールド素子５．１からサンプルホールド素子５．ｎ
の順番でアナログ信号１３をサンプリングすることがで
きる。
路はカレントミラー部の出力電流１４が入力されること
で、アナログ信号１３をサンプリングすることができる
ので、カレントミラー回路４．１からカレントミラー回
路４．ｎの順序で出力電流１４がシフトすると、サンプ
ルホールド素子５．１からサンプルホールド素子５．ｎ
の順番でアナログ信号１３をサンプリングすることがで
きる。
【００５０】すなわち、サンプルホールド素子５．１の
出力１５．１はアナログ信号１３のＤ１をサンプリング
し、サンプルホール素子５．ｎの出力１５．ｎはアナロ
グ信号１３のＤｎ−１をサンプリングする。
出力１５．１はアナログ信号１３のＤ１をサンプリング
し、サンプルホール素子５．ｎの出力１５．ｎはアナロ
グ信号１３のＤｎ−１をサンプリングする。
【００５１】逆スキャン信号８が正スキャン信号７より
電圧が高い場合、エミッタ結合器論理回路１のトランジ
スタＱ１２がオンし、トランジスタＱ１２のコレクタに
定電流源９の電流が流れ、エミッタ結合型論理回路３が
動作状態になる。
電圧が高い場合、エミッタ結合器論理回路１のトランジ
スタＱ１２がオンし、トランジスタＱ１２のコレクタに
定電流源９の電流が流れ、エミッタ結合型論理回路３が
動作状態になる。
【００５２】シフトレジスタ６はドットクロックに同期
してスタートパルスをシフトし、出力Ｖ６１，Ｖ６２，
Ｖ６（ｎ−１），Ｖ６（ｎ）の順番でシフトしていき、
エミッタ結合型論理回路３を構成するトランジスタはＱ
３１からＱ３３ｎにシフトしながらオンしていく。
してスタートパルスをシフトし、出力Ｖ６１，Ｖ６２，
Ｖ６（ｎ−１），Ｖ６（ｎ）の順番でシフトしていき、
エミッタ結合型論理回路３を構成するトランジスタはＱ
３１からＱ３３ｎにシフトしながらオンしていく。
【００５３】オンしたトランジスタのコレクタには、定
電流源９の電流が流れ、コレクタに接続されているカレ
ントミラー部４はカレントミラー回路４．ｎからカレン
トミラー回路４．１の順序でシフトし、出力電流１４が
得られる。
電流源９の電流が流れ、コレクタに接続されているカレ
ントミラー部４はカレントミラー回路４．ｎからカレン
トミラー回路４．１の順序でシフトし、出力電流１４が
得られる。
【００５４】サンプルホールド部５はカレントミラー部
４の出力電流１４が流れることで、アナログ信号１３を
サンプリングすることができるので、カレントミラー回
路４ｎからカレントミラー回路４１の順序で出力電流が
シフトすると、サンプルホールド素子５．ｎからサンプ
ルホールド素子５．１の順番でアナログ信号をサンプリ
ングすることができる。
４の出力電流１４が流れることで、アナログ信号１３を
サンプリングすることができるので、カレントミラー回
路４ｎからカレントミラー回路４１の順序で出力電流が
シフトすると、サンプルホールド素子５．ｎからサンプ
ルホールド素子５．１の順番でアナログ信号をサンプリ
ングすることができる。
【００５５】すなわち、サンプルホールド素子５．ｎの
出力１５．ｎはアナログ信号１３のＤ１をサンプリング
し、サンプルホールド素子５．１の出力１５．１はアナ
ログ信号１３のＤｎ−１をサンプリングし、アナログ信
号を逆スキャンしてサンプリングすることができる。
出力１５．ｎはアナログ信号１３のＤ１をサンプリング
し、サンプルホールド素子５．１の出力１５．１はアナ
ログ信号１３のＤｎ−１をサンプリングし、アナログ信
号を逆スキャンしてサンプリングすることができる。
【００５６】図４はカレントミラー回路の一例を示すも
ので、ＰＮＰトランジスタＱ５６，Ｑ５７からなる周知
の回路である。入力５７に流れる電流と等しい電流が出
力５８に導出されるものである。
ので、ＰＮＰトランジスタＱ５６，Ｑ５７からなる周知
の回路である。入力５７に流れる電流と等しい電流が出
力５８に導出されるものである。
【００５７】図５は本発明の第２の実施例のブロック図
である。第２の実施例は第１の実施例（図１）におい
て、定電流源９を抵抗素子２１に変更したものである。
抵抗素子２１の両端にかかる電圧が、正逆スキャン信号
が切替わると過渡的に変化するが、定常的には変化しな
いので、抵抗素子２１に流れる電流は一定になる。よっ
て、第１の実施例と同じ動作を行うことができる。
である。第２の実施例は第１の実施例（図１）におい
て、定電流源９を抵抗素子２１に変更したものである。
抵抗素子２１の両端にかかる電圧が、正逆スキャン信号
が切替わると過渡的に変化するが、定常的には変化しな
いので、抵抗素子２１に流れる電流は一定になる。よっ
て、第１の実施例と同じ動作を行うことができる。
【００５８】図６は本発明の第３の実施例のブロック図
である。第３の実施例はエミッタ結合型論理回路３を構
成するトランジスタのベースとコレクタの接続を以下に
示す接続に変えたものである。トランジスタＱ３１，Ｑ
３２，Ｑ３（ｎ−１），Ｑ３（ｎ）のベースは、夫々シ
フトレジスタ６の出力Ｖ６（ｎ），Ｖ６（ｎ−１），Ｖ
６２，Ｖ６１の順に接続されて、コレクタは夫々第２の
エミッタカップリングロジック回路を構成するトランジ
スタＱ２１，Ｑ２２，Ｑ２（ｎ−１），Ｑ２（ｎ）の順
に接続されている。
である。第３の実施例はエミッタ結合型論理回路３を構
成するトランジスタのベースとコレクタの接続を以下に
示す接続に変えたものである。トランジスタＱ３１，Ｑ
３２，Ｑ３（ｎ−１），Ｑ３（ｎ）のベースは、夫々シ
フトレジスタ６の出力Ｖ６（ｎ），Ｖ６（ｎ−１），Ｖ
６２，Ｖ６１の順に接続されて、コレクタは夫々第２の
エミッタカップリングロジック回路を構成するトランジ
スタＱ２１，Ｑ２２，Ｑ２（ｎ−１），Ｑ２（ｎ）の順
に接続されている。
【００５９】正スキャンの場合は第１の実施例と同じ動
作を行う。逆スキャンの場合は、エミッタ結合型論理回
路３を構成するトランジスタとシフトレジスタ６の出力
の接続が逆の順番であるので、構成するトランジスタは
Ｑ３ｎからＱ３１までシフトして動作し、カレントミラ
ー部４は４．ｎから４．１までシフトして動作する。よ
って、サンプルホールド部５はサンプルホールド素子５
ｎからサンプルホールド５１の順番でシフトし、アナロ
グ信号１３を逆スキャンしてサンプリングすることがで
きる。
作を行う。逆スキャンの場合は、エミッタ結合型論理回
路３を構成するトランジスタとシフトレジスタ６の出力
の接続が逆の順番であるので、構成するトランジスタは
Ｑ３ｎからＱ３１までシフトして動作し、カレントミラ
ー部４は４．ｎから４．１までシフトして動作する。よ
って、サンプルホールド部５はサンプルホールド素子５
ｎからサンプルホールド５１の順番でシフトし、アナロ
グ信号１３を逆スキャンしてサンプリングすることがで
きる。
【００６０】
【発明の効果】以上説明したように本発明によれば、正
逆スキャン信号により初段エミッタ結合器論理回路を構
成するトランジスタの動作を切替え、次段の２組のエミ
ッタ結合型論理回路を構成するトランジスタのコレクタ
接続により、アナログ信号を正逆スキャンしてサンプリ
ングでき、正逆スキャンを行う３つのエミッタ結合型論
理回路のバイアス電流は１つの定電流源でまかなってい
るので、消費電力が少なく、回路を構成するトランジス
タの個数が少なくて済むので、規模を小さくすることが
できるという効果がある。
逆スキャン信号により初段エミッタ結合器論理回路を構
成するトランジスタの動作を切替え、次段の２組のエミ
ッタ結合型論理回路を構成するトランジスタのコレクタ
接続により、アナログ信号を正逆スキャンしてサンプリ
ングでき、正逆スキャンを行う３つのエミッタ結合型論
理回路のバイアス電流は１つの定電流源でまかなってい
るので、消費電力が少なく、回路を構成するトランジス
タの個数が少なくて済むので、規模を小さくすることが
できるという効果がある。
【図面の簡単な説明】
【図１】本発明のサンプルホールド回路の第１の実施例
を示す図である。
を示す図である。
【図２】サンプルホールド素子の一回路例である。
【図３】本発明のアナログ信号のサンプリング状態を示
したタイミングチャートである。
したタイミングチャートである。
【図４】カレントミラー回路の一回路例である。
【図５】本発明のサンプルホールド回路の第２の実施例
を示すものである。
を示すものである。
【図６】本発明のサンプルホールド回路の第３の実施例
を示すものである。
を示すものである。
【図７】アナログ液晶ディスプレイのシステムブロック
図である。
図である。
【図８】従来のサンプルホールド回路のブロック図であ
る。
る。
【図９】従来のサンプルホールド回路に使用されるスイ
ッチ回路の一例を示す図である。
ッチ回路の一例を示す図である。
１〜３ エミッタ結合型論理回路 ４ カレントミラー部 ５ サンプルホールド部 ６ シフトレジスタ ７ 正スキャン信号 ８ 逆スキャン信号 ９ 定電流源 １０ 共通電源 １１ ドットクロック １２ スタートパルス １３ アナログ信号 １４ カレントミラー部の出力電流 １５ サンプルホールド部の出力
Claims (4)
- 【請求項１】 液晶表示部への表示アナログ信号を、ス
タートパルスに応答して所定クロックパルスに同期しつ
つ順次ｎ回（ｎは２以上の整数）サンプルホールドし、
このサンプルホールド出力を前記液晶表示部の表示スキ
ャン方向に対応して順次出力するようにした液晶表示装
置用駆動回路のサンプルホールド回路であって、 前記スタートパルスを前記クロックパルスに同期して第
１の出力から第ｎの出力まで順次シフトするシフトレジ
スタと、 各々のエミッタ同士が第１の接続点にて共通接続され各
ベースが前記シフトレジスタの第１の出力から第ｎの出
力に夫々接続された第１〜第ｎのトランジスタと、 各々のエミッタ同士が第２の接続点にて共通接続され各
ベースが前記シフトレジスタの第１の出力から第ｎの出
力に夫々接続された第ｎ＋１〜第２ｎのトランジスタ
と、 前記表示スキャン方向を示す正方向及び逆方向指示信号
がベースに夫々供給され互いのエミッタが共通接続され
かつ前記第１及び第２の接続点にコレクタが夫々接続さ
れた第１及び第２のトランジスタからなるエミッタ結合
型論理回路と、 前記第１〜第ｎのトランジスタの各コレクタと前記第２
ｎ〜第ｎ＋１のトランジスタの各コレクタとの夫々の共
通接続点である第１〜第ｎのコレクタ共通接続点と、 前記第１〜第ｎのコレクタ共通接続点の電流を夫々入力
電流とする第１〜第ｎのカレントミラー回路と、 前記第１〜第ｎのカレントミラー回路の各出力ミラー電
流により夫々活性化されて前記表示アナログ信号をサン
プルホールドする第１〜第ｎのサンプルホールド手段
と、 を含むことを特徴とする液晶表示装置用駆動回路のサン
プルホールド回路。 - 【請求項２】 前記エミッタ結合型論理回路のバイアス
電流源は定電流源であることを特徴とする請求項１記載
の液晶表示装置用駆動回路のサンプルホールド回路。 - 【請求項３】 前記エミッタ結合型論理回路のバイアス
電流源は抵抗素子よりなることを特徴とする請求項１記
載の液晶表示装置用駆動回路のサンプルホールド回路。 - 【請求項４】 前記サンプルホールド回路及び前記カレ
ントミラー回路は全てバイポーラトランジスタにより構
成されていることを特徴とする請求項１〜３いずれか記
載の液晶表示装置用駆動回路のサンプルホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330949A JP2792490B2 (ja) | 1995-12-20 | 1995-12-20 | 液晶表示装置用駆動回路のサンプルホールド回路 |
| US08/767,844 US5874934A (en) | 1995-12-20 | 1996-12-17 | Sample hold circuit for LCD driver |
| KR1019960068992A KR100220493B1 (ko) | 1995-12-20 | 1996-12-20 | 샘플 홀드 회로 |
| TW085115778A TW334553B (en) | 1995-12-20 | 1996-12-20 | Sample-and-hold circuit for liquid crystal display device driving |
Applications Claiming Priority (1)
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