JPH0448821A - 論理回路 - Google Patents
論理回路Info
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- JPH0448821A JPH0448821A JP2157507A JP15750790A JPH0448821A JP H0448821 A JPH0448821 A JP H0448821A JP 2157507 A JP2157507 A JP 2157507A JP 15750790 A JP15750790 A JP 15750790A JP H0448821 A JPH0448821 A JP H0448821A
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- 101710105985 Sphingosine-1-phosphate lyase Proteins 0.000 description 50
- 101710122496 Sphingosine-1-phosphate lyase 1 Proteins 0.000 description 50
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- 238000010586 diagram Methods 0.000 description 6
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路に関し、例えば、高速コンビエー
タ等の高速論理集積回路装置に搭載されるS P L
(Super Pu5h−pull Logic)
回路に利用して特に有効な技術に関する。
タ等の高速論理集積回路装置に搭載されるS P L
(Super Pu5h−pull Logic)
回路に利用して特に有効な技術に関する。
〔従来の技術)
入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニミッタフォロア回路とを含む
NTL (Non Threshold Logi
c)回路がある。また、NTL回路の出力部をアクティ
ブプルダウン回路に置き換えたいわゆるSPL回路があ
る。
出力信号を伝達する出カニミッタフォロア回路とを含む
NTL (Non Threshold Logi
c)回路がある。また、NTL回路の出力部をアクティ
ブプルダウン回路に置き換えたいわゆるSPL回路があ
る。
SPL回路については、例えば、特開平1−26102
4号公報等に記載されている。
4号公報等に記載されている。
本願発明者等は、この発明に先立って、上記に記載され
るような従来のSPL回路にいくつかの改良を加えた第
4図のようなSPL回路を開発した。すなわち、第4図
において、5PLl路は、位相分割回路の反転出力信号
すなわち入力トランジスタTIのコレクタ電位の立ち上
がりを高速化するためのPチャンネルMO5FETQI
と、出力信号SOをクランプしてそのアンダーシェード
ノイズを抑制するためのダイオードD4及びD5とを含
む、また、SPL回路は、抵抗R2とダイオードD2及
びD3からなりバイアス用トランジスタT2に所定のバ
イアス電圧を与えるバイアス電圧発生回路と、出力信号
SOを帰還させることで回路のインパルス応答性を高め
るためのキャパシタC2を含む、これらの結果、SPL
回路の動作がさらに高速化され、安定化される。
るような従来のSPL回路にいくつかの改良を加えた第
4図のようなSPL回路を開発した。すなわち、第4図
において、5PLl路は、位相分割回路の反転出力信号
すなわち入力トランジスタTIのコレクタ電位の立ち上
がりを高速化するためのPチャンネルMO5FETQI
と、出力信号SOをクランプしてそのアンダーシェード
ノイズを抑制するためのダイオードD4及びD5とを含
む、また、SPL回路は、抵抗R2とダイオードD2及
びD3からなりバイアス用トランジスタT2に所定のバ
イアス電圧を与えるバイアス電圧発生回路と、出力信号
SOを帰還させることで回路のインパルス応答性を高め
るためのキャパシタC2を含む、これらの結果、SPL
回路の動作がさらに高速化され、安定化される。
ところが、上記第4図のSPL回路には、次のような問
題点が残されていることが、本願発明者等によって明ら
かとなった。すなわち、上記第4図のSPL回路では、
種々の対策をhすためにSPL回路の回路素子数が増大
し、このことが高速論理集積回路装置等の低コスト化を
阻害する一因となっているものである。
題点が残されていることが、本願発明者等によって明ら
かとなった。すなわち、上記第4図のSPL回路では、
種々の対策をhすためにSPL回路の回路素子数が増大
し、このことが高速論理集積回路装置等の低コスト化を
阻害する一因となっているものである。
この発明の目的は、回路構成の簡素化と回路素子数の削
減を図ったSPL回路を提供することにある。この発明
の他の目的は、SPL回路を基本として構成される高速
論理集積回路装置等の回路素子数を削減し、その低コス
ト化を推進することにある。
減を図ったSPL回路を提供することにある。この発明
の他の目的は、SPL回路を基本として構成される高速
論理集積回路装置等の回路素子数を削減し、その低コス
ト化を推進することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、SPL回路の出力信号のロウレベルを制限す
るクランプ回路を、位相分割回路の入力トランジスタの
コレクタ負荷と並列形態に設けられた1個のダイオード
により構成する。
るクランプ回路を、位相分割回路の入力トランジスタの
コレクタ負荷と並列形態に設けられた1個のダイオード
により構成する。
上記した手段によれば、出力信号に対するクラノブ効果
を高めつつ、5PLU路の回路構成を簡素化し、その回
路素子数を削減できる。これにより、SPL回路を基本
として構成される高速論理s8回路装置等の回路素子数
を削減し、その低コスト化を推進することができる。
を高めつつ、5PLU路の回路構成を簡素化し、その回
路素子数を削減できる。これにより、SPL回路を基本
として構成される高速論理s8回路装置等の回路素子数
を削減し、その低コスト化を推進することができる。
〔実施例)
第1図には、この発明が通用されたSPL回路の一実施
例の回路図が示されている。同図をもとに、この実施例
のSPL回路の構成と動作の概要ならびにその特徴につ
いて説明する。
例の回路図が示されている。同図をもとに、この実施例
のSPL回路の構成と動作の概要ならびにその特徴につ
いて説明する。
なお、この実施例のSPL回路は、特に制限されないが
、同様な多数のSPL回路とともに、高速コンピュータ
等の高速論理集積回路装置に搭載される。 gJIFy
Jの各回路素子は、特に制限されないが、高速論理集積
回路装置を構成する他の回路素子とともに、単結晶シリ
コンのような1個の半導体基板上において形成される。
、同様な多数のSPL回路とともに、高速コンピュータ
等の高速論理集積回路装置に搭載される。 gJIFy
Jの各回路素子は、特に制限されないが、高速論理集積
回路装置を構成する他の回路素子とともに、単結晶シリ
コンのような1個の半導体基板上において形成される。
以下の回路図において、図示されるMOSFET (金
属酸化物半導体型電界効果トランジスタ、この明細書で
は、MOSFETをして絶縁ゲート型電界効果トランジ
スタの総称とする)は、特に制限されないが、すべてP
チャンネルMO3FETであり、図示されるトランジス
タ(この明細書では、バイポーラトランジスタを単にト
ランジスタと略称する)はすべてNPN型トランジスタ
である。
属酸化物半導体型電界効果トランジスタ、この明細書で
は、MOSFETをして絶縁ゲート型電界効果トランジ
スタの総称とする)は、特に制限されないが、すべてP
チャンネルMO3FETであり、図示されるトランジス
タ(この明細書では、バイポーラトランジスタを単にト
ランジスタと略称する)はすべてNPN型トランジスタ
である。
第1図において、この実施例のSPL回路は、特に制限
されないが、そのベースに所定の入力信号Slを受ける
入力トランジスタTlを含む、この入力トランジスタT
Iのコレクタは、特に制限されないが、PチャンネルM
O3FETQI (負荷手段)を介して回路の接地電
位(第1の電源電圧)に結合され、そのエミッタは、エ
ミッタ抵抗R1を介して回路の電源電圧〈第2の電源電
圧)に結合される。これらの入力トランジスタT1及び
MO3FETQIならびに抵抗R1は、SPL回路の位
相分割回路すなわち入力反転部を構成する。ここで、回
路の電源電圧は、特に制限されないが、例えば−2,O
vのような負の電源電圧とされる。また、入力信号Sl
は、特に制限されないが、例えばそのハイレベルを一〇
、8■としその口ウレベルを−1,4Vとする比較的小
振幅のディジタル信号とされる。
されないが、そのベースに所定の入力信号Slを受ける
入力トランジスタTlを含む、この入力トランジスタT
Iのコレクタは、特に制限されないが、PチャンネルM
O3FETQI (負荷手段)を介して回路の接地電
位(第1の電源電圧)に結合され、そのエミッタは、エ
ミッタ抵抗R1を介して回路の電源電圧〈第2の電源電
圧)に結合される。これらの入力トランジスタT1及び
MO3FETQIならびに抵抗R1は、SPL回路の位
相分割回路すなわち入力反転部を構成する。ここで、回
路の電源電圧は、特に制限されないが、例えば−2,O
vのような負の電源電圧とされる。また、入力信号Sl
は、特に制限されないが、例えばそのハイレベルを一〇
、8■としその口ウレベルを−1,4Vとする比較的小
振幅のディジタル信号とされる。
上記位相分割回路を構成するMO5FETQIのゲート
には、特に制限されないが、入力信号S■が供給される
。これにより、MO5FETQIは、入力信号Slがロ
ウレベルとされ入力トランジスタTlがオフ状態とされ
るとき、選択的にオン状態となり、入力トランジスタT
Iのコレクタノードに結合される寄生容量を急速にチャ
ージして、回路の出力信号SOの立ち上がり変化を高速
化する作用を持つ。
には、特に制限されないが、入力信号S■が供給される
。これにより、MO5FETQIは、入力信号Slがロ
ウレベルとされ入力トランジスタTlがオフ状態とされ
るとき、選択的にオン状態となり、入力トランジスタT
Iのコレクタノードに結合される寄生容量を急速にチャ
ージして、回路の出力信号SOの立ち上がり変化を高速
化する作用を持つ。
この実施例において、回路の接地電位と入力トランジス
タTIのコレクタとの間には、コレクタ負荷となるMO
5FETQIと並列形態に、1個のダイオードD1が設
けられる。このダイオードDIは、特に制限されないが
、NPN型バイポーラトランジスタのベース・エミッタ
電圧VBHに相当する順方向電圧を有するものとされ、
後述するように、SPL回路の出力信号SOのロウレベ
ルをほぼ一2XVBHのレベルでクランプするクランプ
回路として作用する。
タTIのコレクタとの間には、コレクタ負荷となるMO
5FETQIと並列形態に、1個のダイオードD1が設
けられる。このダイオードDIは、特に制限されないが
、NPN型バイポーラトランジスタのベース・エミッタ
電圧VBHに相当する順方向電圧を有するものとされ、
後述するように、SPL回路の出力信号SOのロウレベ
ルをほぼ一2XVBHのレベルでクランプするクランプ
回路として作用する。
SPL回路は、さらに回路の接地電位及び電源電圧間に
トーテムポール形態に設けられる一対の出力トランジス
タT3(第1の出力トランジスタ)及びT4 (第2の
出力トランジスタ)を含む。
トーテムポール形態に設けられる一対の出力トランジス
タT3(第1の出力トランジスタ)及びT4 (第2の
出力トランジスタ)を含む。
このうち、出力トランジスタT3のベースは、上記位相
分割回路の反転出力ノードすなわち入力トランジスタT
1のコレクタに結合され、出力トランジスタT4のベー
スは、キャパシタC1を介して位相分割回路の非反転出
力ノードすなわち入力トランジスタTlのエミッタに結
合される。出力トランジスタT4のベースと回路の電源
電圧との間には、上記キャパシタC1とともに微分回路
を構成する抵抗R4が設けられる。また、出力トランジ
スタT3及びT4の共通結合されたエミッタ及びコレク
タは、SPL回路の出力端子SOに結合される。これに
より、出力トランジスタT3及びT4は、いわゆるプッ
シュプル出力回路を構成し、出力トランジスタT4なら
びにキャパシタC1及び抵抗R4からなる微分回路は、
他方の出力トランジスタT3に対するアクティブプルダ
ウン回路として作用する。
分割回路の反転出力ノードすなわち入力トランジスタT
1のコレクタに結合され、出力トランジスタT4のベー
スは、キャパシタC1を介して位相分割回路の非反転出
力ノードすなわち入力トランジスタTlのエミッタに結
合される。出力トランジスタT4のベースと回路の電源
電圧との間には、上記キャパシタC1とともに微分回路
を構成する抵抗R4が設けられる。また、出力トランジ
スタT3及びT4の共通結合されたエミッタ及びコレク
タは、SPL回路の出力端子SOに結合される。これに
より、出力トランジスタT3及びT4は、いわゆるプッ
シュプル出力回路を構成し、出力トランジスタT4なら
びにキャパシタC1及び抵抗R4からなる微分回路は、
他方の出力トランジスタT3に対するアクティブプルダ
ウン回路として作用する。
回路の接地電位と上記出力トランジスタT4のベースと
の間には、特に制限されないが、バイアス用トランジス
タT2が設けられる。このトランジスタT2のベースに
は、抵抗R2とダイオードD2及びD3からなる電圧発
生回路からベース抵抗R3を介して、回路の電源電圧よ
り2XV8Eだけ高い所定のバイアス電圧が与えられる
。これにより、出力トランジスタT4には、回路の電源
電圧よりVBEだけ高いバイアス電圧が与えられる。
の間には、特に制限されないが、バイアス用トランジス
タT2が設けられる。このトランジスタT2のベースに
は、抵抗R2とダイオードD2及びD3からなる電圧発
生回路からベース抵抗R3を介して、回路の電源電圧よ
り2XV8Eだけ高い所定のバイアス電圧が与えられる
。これにより、出力トランジスタT4には、回路の電源
電圧よりVBEだけ高いバイアス電圧が与えられる。
その結果、出力トランジスタT4は、これがオン状態と
なる直前の状態にバイアスされる。
なる直前の状態にバイアスされる。
上記バイアス用トランジスタT2のベースは、特に制限
されないが、キャパシタC2を介してSPL回路の出力
端子SOに結合される。このキャパシタC2は、出力信
号SOのレベル変化を出力トランジスタT4のベースに
伝達する帰還回路を構成し、これによって出力信号SO
の立ち下がり変化が高速化される。
されないが、キャパシタC2を介してSPL回路の出力
端子SOに結合される。このキャパシタC2は、出力信
号SOのレベル変化を出力トランジスタT4のベースに
伝達する帰還回路を構成し、これによって出力信号SO
の立ち下がり変化が高速化される。
入力信号Slがハイレベルとされるとき、位相分割回路
では、入力トランジスタTlがオン状態となり、MO5
FETQIがオフ状態となる。このため、位相分割回路
の反転出力信号すなわち入力トランジスタTlのコレク
タ電位は所定のロウレベルとなり、その非反転出力信号
すなわち入力トランジスタTIのエミッタ電位が所定の
ハイレベルとなる。
では、入力トランジスタTlがオン状態となり、MO5
FETQIがオフ状態となる。このため、位相分割回路
の反転出力信号すなわち入力トランジスタTlのコレク
タ電位は所定のロウレベルとなり、その非反転出力信号
すなわち入力トランジスタTIのエミッタ電位が所定の
ハイレベルとなる。
位相分割回路の反転出力信号のロウレベルは、出力トラ
ンジスタT3のベースにそのまま伝達され、非反転出力
信号の立ち上がり変化は、キャパシタC1及び抵抗R4
からなる微分回路を介して出力トランジスタT4のベー
スに伝達される。したがって、出力トランジスタT3が
オフ状態となり、出力トランジスタT4が一時的にオン
状態となる。その結果、SPL回路の出力信号soは、
急速に回路の電源電圧のようなロウレベルになろうとす
る。ところが、回路の接地電位と入力トランジスタTI
のコレクタとの間には、前述のように、ダイオードDI
からなるクランプ回路が設けられる、このため、まず位
相分割回路の反転出力信号のロウレベルがほぼ−VBE
のレベルでクランプされ、さらに出力信号SOのロウレ
ベルがほぼ2XVBHのレベルでクランプされる。これ
により、SPL回路の回路構成を簡素化しつつ、出力信
号SOに対するクランプ効果が高められ、これによって
SPL回路の出力信号SOのアンダーシュートノイズが
抑制される。その結果、SPL回路を基本として構成さ
れる高速論理集積回路装置の動作が安定化される。
ンジスタT3のベースにそのまま伝達され、非反転出力
信号の立ち上がり変化は、キャパシタC1及び抵抗R4
からなる微分回路を介して出力トランジスタT4のベー
スに伝達される。したがって、出力トランジスタT3が
オフ状態となり、出力トランジスタT4が一時的にオン
状態となる。その結果、SPL回路の出力信号soは、
急速に回路の電源電圧のようなロウレベルになろうとす
る。ところが、回路の接地電位と入力トランジスタTI
のコレクタとの間には、前述のように、ダイオードDI
からなるクランプ回路が設けられる、このため、まず位
相分割回路の反転出力信号のロウレベルがほぼ−VBE
のレベルでクランプされ、さらに出力信号SOのロウレ
ベルがほぼ2XVBHのレベルでクランプされる。これ
により、SPL回路の回路構成を簡素化しつつ、出力信
号SOに対するクランプ効果が高められ、これによって
SPL回路の出力信号SOのアンダーシュートノイズが
抑制される。その結果、SPL回路を基本として構成さ
れる高速論理集積回路装置の動作が安定化される。
一方、入力信号S1がロウレベルとされると、位相分割
回路では、入力トランジスタTIがオフ状態となり、代
わってMOSFETQlがオン状態となる。このため、
位相分割回路の反転出力信号は回路の接地電位のような
ハイレベルとなり、その非反転出力信号がロウレベルと
なる0位相分副回路の反転出力信号のハイレベルは、同
様に、そのまま出力トランジスタT3のベースに伝達さ
れ、非反転出力信号の立ち下がり変化は、上記微分回路
を介して出力トランジスタT4のベースに伝達される。
回路では、入力トランジスタTIがオフ状態となり、代
わってMOSFETQlがオン状態となる。このため、
位相分割回路の反転出力信号は回路の接地電位のような
ハイレベルとなり、その非反転出力信号がロウレベルと
なる0位相分副回路の反転出力信号のハイレベルは、同
様に、そのまま出力トランジスタT3のベースに伝達さ
れ、非反転出力信号の立ち下がり変化は、上記微分回路
を介して出力トランジスタT4のベースに伝達される。
これにより、出力トランジスタT4がオフ状態となり、
代わって出力トランジスタT3がオン状態となる。その
結果、SPL回路の出力信号SOは、はぼ−VBEのよ
うなハイレベルとされる。このとき、クランプ回路を構
成するダイオードD1は、オン状態となったMOSFE
TQlにより短絡され、なんら作用しない。
代わって出力トランジスタT3がオン状態となる。その
結果、SPL回路の出力信号SOは、はぼ−VBEのよ
うなハイレベルとされる。このとき、クランプ回路を構
成するダイオードD1は、オン状態となったMOSFE
TQlにより短絡され、なんら作用しない。
以上のように、この実施例のSPL回路では、出力信号
SOのロウレベルを制顕するためのクランプ回路が、位
相分割回路を構成する入力トランジスタTlのコレクタ
負荷と並列形態に設けられた1個のダイオードDIによ
って構成される。このため、出力信号SOに対するクラ
ンプ効果が高められるとともに、SPL回路の回路構成
が簡素化され、その回路素子数が削減される。これによ
り、SPL回路を基本として構成される高速論理集積回
路装置の回路素子数を削減し、その低コスト化を推進す
ることができる。
SOのロウレベルを制顕するためのクランプ回路が、位
相分割回路を構成する入力トランジスタTlのコレクタ
負荷と並列形態に設けられた1個のダイオードDIによ
って構成される。このため、出力信号SOに対するクラ
ンプ効果が高められるとともに、SPL回路の回路構成
が簡素化され、その回路素子数が削減される。これによ
り、SPL回路を基本として構成される高速論理集積回
路装置の回路素子数を削減し、その低コスト化を推進す
ることができる。
以上の本実施例に示されるように、この発明を高速コン
ピュータ等の高速論理集積回路装置に搭載されるSPL
回路に通用することで、次のような作用効果が得られる
。すなわち、 (11S P L回路の出力信号のロウレベルを制限す
るクランプ回路を、位相分割回路の入力トランジスタの
コレクタ負荷と並列形態に設けられた1個のダイオード
により構成することで、SPL回路の出力信号に対する
クランプ効果を高め、そのアンダーシュートノイズをさ
らに抑制できるという効果が得られる。
ピュータ等の高速論理集積回路装置に搭載されるSPL
回路に通用することで、次のような作用効果が得られる
。すなわち、 (11S P L回路の出力信号のロウレベルを制限す
るクランプ回路を、位相分割回路の入力トランジスタの
コレクタ負荷と並列形態に設けられた1個のダイオード
により構成することで、SPL回路の出力信号に対する
クランプ効果を高め、そのアンダーシュートノイズをさ
らに抑制できるという効果が得られる。
伐)上記(1)項により、5PLl路の回路構成を簡素
化し、その回路素子数を削減することができるという効
果が得られる。
化し、その回路素子数を削減することができるという効
果が得られる。
(3)上記(1)項及び偉)項により、SPL回路を基
本として構成される高速論理集積回路装置等の回路素子
数を削減し、その低コスト化を推進することができると
いう効果が得られる。
本として構成される高速論理集積回路装置等の回路素子
数を削減し、その低コスト化を推進することができると
いう効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、第1図におい
て、SPL回路は、位相分割回路をm、*する入力トラ
ンジスタの数や接続形態を変えることで、任意の入力数
や論理機能を持つことができる。また、SPL回路は、
第2図に例示されるように、MOSFETQlに代えて
、抵抗R5からなるコレクタ負荷を備えることができる
し、第3B!!1に例示されるように、MOSFETQ
l及び抵抗R5をあわせて備えることもできる。各実施
例において、クランプ回路を構成するダイオードの数は
、クランプすべきレベルに応じて変更できるし、ダイオ
ードに代えて例えばダイオード形態とされたバイポーラ
トランジスタを用いることもできる。さらに、SPL回
路の具体的回路構成や電源電圧の極性及び絶対値ならび
にトランジスタ及びMOSFETの導電型等は、種々の
実施形態を採りうる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、第1図におい
て、SPL回路は、位相分割回路をm、*する入力トラ
ンジスタの数や接続形態を変えることで、任意の入力数
や論理機能を持つことができる。また、SPL回路は、
第2図に例示されるように、MOSFETQlに代えて
、抵抗R5からなるコレクタ負荷を備えることができる
し、第3B!!1に例示されるように、MOSFETQ
l及び抵抗R5をあわせて備えることもできる。各実施
例において、クランプ回路を構成するダイオードの数は
、クランプすべきレベルに応じて変更できるし、ダイオ
ードに代えて例えばダイオード形態とされたバイポーラ
トランジスタを用いることもできる。さらに、SPL回
路の具体的回路構成や電源電圧の極性及び絶対値ならび
にトランジスタ及びMOSFETの導電型等は、種々の
実施形態を採りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置等に搭載されるSPL回路に適用した場合について説
明したが、それに限定されるものではなく、例えば、ゲ
ートアレイ築積回路や各種の専用論理集積回路装置等に
搭載されるSPL回路や同様な論理回路にも通用できる
0本発明は、少なくとも位相分割回路とアクティブプル
ダウン回路及びクランプ回路を含む論理回路ならびにこ
のような論理回路を搭載する半導体集積回路装置に広く
適用できる。
をその背景となった利用分野である高速論理集積回路装
置等に搭載されるSPL回路に適用した場合について説
明したが、それに限定されるものではなく、例えば、ゲ
ートアレイ築積回路や各種の専用論理集積回路装置等に
搭載されるSPL回路や同様な論理回路にも通用できる
0本発明は、少なくとも位相分割回路とアクティブプル
ダウン回路及びクランプ回路を含む論理回路ならびにこ
のような論理回路を搭載する半導体集積回路装置に広く
適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、SPL回路の出力信号のロウレベルを制
限するクランプ回路を、位相分割回路の入力トランジス
タのコレクタ負荷と並列形態に設けられた1個のダイオ
ードにより構成することで、SPL回路の出力信号に対
するクランプ効果を高めつつ、SPL回路の回路構成を
S素化し、その回路素子数を削減できる。これにより、
SPL回路を基本として構成される高速論理集積回路装
置等の回路素子数を削減し、その低コスト化を推進する
ことができる。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、SPL回路の出力信号のロウレベルを制
限するクランプ回路を、位相分割回路の入力トランジス
タのコレクタ負荷と並列形態に設けられた1個のダイオ
ードにより構成することで、SPL回路の出力信号に対
するクランプ効果を高めつつ、SPL回路の回路構成を
S素化し、その回路素子数を削減できる。これにより、
SPL回路を基本として構成される高速論理集積回路装
置等の回路素子数を削減し、その低コスト化を推進する
ことができる。
第1図は、この発明が通用されたSPL@路の第1の実
施例を示す回路図、 第2図は、この発明が適用されたSPL回路の第2の実
施例を示す回路図、 第3図は、この発明が通用されたSPL回路の第3の実
施例を示す回路図、 ji!4図は、この発明に先立って本願発明者等が開発
したSPL回路の回路図である。 Tl〜T4・・・NPN型バイポーラトランジスタ、Q
l・・・PチャンネルMO3FETSD1〜D5・・・
ダイオード、01〜c2・・・キャパシタ、R1−R5
・・・抵抗。 第1rIA 第3図 第21!1 第4図
施例を示す回路図、 第2図は、この発明が適用されたSPL回路の第2の実
施例を示す回路図、 第3図は、この発明が通用されたSPL回路の第3の実
施例を示す回路図、 ji!4図は、この発明に先立って本願発明者等が開発
したSPL回路の回路図である。 Tl〜T4・・・NPN型バイポーラトランジスタ、Q
l・・・PチャンネルMO3FETSD1〜D5・・・
ダイオード、01〜c2・・・キャパシタ、R1−R5
・・・抵抗。 第1rIA 第3図 第21!1 第4図
Claims (1)
- 【特許請求の範囲】 1、そのベースに入力信号を受ける入力トランジスタな
らびに第1の電源電圧と上記入力トランジスタのコレク
タとの間に設けられる負荷手段を含む位相分割回路と、
上記負荷手段と並列形態に設けられるクランプ回路と、
第1の電源電圧と回路の出力端子との間に設けられその
ベースに上記位相分割回路の反転出力信号を受ける第1
の出力トランジスタと、上記回路の出力端子と第2の電
源電圧との間に設けられそのベースに上記位相分割回路
の非反転出力信号の微分信号を受ける第2の出力トラン
ジスタとを含むことを特徴とする論理回路。 2、上記クランプ回路は、1個のダイオードにより構成
されるものであることを特徴とする特許請求の範囲第1
項記載の論理回路。 3、上記論理回路は、高速コンピュータ等の高速論理集
積回路装置に搭載されるSPL回路であることを特徴と
する特許請求の範囲第1項又は第2項記載の論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2157507A JPH0448821A (ja) | 1990-06-18 | 1990-06-18 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2157507A JPH0448821A (ja) | 1990-06-18 | 1990-06-18 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0448821A true JPH0448821A (ja) | 1992-02-18 |
Family
ID=15651193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2157507A Pending JPH0448821A (ja) | 1990-06-18 | 1990-06-18 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0448821A (ja) |
-
1990
- 1990-06-18 JP JP2157507A patent/JPH0448821A/ja active Pending
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