JPH0448821A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、例えば、高速コンビエー
タ等の高速論理集積回路装置に搭載されるＳ　Ｐ　Ｌ　
（Ｓｕｐｅｒ　　Ｐｕ５ｈ−ｐｕｌｌ　　Ｌｏｇｉｃ）
回路に利用して特に有効な技術に関する。

〔従来の技術） 入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニミッタフォロア回路とを含む
ＮＴＬ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉ
ｃ）回路がある。また、ＮＴＬ回路の出力部をアクティ
ブプルダウン回路に置き換えたいわゆるＳＰＬ回路があ
る。

ＳＰＬ回路については、例えば、特開平１−２６１０２
４号公報等に記載されている。

〔発明が解決しようとする課題〕

本願発明者等は、この発明に先立って、上記に記載され
るような従来のＳＰＬ回路にいくつかの改良を加えた第
４図のようなＳＰＬ回路を開発した。すなわち、第４図
において、５ＰＬｌ路は、位相分割回路の反転出力信号
すなわち入力トランジスタＴＩのコレクタ電位の立ち上
がりを高速化するためのＰチャンネルＭＯ５ＦＥＴＱＩ
と、出力信号ＳＯをクランプしてそのアンダーシェード
ノイズを抑制するためのダイオードＤ４及びＤ５とを含
む、また、ＳＰＬ回路は、抵抗Ｒ２とダイオードＤ２及
びＤ３からなりバイアス用トランジスタＴ２に所定のバ
イアス電圧を与えるバイアス電圧発生回路と、出力信号
ＳＯを帰還させることで回路のインパルス応答性を高め
るためのキャパシタＣ２を含む、これらの結果、ＳＰＬ
回路の動作がさらに高速化され、安定化される。

ところが、上記第４図のＳＰＬ回路には、次のような問
題点が残されていることが、本願発明者等によって明ら
かとなった。すなわち、上記第４図のＳＰＬ回路では、
種々の対策をｈすためにＳＰＬ回路の回路素子数が増大
し、このことが高速論理集積回路装置等の低コスト化を
阻害する一因となっているものである。

この発明の目的は、回路構成の簡素化と回路素子数の削
減を図ったＳＰＬ回路を提供することにある。この発明
の他の目的は、ＳＰＬ回路を基本として構成される高速
論理集積回路装置等の回路素子数を削減し、その低コス
ト化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＳＰＬ回路の出力信号のロウレベルを制限す
るクランプ回路を、位相分割回路の入力トランジスタの
コレクタ負荷と並列形態に設けられた１個のダイオード
により構成する。

〔作　用〕

上記した手段によれば、出力信号に対するクラノブ効果
を高めつつ、５ＰＬＵ路の回路構成を簡素化し、その回
路素子数を削減できる。これにより、ＳＰＬ回路を基本
として構成される高速論理ｓ８回路装置等の回路素子数
を削減し、その低コスト化を推進することができる。

〔実施例） 第１図には、この発明が通用されたＳＰＬ回路の一実施
例の回路図が示されている。同図をもとに、この実施例
のＳＰＬ回路の構成と動作の概要ならびにその特徴につ
いて説明する。

なお、この実施例のＳＰＬ回路は、特に制限されないが
、同様な多数のＳＰＬ回路とともに、高速コンピュータ
等の高速論理集積回路装置に搭載される。　ｇＪＩＦｙ
Ｊの各回路素子は、特に制限されないが、高速論理集積
回路装置を構成する他の回路素子とともに、単結晶シリ
コンのような１個の半導体基板上において形成される。

以下の回路図において、図示されるＭＯＳＦＥＴ　（金
属酸化物半導体型電界効果トランジスタ、この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）は、特に制限されないが、すべてＰ
チャンネルＭＯ３ＦＥＴであり、図示されるトランジス
タ（この明細書では、バイポーラトランジスタを単にト
ランジスタと略称する）はすべてＮＰＮ型トランジスタ
である。

第１図において、この実施例のＳＰＬ回路は、特に制限
されないが、そのベースに所定の入力信号Ｓｌを受ける
入力トランジスタＴｌを含む、この入力トランジスタＴ
Ｉのコレクタは、特に制限されないが、ＰチャンネルＭ
Ｏ３ＦＥＴＱＩ　　（負荷手段）を介して回路の接地電
位（第１の電源電圧）に結合され、そのエミッタは、エ
ミッタ抵抗Ｒ１を介して回路の電源電圧〈第２の電源電
圧）に結合される。これらの入力トランジスタＴ１及び
ＭＯ３ＦＥＴＱＩならびに抵抗Ｒ１は、ＳＰＬ回路の位
相分割回路すなわち入力反転部を構成する。ここで、回
路の電源電圧は、特に制限されないが、例えば−２，Ｏ
ｖのような負の電源電圧とされる。また、入力信号Ｓｌ
は、特に制限されないが、例えばそのハイレベルを一〇
、８■としその口ウレベルを−１，４Ｖとする比較的小
振幅のディジタル信号とされる。

上記位相分割回路を構成するＭＯ５ＦＥＴＱＩのゲート
には、特に制限されないが、入力信号Ｓ■が供給される
。これにより、ＭＯ５ＦＥＴＱＩは、入力信号Ｓｌがロ
ウレベルとされ入力トランジスタＴｌがオフ状態とされ
るとき、選択的にオン状態となり、入力トランジスタＴ
Ｉのコレクタノードに結合される寄生容量を急速にチャ
ージして、回路の出力信号ＳＯの立ち上がり変化を高速
化する作用を持つ。

この実施例において、回路の接地電位と入力トランジス
タＴＩのコレクタとの間には、コレクタ負荷となるＭＯ
５ＦＥＴＱＩと並列形態に、１個のダイオードＤ１が設
けられる。このダイオードＤＩは、特に制限されないが
、ＮＰＮ型バイポーラトランジスタのベース・エミッタ
電圧ＶＢＨに相当する順方向電圧を有するものとされ、
後述するように、ＳＰＬ回路の出力信号ＳＯのロウレベ
ルをほぼ一２ＸＶＢＨのレベルでクランプするクランプ
回路として作用する。

ＳＰＬ回路は、さらに回路の接地電位及び電源電圧間に
トーテムポール形態に設けられる一対の出力トランジス
タＴ３（第１の出力トランジスタ）及びＴ４　（第２の
出力トランジスタ）を含む。

このうち、出力トランジスタＴ３のベースは、上記位相
分割回路の反転出力ノードすなわち入力トランジスタＴ
１のコレクタに結合され、出力トランジスタＴ４のベー
スは、キャパシタＣ１を介して位相分割回路の非反転出
力ノードすなわち入力トランジスタＴｌのエミッタに結
合される。出力トランジスタＴ４のベースと回路の電源
電圧との間には、上記キャパシタＣ１とともに微分回路
を構成する抵抗Ｒ４が設けられる。また、出力トランジ
スタＴ３及びＴ４の共通結合されたエミッタ及びコレク
タは、ＳＰＬ回路の出力端子ＳＯに結合される。これに
より、出力トランジスタＴ３及びＴ４は、いわゆるプッ
シュプル出力回路を構成し、出力トランジスタＴ４なら
びにキャパシタＣ１及び抵抗Ｒ４からなる微分回路は、
他方の出力トランジスタＴ３に対するアクティブプルダ
ウン回路として作用する。

回路の接地電位と上記出力トランジスタＴ４のベースと
の間には、特に制限されないが、バイアス用トランジス
タＴ２が設けられる。このトランジスタＴ２のベースに
は、抵抗Ｒ２とダイオードＤ２及びＤ３からなる電圧発
生回路からベース抵抗Ｒ３を介して、回路の電源電圧よ
り２ＸＶ８Ｅだけ高い所定のバイアス電圧が与えられる
。これにより、出力トランジスタＴ４には、回路の電源
電圧よりＶＢＥだけ高いバイアス電圧が与えられる。

その結果、出力トランジスタＴ４は、これがオン状態と
なる直前の状態にバイアスされる。

上記バイアス用トランジスタＴ２のベースは、特に制限
されないが、キャパシタＣ２を介してＳＰＬ回路の出力
端子ＳＯに結合される。このキャパシタＣ２は、出力信
号ＳＯのレベル変化を出力トランジスタＴ４のベースに
伝達する帰還回路を構成し、これによって出力信号ＳＯ
の立ち下がり変化が高速化される。

入力信号Ｓｌがハイレベルとされるとき、位相分割回路
では、入力トランジスタＴｌがオン状態となり、ＭＯ５
ＦＥＴＱＩがオフ状態となる。このため、位相分割回路
の反転出力信号すなわち入力トランジスタＴｌのコレク
タ電位は所定のロウレベルとなり、その非反転出力信号
すなわち入力トランジスタＴＩのエミッタ電位が所定の
ハイレベルとなる。

位相分割回路の反転出力信号のロウレベルは、出力トラ
ンジスタＴ３のベースにそのまま伝達され、非反転出力
信号の立ち上がり変化は、キャパシタＣ１及び抵抗Ｒ４
からなる微分回路を介して出力トランジスタＴ４のベー
スに伝達される。したがって、出力トランジスタＴ３が
オフ状態となり、出力トランジスタＴ４が一時的にオン
状態となる。その結果、ＳＰＬ回路の出力信号ｓｏは、
急速に回路の電源電圧のようなロウレベルになろうとす
る。ところが、回路の接地電位と入力トランジスタＴＩ
のコレクタとの間には、前述のように、ダイオードＤＩ
からなるクランプ回路が設けられる、このため、まず位
相分割回路の反転出力信号のロウレベルがほぼ−ＶＢＥ
のレベルでクランプされ、さらに出力信号ＳＯのロウレ
ベルがほぼ２ＸＶＢＨのレベルでクランプされる。これ
により、ＳＰＬ回路の回路構成を簡素化しつつ、出力信
号ＳＯに対するクランプ効果が高められ、これによって
ＳＰＬ回路の出力信号ＳＯのアンダーシュートノイズが
抑制される。その結果、ＳＰＬ回路を基本として構成さ
れる高速論理集積回路装置の動作が安定化される。

一方、入力信号Ｓ１がロウレベルとされると、位相分割
回路では、入力トランジスタＴＩがオフ状態となり、代
わってＭＯＳＦＥＴＱｌがオン状態となる。このため、
位相分割回路の反転出力信号は回路の接地電位のような
ハイレベルとなり、その非反転出力信号がロウレベルと
なる０位相分副回路の反転出力信号のハイレベルは、同
様に、そのまま出力トランジスタＴ３のベースに伝達さ
れ、非反転出力信号の立ち下がり変化は、上記微分回路
を介して出力トランジスタＴ４のベースに伝達される。

これにより、出力トランジスタＴ４がオフ状態となり、
代わって出力トランジスタＴ３がオン状態となる。その
結果、ＳＰＬ回路の出力信号ＳＯは、はぼ−ＶＢＥのよ
うなハイレベルとされる。このとき、クランプ回路を構
成するダイオードＤ１は、オン状態となったＭＯＳＦＥ
ＴＱｌにより短絡され、なんら作用しない。

以上のように、この実施例のＳＰＬ回路では、出力信号
ＳＯのロウレベルを制顕するためのクランプ回路が、位
相分割回路を構成する入力トランジスタＴｌのコレクタ
負荷と並列形態に設けられた１個のダイオードＤＩによ
って構成される。このため、出力信号ＳＯに対するクラ
ンプ効果が高められるとともに、ＳＰＬ回路の回路構成
が簡素化され、その回路素子数が削減される。これによ
り、ＳＰＬ回路を基本として構成される高速論理集積回
路装置の回路素子数を削減し、その低コスト化を推進す
ることができる。

以上の本実施例に示されるように、この発明を高速コン
ピュータ等の高速論理集積回路装置に搭載されるＳＰＬ
回路に通用することで、次のような作用効果が得られる
。すなわち、 （１１Ｓ　Ｐ　Ｌ回路の出力信号のロウレベルを制限す
るクランプ回路を、位相分割回路の入力トランジスタの
コレクタ負荷と並列形態に設けられた１個のダイオード
により構成することで、ＳＰＬ回路の出力信号に対する
クランプ効果を高め、そのアンダーシュートノイズをさ
らに抑制できるという効果が得られる。

伐）上記（１）項により、５ＰＬｌ路の回路構成を簡素
化し、その回路素子数を削減することができるという効
果が得られる。

（３）上記（１）項及び偉）項により、ＳＰＬ回路を基
本として構成される高速論理集積回路装置等の回路素子
数を削減し、その低コスト化を推進することができると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ＳＰＬ回路は、位相分割回路をｍ、＊する入力トラ
ンジスタの数や接続形態を変えることで、任意の入力数
や論理機能を持つことができる。また、ＳＰＬ回路は、
第２図に例示されるように、ＭＯＳＦＥＴＱｌに代えて
、抵抗Ｒ５からなるコレクタ負荷を備えることができる
し、第３Ｂ！！１に例示されるように、ＭＯＳＦＥＴＱ
ｌ及び抵抗Ｒ５をあわせて備えることもできる。各実施
例において、クランプ回路を構成するダイオードの数は
、クランプすべきレベルに応じて変更できるし、ダイオ
ードに代えて例えばダイオード形態とされたバイポーラ
トランジスタを用いることもできる。さらに、ＳＰＬ回
路の具体的回路構成や電源電圧の極性及び絶対値ならび
にトランジスタ及びＭＯＳＦＥＴの導電型等は、種々の
実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置等に搭載されるＳＰＬ回路に適用した場合について説
明したが、それに限定されるものではなく、例えば、ゲ
ートアレイ築積回路や各種の専用論理集積回路装置等に
搭載されるＳＰＬ回路や同様な論理回路にも通用できる
０本発明は、少なくとも位相分割回路とアクティブプル
ダウン回路及びクランプ回路を含む論理回路ならびにこ
のような論理回路を搭載する半導体集積回路装置に広く
適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＳＰＬ回路の出力信号のロウレベルを制
限するクランプ回路を、位相分割回路の入力トランジス
タのコレクタ負荷と並列形態に設けられた１個のダイオ
ードにより構成することで、ＳＰＬ回路の出力信号に対
するクランプ効果を高めつつ、ＳＰＬ回路の回路構成を
Ｓ素化し、その回路素子数を削減できる。これにより、
ＳＰＬ回路を基本として構成される高速論理集積回路装
置等の回路素子数を削減し、その低コスト化を推進する
ことができる。

【図面の簡単な説明】

第１図は、この発明が通用されたＳＰＬ＠路の第１の実
施例を示す回路図、 第２図は、この発明が適用されたＳＰＬ回路の第２の実
施例を示す回路図、 第３図は、この発明が通用されたＳＰＬ回路の第３の実
施例を示す回路図、 ｊｉ！４図は、この発明に先立って本願発明者等が開発
したＳＰＬ回路の回路図である。 Ｔｌ〜Ｔ４・・・ＮＰＮ型バイポーラトランジスタ、Ｑ
ｌ・・・ＰチャンネルＭＯ３ＦＥＴＳＤ１〜Ｄ５・・・
ダイオード、０１〜ｃ２・・・キャパシタ、Ｒ１−Ｒ５
・・・抵抗。 第１ｒＩＡ 第３図 第２１！１ 第４図

Claims (1)

1. 【特許請求の範囲】 １、そのベースに入力信号を受ける入力トランジスタな
   らびに第１の電源電圧と上記入力トランジスタのコレク
   タとの間に設けられる負荷手段を含む位相分割回路と、
   上記負荷手段と並列形態に設けられるクランプ回路と、
   第１の電源電圧と回路の出力端子との間に設けられその
   ベースに上記位相分割回路の反転出力信号を受ける第１
   の出力トランジスタと、上記回路の出力端子と第２の電
   源電圧との間に設けられそのベースに上記位相分割回路
   の非反転出力信号の微分信号を受ける第２の出力トラン
   ジスタとを含むことを特徴とする論理回路。 ２、上記クランプ回路は、１個のダイオードにより構成
   されるものであることを特徴とする特許請求の範囲第１
   項記載の論理回路。 ３、上記論理回路は、高速コンピュータ等の高速論理集
   積回路装置に搭載されるＳＰＬ回路であることを特徴と
   する特許請求の範囲第１項又は第２項記載の論理回路。