JPH0193919A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH0193919A JPH0193919A JP25202887A JP25202887A JPH0193919A JP H0193919 A JPH0193919 A JP H0193919A JP 25202887 A JP25202887 A JP 25202887A JP 25202887 A JP25202887 A JP 25202887A JP H0193919 A JPH0193919 A JP H0193919A
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- Japan
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- transistor
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- emitter
- level shifting
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- 230000000295 complement effect Effects 0.000 claims abstract description 10
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- 230000000630 rising effect Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はレベルシフト回路の構成に関する。
本発明は、レベルシフト回路において、直流カットコン
デンサで入力結合を行い、クランプダイオードにてトラ
ンジスタのペースエミッタ間の逆方向バイアスをクラン
プし、エミッタ接地トランジスタを設け、以上の構成要
素を、相補的に設ける。
デンサで入力結合を行い、クランプダイオードにてトラ
ンジスタのペースエミッタ間の逆方向バイアスをクラン
プし、エミッタ接地トランジスタを設け、以上の構成要
素を、相補的に設ける。
相補的に設けられた第1のトランジスタはカットオフし
、第2のトランジスタは飽和領域でオンしている。次に
入力が逆方向に変化すると第1のトランジスタは飽和領
域でオンし、第2のトランジスタはカットオフする。ク
ランプダイオードの働きによりベース電位はエミッタ電
位に対して±0.6V程度の範囲内で駆動される。
、第2のトランジスタは飽和領域でオンしている。次に
入力が逆方向に変化すると第1のトランジスタは飽和領
域でオンし、第2のトランジスタはカットオフする。ク
ランプダイオードの働きによりベース電位はエミッタ電
位に対して±0.6V程度の範囲内で駆動される。
そのため、電源電圧範囲とほぼ同じ振幅にレベルシフト
される、立ち上がり立ち下がり時間の特性がそろいかつ
高速である、駆動入力振幅は2V以上あれば良いなどの
効果ををする。
される、立ち上がり立ち下がり時間の特性がそろいかつ
高速である、駆動入力振幅は2V以上あれば良いなどの
効果ををする。
従来のレベルシフト回路はナショナルセミコンダクタコ
ーポレーションのインターフェースデータブック、5−
13ページに示されるDSO026が例としてあげられ
る。シリコンモノリシック基板上にNPN)ランジスタ
、ダイオード及抵抗を集積し、高速、高負荷容量駆動を
特徴としている。入力部の結合回路は入力電圧レベルに
よって容量結合と抵抗結合を選択する。
ーポレーションのインターフェースデータブック、5−
13ページに示されるDSO026が例としてあげられ
る。シリコンモノリシック基板上にNPN)ランジスタ
、ダイオード及抵抗を集積し、高速、高負荷容量駆動を
特徴としている。入力部の結合回路は入力電圧レベルに
よって容量結合と抵抗結合を選択する。
第2の従来のレベルシフト回路の例として、日本電気(
株)(DCMOSデジタルIC1986,139ページ
に示されるμPD4053BCがあげられる。シリコン
モノリシック基板上に相補型のMOS)ランジスタを集
積し高精度にレベルシフトすることができる。入力部の
結合回路は直結である。
株)(DCMOSデジタルIC1986,139ページ
に示されるμPD4053BCがあげられる。シリコン
モノリシック基板上に相補型のMOS)ランジスタを集
積し高精度にレベルシフトすることができる。入力部の
結合回路は直結である。
しかし、前述の従来技術では第1の従来例においては消
費電力が大きい、立ち上がり立ち下がり時間の特性がそ
ろわない、レベルシフトされる高レベルと低レベルが変
化しやすいという問題点を存する。第2の従来例では伝
達遅延時間が長いという問題点を育する。
費電力が大きい、立ち上がり立ち下がり時間の特性がそ
ろわない、レベルシフトされる高レベルと低レベルが変
化しやすいという問題点を存する。第2の従来例では伝
達遅延時間が長いという問題点を育する。
そこで本発明の目的は立ち上がり立ち下がり時間の特性
がそろい、伝達遅延時間が短く、精度が高いレベルシフ
ト回路を提供するところにある。
がそろい、伝達遅延時間が短く、精度が高いレベルシフ
ト回路を提供するところにある。
本発明のレベルシフト回路は、直流カットコンデンサに
よる入力結合手段、クランプダイオードによるトランジ
スタのベースエミッタ間の逆方向バイアスをクランプす
る手段、エミッタ接地トランジスタによる増幅手段をそ
れぞれ相補的に設けたことを特徴とする。
よる入力結合手段、クランプダイオードによるトランジ
スタのベースエミッタ間の逆方向バイアスをクランプす
る手段、エミッタ接地トランジスタによる増幅手段をそ
れぞれ相補的に設けたことを特徴とする。
本発明の上記の構成によれば、直流カットコンデンサと
クランプダイオードにより、エミッタ接地トランジスタ
はカットオフ状態と飽和領域でのオン状態の2状態をと
る。相補的に回路を構成することにより、第1のトラン
ジスタがカットオフ状態、第2のトランジスタが飽和領
域でのオン状態になる状態あるいは、第1のトランジス
タが飽和領域でのオン状態、第2のトランジスタがカッ
トオフ状態になる状態、以上2種項の状態をとることに
より、レベルシフト動作を行なう。
クランプダイオードにより、エミッタ接地トランジスタ
はカットオフ状態と飽和領域でのオン状態の2状態をと
る。相補的に回路を構成することにより、第1のトラン
ジスタがカットオフ状態、第2のトランジスタが飽和領
域でのオン状態になる状態あるいは、第1のトランジス
タが飽和領域でのオン状態、第2のトランジスタがカッ
トオフ状態になる状態、以上2種項の状態をとることに
より、レベルシフト動作を行なう。
第1図に本発明の実施例におけるレベルシフト回路の回
路図である。
路図である。
入力信号VINは抵抗R1、R2、直流カットコンデン
サC1、C2を介してエミッタ接地トランジスタTr、
、Tr、のベースに接続される。
サC1、C2を介してエミッタ接地トランジスタTr、
、Tr、のベースに接続される。
エミッタ接地トランジスタT r 1 、T r !の
ベースエミッタ間には、並列にクランプダイオードD1
、D2が接続される。エミッタ接地Trt、Tr、のそ
れぞれのコレクタは共通に接続されて出力端子Vout
となる。出力端子Voutにはプルアップ抵抗RLN負
荷コンデンサCLが接続される。VDDlVSSは電源
端子である。
ベースエミッタ間には、並列にクランプダイオードD1
、D2が接続される。エミッタ接地Trt、Tr、のそ
れぞれのコレクタは共通に接続されて出力端子Vout
となる。出力端子Voutにはプルアップ抵抗RLN負
荷コンデンサCLが接続される。VDDlVSSは電源
端子である。
第2図に本発明の実施例におけるレベルシフト回路の動
作波形図を示す。入力信号VIN、エミフタ接地トラン
ジスタT r +のベース波形T r 1−B、エミッ
タ接地トランジスタTr、のベース波形Try−B1出
力信号Voutを図示している。
作波形図を示す。入力信号VIN、エミフタ接地トラン
ジスタT r +のベース波形T r 1−B、エミッ
タ接地トランジスタTr、のベース波形Try−B1出
力信号Voutを図示している。
以下、容量性負荷を駆動する、レベルシフト回路、たと
えばMOSメモリのクロックトライバ回路を想定して説
明を進める。
えばMOSメモリのクロックトライバ回路を想定して説
明を進める。
第2図において、2V以上の振幅を持つ方形波を入力信
号VINとして与える。状態■では、VINはローレベ
ル、Trt−BはVDD−0,8■のためトランジスタ
T r +は飽和領域におけるオン伏H1T r *
−BはVSS−0,6VのためトランジスタTr、はカ
ットオフ状態、そのためVoutはVDDレベルである
。
号VINとして与える。状態■では、VINはローレベ
ル、Trt−BはVDD−0,8■のためトランジスタ
T r +は飽和領域におけるオン伏H1T r *
−BはVSS−0,6VのためトランジスタTr、はカ
ットオフ状態、そのためVoutはVDDレベルである
。
次にVINをハイレベルにする。第2図においては状態
■へ変化する。すなわち信号源VINから抵抗RI、直
流カットコンデンサC1%クランプダイオードD、を経
て、電源端子VDDへ流れる電流により、トランジスタ
Tr、は、オン状態からカットオフ状態へ急速に変化す
る。また信号源VINから、抵抗Rz直流カットコンデ
ンサC1、トランジスタTr!のベースエミッタ間を経
て、電源端子VSSへ流れる電流により、トランジスタ
Tr讐は、カットオフ状態からオン状聾に急速に変化す
る。その際負荷コンデンサCLに蓄えられた電荷をトラ
ンジスタTr、のコレクタ電流で放電する。コレクタ電
流はベース電流と電流増幅率の積に等しい。負荷コンデ
ンサCLに蓄えられた電荷量をトランジスタTr、のコ
レクタ電流で割った値がほぼ応答時間となる。負荷コン
デンサCLに蓄えられた電荷が放電されるとトランジス
タTr、のコレクタ電流はほとんど0となり、フレフタ
電位はほぼVssとなり飽和領域のオン状態となる。
■へ変化する。すなわち信号源VINから抵抗RI、直
流カットコンデンサC1%クランプダイオードD、を経
て、電源端子VDDへ流れる電流により、トランジスタ
Tr、は、オン状態からカットオフ状態へ急速に変化す
る。また信号源VINから、抵抗Rz直流カットコンデ
ンサC1、トランジスタTr!のベースエミッタ間を経
て、電源端子VSSへ流れる電流により、トランジスタ
Tr讐は、カットオフ状態からオン状聾に急速に変化す
る。その際負荷コンデンサCLに蓄えられた電荷をトラ
ンジスタTr、のコレクタ電流で放電する。コレクタ電
流はベース電流と電流増幅率の積に等しい。負荷コンデ
ンサCLに蓄えられた電荷量をトランジスタTr、のコ
レクタ電流で割った値がほぼ応答時間となる。負荷コン
デンサCLに蓄えられた電荷が放電されるとトランジス
タTr、のコレクタ電流はほとんど0となり、フレフタ
電位はほぼVssとなり飽和領域のオン状態となる。
次にVINをローレベルにする。第2図においては状態
■から状態■へ変化する。すなわち電源端子VSSから
クランプダイオードDx、直流カットコンデンサCA、
抵抗R1を経て信号源VINへ流れる電流により、トラ
ンジスタTr、は、オフ状態からカットオフ状態へ急速
に変化する。
■から状態■へ変化する。すなわち電源端子VSSから
クランプダイオードDx、直流カットコンデンサCA、
抵抗R1を経て信号源VINへ流れる電流により、トラ
ンジスタTr、は、オフ状態からカットオフ状態へ急速
に変化する。
また、電源端子VDDからトランジスタTr+の/<−
スxミッタ間、直流カットコンデンサCIN抵抗R1を
経て、信号源VINへ流れる電流により、トランジスタ
Tr+は、カットオフ状態からオン状態に急速に変化す
る。その際負荷コンデンサCLに電荷をトランジスタT
r、のコレクタ電流により充電する。コレクタ電流はベ
ース電流と電流増幅率の積に等しい。負荷コンデンサc
Lに充電する電荷量トランジスタTr、のコレクタ電流
で割った値がほぼ応答時間となる。負荷コンデンサCL
に電荷が充電され終るとトランジスタTrlのコレクタ
電流はほとんど0となり、コレクタ電流はほぼVDDと
なり飽和領域のオン状態となる。
スxミッタ間、直流カットコンデンサCIN抵抗R1を
経て、信号源VINへ流れる電流により、トランジスタ
Tr+は、カットオフ状態からオン状態に急速に変化す
る。その際負荷コンデンサCLに電荷をトランジスタT
r、のコレクタ電流により充電する。コレクタ電流はベ
ース電流と電流増幅率の積に等しい。負荷コンデンサc
Lに充電する電荷量トランジスタTr、のコレクタ電流
で割った値がほぼ応答時間となる。負荷コンデンサCL
に電荷が充電され終るとトランジスタTrlのコレクタ
電流はほとんど0となり、コレクタ電流はほぼVDDと
なり飽和領域のオン状態となる。
クランプダイオードD、 、D、の働きにより、トラン
ジスタTrl、Tryのベース電位はエミッタ電位に対
して±0.6V程度以内で動作するので、オン状態から
オフ状態あるいはオフ状態からオン状態への変化はとて
も高速である。抵抗R1、R2は信号源VINから流れ
る電流を制限すル働きを持つ。直流カットコンデンサC
,、C。
ジスタTrl、Tryのベース電位はエミッタ電位に対
して±0.6V程度以内で動作するので、オン状態から
オフ状態あるいはオフ状態からオン状態への変化はとて
も高速である。抵抗R1、R2は信号源VINから流れ
る電流を制限すル働きを持つ。直流カットコンデンサC
,、C。
は信号源VINから直流電流が流れ込むのを阻止する。
抵抗R,、R,と直流カットコンデンサC8、C8の値
の積はトランジスタT r 1、T r tのベース電
流の流れる時定数を決めるので信号源VINの周波数に
合わせて設定する。抵抗R1、R1はトランジスタT
I” I 、T r xのバイアス電流を制限するので
高速動作を必要とするときは小さいほうが良い。特に信
号源VINの内部抵抗の高い場合は省略する。抵抗R1
は、トランジスタTr、1Tr!共にバイアス電流が流
れず、出力が開放となるのを防ぐためのもので、省略し
ても良いし、wi源端子VSSと出力端子Vout間に
設けても良い。
の積はトランジスタT r 1、T r tのベース電
流の流れる時定数を決めるので信号源VINの周波数に
合わせて設定する。抵抗R1、R1はトランジスタT
I” I 、T r xのバイアス電流を制限するので
高速動作を必要とするときは小さいほうが良い。特に信
号源VINの内部抵抗の高い場合は省略する。抵抗R1
は、トランジスタTr、1Tr!共にバイアス電流が流
れず、出力が開放となるのを防ぐためのもので、省略し
ても良いし、wi源端子VSSと出力端子Vout間に
設けても良い。
応答速度は抵抗R,、R,の逆数、トランジスタTr+
、Tryの電流増幅率、負荷コンデンサCLの値の逆
数、直流カットコンデンサC,、C2の値に関係する。
、Tryの電流増幅率、負荷コンデンサCLの値の逆
数、直流カットコンデンサC,、C2の値に関係する。
そのため応答速度を立ち上がりと立ち下がりでそろえる
ためにはトランジスタT r + 、T r xに電流
増幅率のそろった相補的なトランジスタを用いることで
容易に実現できる。
ためにはトランジスタT r + 、T r xに電流
増幅率のそろった相補的なトランジスタを用いることで
容易に実現できる。
トランジスタTr、、Tryのベース電位は、1.2V
振幅程度で駆動され、1.2V振幅以上の信号源VIN
の電圧振幅がバイアス電流を流す働きをする。
振幅程度で駆動され、1.2V振幅以上の信号源VIN
の電圧振幅がバイアス電流を流す働きをする。
トランジスタT r + 、T r 1は常にそのどち
らか一方がカットオフ状態にあるので、貫通電源電流が
流れない。
らか一方がカットオフ状態にあるので、貫通電源電流が
流れない。
トランジスタTr、、Tr、のオン状態はコレクタ電流
0の飽和領域に落ち着くので、レベルシフトされる高レ
ベルと低レベルの変化は少ない。
0の飽和領域に落ち着くので、レベルシフトされる高レ
ベルと低レベルの変化は少ない。
以上述べたように本発明によれば、次の効果を育する。
相補的に設けられた第1のトランジスタと第2のトラン
ジスタの一方がカットオフ状態、他方が飽和領域で駆動
されるので、レベルシフトされる高レベルと低レベルが
電源電圧範囲と同一で変化が少ない。また、貫通電源電
流が流れないので消am力が小さいという効果を育する
。
ジスタの一方がカットオフ状態、他方が飽和領域で駆動
されるので、レベルシフトされる高レベルと低レベルが
電源電圧範囲と同一で変化が少ない。また、貫通電源電
流が流れないので消am力が小さいという効果を育する
。
相補的にすべての回路が設けられるので、立ち上がり特
性と立ち下がり特性のバランスが良い。
性と立ち下がり特性のバランスが良い。
直流カットコンデンサとクランプダイオードが設けられ
ているので、入力振幅2v以上あれば、レベルシフトで
きるという効果を育する。
ているので、入力振幅2v以上あれば、レベルシフトで
きるという効果を育する。
クランプダイオードと相補型トランジスタの組み合せに
より、伝達遅延時間が短いという効果を育する。
より、伝達遅延時間が短いという効果を育する。
また、本発明は密着型イメージセンナ用クロックドライ
ブ回路として用いると格別の効果を有するものである。
ブ回路として用いると格別の効果を有するものである。
第1図は本発明の実施例におけるレベルシフト回路の回
路図。 第2図は本発明の実施例におけるレベルシフト回路の動
作波形図。 C,、C,・・・・・・・・・・・・直流カットコンデ
ンサD、 、D、・・・・・・・・・・・・クランプダ
イオードT r 1、T r t・・・・・・エミッタ
接地トランジスタ 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他1名゛に τ 〉
路図。 第2図は本発明の実施例におけるレベルシフト回路の動
作波形図。 C,、C,・・・・・・・・・・・・直流カットコンデ
ンサD、 、D、・・・・・・・・・・・・クランプダ
イオードT r 1、T r t・・・・・・エミッタ
接地トランジスタ 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他1名゛に τ 〉
Claims (1)
- 直流カットコンデンサ、クランプダイオード、エミッタ
接地トランジスタをそれぞれ相補的に構成したことを特
徴とするレベルシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25202887A JPH0193919A (ja) | 1987-10-06 | 1987-10-06 | レベルシフト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25202887A JPH0193919A (ja) | 1987-10-06 | 1987-10-06 | レベルシフト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0193919A true JPH0193919A (ja) | 1989-04-12 |
Family
ID=17231582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25202887A Pending JPH0193919A (ja) | 1987-10-06 | 1987-10-06 | レベルシフト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0193919A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
US5939922A (en) * | 1995-09-13 | 1999-08-17 | Kabushiki Kaisha Toshiba | Input circuit device with low power consumption |
-
1987
- 1987-10-06 JP JP25202887A patent/JPH0193919A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
US6225853B1 (en) | 1994-09-06 | 2001-05-01 | Oki Electric Industry Co., Ltd. | Booster circuit |
US6297690B1 (en) | 1994-09-06 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
KR100342596B1 (ko) * | 1994-09-06 | 2002-12-05 | 오끼 덴끼 고오교 가부시끼가이샤 | 승압회로 |
US5939922A (en) * | 1995-09-13 | 1999-08-17 | Kabushiki Kaisha Toshiba | Input circuit device with low power consumption |
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