JPH0193919A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH0193919A JPH0193919A JP25202887A JP25202887A JPH0193919A JP H0193919 A JPH0193919 A JP H0193919A JP 25202887 A JP25202887 A JP 25202887A JP 25202887 A JP25202887 A JP 25202887A JP H0193919 A JPH0193919 A JP H0193919A
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- Japan
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- transistor
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- emitter
- level shifting
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- 238000010168 coupling process Methods 0.000 description 6
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はレベルシフト回路の構成に関する。
本発明は、レベルシフト回路において、直流カットコン
デンサで入力結合を行い、クランプダイオードにてトラ
ンジスタのペースエミッタ間の逆方向バイアスをクラン
プし、エミッタ接地トランジスタを設け、以上の構成要
素を、相補的に設ける。
デンサで入力結合を行い、クランプダイオードにてトラ
ンジスタのペースエミッタ間の逆方向バイアスをクラン
プし、エミッタ接地トランジスタを設け、以上の構成要
素を、相補的に設ける。
相補的に設けられた第１のトランジスタはカットオフし
、第２のトランジスタは飽和領域でオンしている。次に
入力が逆方向に変化すると第１のトランジスタは飽和領
域でオンし、第２のトランジスタはカットオフする。ク
ランプダイオードの働きによりベース電位はエミッタ電
位に対して±０．６Ｖ程度の範囲内で駆動される。
、第２のトランジスタは飽和領域でオンしている。次に
入力が逆方向に変化すると第１のトランジスタは飽和領
域でオンし、第２のトランジスタはカットオフする。ク
ランプダイオードの働きによりベース電位はエミッタ電
位に対して±０．６Ｖ程度の範囲内で駆動される。
そのため、電源電圧範囲とほぼ同じ振幅にレベルシフト
される、立ち上がり立ち下がり時間の特性がそろいかつ
高速である、駆動入力振幅は２Ｖ以上あれば良いなどの
効果ををする。
される、立ち上がり立ち下がり時間の特性がそろいかつ
高速である、駆動入力振幅は２Ｖ以上あれば良いなどの
効果ををする。
従来のレベルシフト回路はナショナルセミコンダクタコ
ーポレーションのインターフェースデータブック、５−
１３ページに示されるＤＳＯ０２６が例としてあげられ
る。シリコンモノリシック基板上にＮＰＮ）ランジスタ
、ダイオード及抵抗を集積し、高速、高負荷容量駆動を
特徴としている。入力部の結合回路は入力電圧レベルに
よって容量結合と抵抗結合を選択する。
ーポレーションのインターフェースデータブック、５−
１３ページに示されるＤＳＯ０２６が例としてあげられ
る。シリコンモノリシック基板上にＮＰＮ）ランジスタ
、ダイオード及抵抗を集積し、高速、高負荷容量駆動を
特徴としている。入力部の結合回路は入力電圧レベルに
よって容量結合と抵抗結合を選択する。
第２の従来のレベルシフト回路の例として、日本電気（
株）（ＤＣＭＯＳデジタルＩＣ１９８６，１３９ページ
に示されるμＰＤ４０５３ＢＣがあげられる。シリコン
モノリシック基板上に相補型のＭＯＳ）ランジスタを集
積し高精度にレベルシフトすることができる。入力部の
結合回路は直結である。
株）（ＤＣＭＯＳデジタルＩＣ１９８６，１３９ページ
に示されるμＰＤ４０５３ＢＣがあげられる。シリコン
モノリシック基板上に相補型のＭＯＳ）ランジスタを集
積し高精度にレベルシフトすることができる。入力部の
結合回路は直結である。
しかし、前述の従来技術では第１の従来例においては消
費電力が大きい、立ち上がり立ち下がり時間の特性がそ
ろわない、レベルシフトされる高レベルと低レベルが変
化しやすいという問題点を存する。第２の従来例では伝
達遅延時間が長いという問題点を育する。
費電力が大きい、立ち上がり立ち下がり時間の特性がそ
ろわない、レベルシフトされる高レベルと低レベルが変
化しやすいという問題点を存する。第２の従来例では伝
達遅延時間が長いという問題点を育する。
そこで本発明の目的は立ち上がり立ち下がり時間の特性
がそろい、伝達遅延時間が短く、精度が高いレベルシフ
ト回路を提供するところにある。
がそろい、伝達遅延時間が短く、精度が高いレベルシフ
ト回路を提供するところにある。
本発明のレベルシフト回路は、直流カットコンデンサに
よる入力結合手段、クランプダイオードによるトランジ
スタのベースエミッタ間の逆方向バイアスをクランプす
る手段、エミッタ接地トランジスタによる増幅手段をそ
れぞれ相補的に設けたことを特徴とする。
よる入力結合手段、クランプダイオードによるトランジ
スタのベースエミッタ間の逆方向バイアスをクランプす
る手段、エミッタ接地トランジスタによる増幅手段をそ
れぞれ相補的に設けたことを特徴とする。
本発明の上記の構成によれば、直流カットコンデンサと
クランプダイオードにより、エミッタ接地トランジスタ
はカットオフ状態と飽和領域でのオン状態の２状態をと
る。相補的に回路を構成することにより、第１のトラン
ジスタがカットオフ状態、第２のトランジスタが飽和領
域でのオン状態になる状態あるいは、第１のトランジス
タが飽和領域でのオン状態、第２のトランジスタがカッ
トオフ状態になる状態、以上２種項の状態をとることに
より、レベルシフト動作を行なう。
クランプダイオードにより、エミッタ接地トランジスタ
はカットオフ状態と飽和領域でのオン状態の２状態をと
る。相補的に回路を構成することにより、第１のトラン
ジスタがカットオフ状態、第２のトランジスタが飽和領
域でのオン状態になる状態あるいは、第１のトランジス
タが飽和領域でのオン状態、第２のトランジスタがカッ
トオフ状態になる状態、以上２種項の状態をとることに
より、レベルシフト動作を行なう。
第１図に本発明の実施例におけるレベルシフト回路の回
路図である。
路図である。
入力信号ＶＩＮは抵抗Ｒ１、Ｒ２、直流カットコンデン
サＣ１、Ｃ２を介してエミッタ接地トランジスタＴｒ、
、Ｔｒ、のベースに接続される。
サＣ１、Ｃ２を介してエミッタ接地トランジスタＴｒ、
、Ｔｒ、のベースに接続される。
エミッタ接地トランジスタＴ ｒ １ 、Ｔ ｒ ！の
ベースエミッタ間には、並列にクランプダイオードＤ１
、Ｄ２が接続される。エミッタ接地Ｔｒｔ、Ｔｒ、のそ
れぞれのコレクタは共通に接続されて出力端子Ｖｏｕｔ
となる。出力端子Ｖｏｕｔにはプルアップ抵抗ＲＬＮ負
荷コンデンサＣＬが接続される。ＶＤＤｌＶＳＳは電源
端子である。
ベースエミッタ間には、並列にクランプダイオードＤ１
、Ｄ２が接続される。エミッタ接地Ｔｒｔ、Ｔｒ、のそ
れぞれのコレクタは共通に接続されて出力端子Ｖｏｕｔ
となる。出力端子Ｖｏｕｔにはプルアップ抵抗ＲＬＮ負
荷コンデンサＣＬが接続される。ＶＤＤｌＶＳＳは電源
端子である。
第２図に本発明の実施例におけるレベルシフト回路の動
作波形図を示す。入力信号ＶＩＮ、エミフタ接地トラン
ジスタＴ ｒ ＋のベース波形Ｔ ｒ １−Ｂ、エミッ
タ接地トランジスタＴｒ、のベース波形Ｔｒｙ−Ｂ１出
力信号Ｖｏｕｔを図示している。
作波形図を示す。入力信号ＶＩＮ、エミフタ接地トラン
ジスタＴ ｒ ＋のベース波形Ｔ ｒ １−Ｂ、エミッ
タ接地トランジスタＴｒ、のベース波形Ｔｒｙ−Ｂ１出
力信号Ｖｏｕｔを図示している。
以下、容量性負荷を駆動する、レベルシフト回路、たと
えばＭＯＳメモリのクロックトライバ回路を想定して説
明を進める。
えばＭＯＳメモリのクロックトライバ回路を想定して説
明を進める。
第２図において、２Ｖ以上の振幅を持つ方形波を入力信
号ＶＩＮとして与える。状態■では、ＶＩＮはローレベ
ル、Ｔｒｔ−ＢはＶＤＤ−０，８■のためトランジスタ
Ｔ ｒ ＋は飽和領域におけるオン伏Ｈ１Ｔ ｒ ＊
−ＢはＶＳＳ−０，６ＶのためトランジスタＴｒ、はカ
ットオフ状態、そのためＶｏｕｔはＶＤＤレベルである
。
号ＶＩＮとして与える。状態■では、ＶＩＮはローレベ
ル、Ｔｒｔ−ＢはＶＤＤ−０，８■のためトランジスタ
Ｔ ｒ ＋は飽和領域におけるオン伏Ｈ１Ｔ ｒ ＊
−ＢはＶＳＳ−０，６ＶのためトランジスタＴｒ、はカ
ットオフ状態、そのためＶｏｕｔはＶＤＤレベルである
。
次にＶＩＮをハイレベルにする。第２図においては状態
■へ変化する。すなわち信号源ＶＩＮから抵抗ＲＩ、直
流カットコンデンサＣ１％クランプダイオードＤ、を経
て、電源端子ＶＤＤへ流れる電流により、トランジスタ
Ｔｒ、は、オン状態からカットオフ状態へ急速に変化す
る。また信号源ＶＩＮから、抵抗Ｒｚ直流カットコンデ
ンサＣ１、トランジスタＴｒ！のベースエミッタ間を経
て、電源端子ＶＳＳへ流れる電流により、トランジスタ
Ｔｒ讐は、カットオフ状態からオン状聾に急速に変化す
る。その際負荷コンデンサＣＬに蓄えられた電荷をトラ
ンジスタＴｒ、のコレクタ電流で放電する。コレクタ電
流はベース電流と電流増幅率の積に等しい。負荷コンデ
ンサＣＬに蓄えられた電荷量をトランジスタＴｒ、のコ
レクタ電流で割った値がほぼ応答時間となる。負荷コン
デンサＣＬに蓄えられた電荷が放電されるとトランジス
タＴｒ、のコレクタ電流はほとんど０となり、フレフタ
電位はほぼＶｓｓとなり飽和領域のオン状態となる。
■へ変化する。すなわち信号源ＶＩＮから抵抗ＲＩ、直
流カットコンデンサＣ１％クランプダイオードＤ、を経
て、電源端子ＶＤＤへ流れる電流により、トランジスタ
Ｔｒ、は、オン状態からカットオフ状態へ急速に変化す
る。また信号源ＶＩＮから、抵抗Ｒｚ直流カットコンデ
ンサＣ１、トランジスタＴｒ！のベースエミッタ間を経
て、電源端子ＶＳＳへ流れる電流により、トランジスタ
Ｔｒ讐は、カットオフ状態からオン状聾に急速に変化す
る。その際負荷コンデンサＣＬに蓄えられた電荷をトラ
ンジスタＴｒ、のコレクタ電流で放電する。コレクタ電
流はベース電流と電流増幅率の積に等しい。負荷コンデ
ンサＣＬに蓄えられた電荷量をトランジスタＴｒ、のコ
レクタ電流で割った値がほぼ応答時間となる。負荷コン
デンサＣＬに蓄えられた電荷が放電されるとトランジス
タＴｒ、のコレクタ電流はほとんど０となり、フレフタ
電位はほぼＶｓｓとなり飽和領域のオン状態となる。
次にＶＩＮをローレベルにする。第２図においては状態
■から状態■へ変化する。すなわち電源端子ＶＳＳから
クランプダイオードＤｘ、直流カットコンデンサＣＡ、
抵抗Ｒ１を経て信号源ＶＩＮへ流れる電流により、トラ
ンジスタＴｒ、は、オフ状態からカットオフ状態へ急速
に変化する。
■から状態■へ変化する。すなわち電源端子ＶＳＳから
クランプダイオードＤｘ、直流カットコンデンサＣＡ、
抵抗Ｒ１を経て信号源ＶＩＮへ流れる電流により、トラ
ンジスタＴｒ、は、オフ状態からカットオフ状態へ急速
に変化する。
また、電源端子ＶＤＤからトランジスタＴｒ＋の／＜−
スｘミッタ間、直流カットコンデンサＣＩＮ抵抗Ｒ１を
経て、信号源ＶＩＮへ流れる電流により、トランジスタ
Ｔｒ＋は、カットオフ状態からオン状態に急速に変化す
る。その際負荷コンデンサＣＬに電荷をトランジスタＴ
ｒ、のコレクタ電流により充電する。コレクタ電流はベ
ース電流と電流増幅率の積に等しい。負荷コンデンサｃ
Ｌに充電する電荷量トランジスタＴｒ、のコレクタ電流
で割った値がほぼ応答時間となる。負荷コンデンサＣＬ
に電荷が充電され終るとトランジスタＴｒｌのコレクタ
電流はほとんど０となり、コレクタ電流はほぼＶＤＤと
なり飽和領域のオン状態となる。
スｘミッタ間、直流カットコンデンサＣＩＮ抵抗Ｒ１を
経て、信号源ＶＩＮへ流れる電流により、トランジスタ
Ｔｒ＋は、カットオフ状態からオン状態に急速に変化す
る。その際負荷コンデンサＣＬに電荷をトランジスタＴ
ｒ、のコレクタ電流により充電する。コレクタ電流はベ
ース電流と電流増幅率の積に等しい。負荷コンデンサｃ
Ｌに充電する電荷量トランジスタＴｒ、のコレクタ電流
で割った値がほぼ応答時間となる。負荷コンデンサＣＬ
に電荷が充電され終るとトランジスタＴｒｌのコレクタ
電流はほとんど０となり、コレクタ電流はほぼＶＤＤと
なり飽和領域のオン状態となる。
クランプダイオードＤ、 、Ｄ、の働きにより、トラン
ジスタＴｒｌ、Ｔｒｙのベース電位はエミッタ電位に対
して±０．６Ｖ程度以内で動作するので、オン状態から
オフ状態あるいはオフ状態からオン状態への変化はとて
も高速である。抵抗Ｒ１、Ｒ２は信号源ＶＩＮから流れ
る電流を制限すル働きを持つ。直流カットコンデンサＣ
，、Ｃ。
ジスタＴｒｌ、Ｔｒｙのベース電位はエミッタ電位に対
して±０．６Ｖ程度以内で動作するので、オン状態から
オフ状態あるいはオフ状態からオン状態への変化はとて
も高速である。抵抗Ｒ１、Ｒ２は信号源ＶＩＮから流れ
る電流を制限すル働きを持つ。直流カットコンデンサＣ
，、Ｃ。
は信号源ＶＩＮから直流電流が流れ込むのを阻止する。
抵抗Ｒ，、Ｒ，と直流カットコンデンサＣ８、Ｃ８の値
の積はトランジスタＴ ｒ １、Ｔ ｒ ｔのベース電
流の流れる時定数を決めるので信号源ＶＩＮの周波数に
合わせて設定する。抵抗Ｒ１、Ｒ１はトランジスタＴ
Ｉ” Ｉ 、Ｔ ｒ ｘのバイアス電流を制限するので
高速動作を必要とするときは小さいほうが良い。特に信
号源ＶＩＮの内部抵抗の高い場合は省略する。抵抗Ｒ１
は、トランジスタＴｒ、１Ｔｒ！共にバイアス電流が流
れず、出力が開放となるのを防ぐためのもので、省略し
ても良いし、ｗｉ源端子ＶＳＳと出力端子Ｖｏｕｔ間に
設けても良い。
の積はトランジスタＴ ｒ １、Ｔ ｒ ｔのベース電
流の流れる時定数を決めるので信号源ＶＩＮの周波数に
合わせて設定する。抵抗Ｒ１、Ｒ１はトランジスタＴ
Ｉ” Ｉ 、Ｔ ｒ ｘのバイアス電流を制限するので
高速動作を必要とするときは小さいほうが良い。特に信
号源ＶＩＮの内部抵抗の高い場合は省略する。抵抗Ｒ１
は、トランジスタＴｒ、１Ｔｒ！共にバイアス電流が流
れず、出力が開放となるのを防ぐためのもので、省略し
ても良いし、ｗｉ源端子ＶＳＳと出力端子Ｖｏｕｔ間に
設けても良い。
応答速度は抵抗Ｒ，、Ｒ，の逆数、トランジスタＴｒ＋
、Ｔｒｙの電流増幅率、負荷コンデンサＣＬの値の逆
数、直流カットコンデンサＣ，、Ｃ２の値に関係する。
、Ｔｒｙの電流増幅率、負荷コンデンサＣＬの値の逆
数、直流カットコンデンサＣ，、Ｃ２の値に関係する。
そのため応答速度を立ち上がりと立ち下がりでそろえる
ためにはトランジスタＴ ｒ ＋ 、Ｔ ｒ ｘに電流
増幅率のそろった相補的なトランジスタを用いることで
容易に実現できる。
ためにはトランジスタＴ ｒ ＋ 、Ｔ ｒ ｘに電流
増幅率のそろった相補的なトランジスタを用いることで
容易に実現できる。
トランジスタＴｒ、、Ｔｒｙのベース電位は、１．２Ｖ
振幅程度で駆動され、１．２Ｖ振幅以上の信号源ＶＩＮ
の電圧振幅がバイアス電流を流す働きをする。
振幅程度で駆動され、１．２Ｖ振幅以上の信号源ＶＩＮ
の電圧振幅がバイアス電流を流す働きをする。
トランジスタＴ ｒ ＋ 、Ｔ ｒ １は常にそのどち
らか一方がカットオフ状態にあるので、貫通電源電流が
流れない。
らか一方がカットオフ状態にあるので、貫通電源電流が
流れない。
トランジスタＴｒ、、Ｔｒ、のオン状態はコレクタ電流
０の飽和領域に落ち着くので、レベルシフトされる高レ
ベルと低レベルの変化は少ない。
０の飽和領域に落ち着くので、レベルシフトされる高レ
ベルと低レベルの変化は少ない。
以上述べたように本発明によれば、次の効果を育する。
相補的に設けられた第１のトランジスタと第２のトラン
ジスタの一方がカットオフ状態、他方が飽和領域で駆動
されるので、レベルシフトされる高レベルと低レベルが
電源電圧範囲と同一で変化が少ない。また、貫通電源電
流が流れないので消ａｍ力が小さいという効果を育する
。
ジスタの一方がカットオフ状態、他方が飽和領域で駆動
されるので、レベルシフトされる高レベルと低レベルが
電源電圧範囲と同一で変化が少ない。また、貫通電源電
流が流れないので消ａｍ力が小さいという効果を育する
。
相補的にすべての回路が設けられるので、立ち上がり特
性と立ち下がり特性のバランスが良い。
性と立ち下がり特性のバランスが良い。
直流カットコンデンサとクランプダイオードが設けられ
ているので、入力振幅２ｖ以上あれば、レベルシフトで
きるという効果を育する。
ているので、入力振幅２ｖ以上あれば、レベルシフトで
きるという効果を育する。
クランプダイオードと相補型トランジスタの組み合せに
より、伝達遅延時間が短いという効果を育する。
より、伝達遅延時間が短いという効果を育する。
また、本発明は密着型イメージセンナ用クロックドライ
ブ回路として用いると格別の効果を有するものである。
ブ回路として用いると格別の効果を有するものである。
第１図は本発明の実施例におけるレベルシフト回路の回
路図。 第２図は本発明の実施例におけるレベルシフト回路の動
作波形図。 Ｃ，、Ｃ，・・・・・・・・・・・・直流カットコンデ
ンサＤ、 、Ｄ、・・・・・・・・・・・・クランプダ
イオードＴ ｒ １、Ｔ ｒ ｔ・・・・・・エミッタ
接地トランジスタ 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名゛に τ 〉
路図。 第２図は本発明の実施例におけるレベルシフト回路の動
作波形図。 Ｃ，、Ｃ，・・・・・・・・・・・・直流カットコンデ
ンサＤ、 、Ｄ、・・・・・・・・・・・・クランプダ
イオードＴ ｒ １、Ｔ ｒ ｔ・・・・・・エミッタ
接地トランジスタ 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名゛に τ 〉
Claims (1)
- 直流カットコンデンサ、クランプダイオード、エミッタ
接地トランジスタをそれぞれ相補的に構成したことを特
徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25202887A JPH0193919A (ja) | 1987-10-06 | 1987-10-06 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25202887A JPH0193919A (ja) | 1987-10-06 | 1987-10-06 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193919A true JPH0193919A (ja) | 1989-04-12 |
Family
ID=17231582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25202887A Pending JPH0193919A (ja) | 1987-10-06 | 1987-10-06 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193919A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US5939922A (en) * | 1995-09-13 | 1999-08-17 | Kabushiki Kaisha Toshiba | Input circuit device with low power consumption |
-
1987
- 1987-10-06 JP JP25202887A patent/JPH0193919A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877650A (en) * | 1994-09-06 | 1999-03-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6225853B1 (en) | 1994-09-06 | 2001-05-01 | Oki Electric Industry Co., Ltd. | Booster circuit |
| US6297690B1 (en) | 1994-09-06 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Booster circuit |
| KR100342596B1 (ko) * | 1994-09-06 | 2002-12-05 | 오끼 덴끼 고오교 가부시끼가이샤 | 승압회로 |
| US5939922A (en) * | 1995-09-13 | 1999-08-17 | Kabushiki Kaisha Toshiba | Input circuit device with low power consumption |
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