JPH0444420A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、例えば、高速コンピュー
タ等の高速論理集積回路装置に搭載されるＳＰＬ　（Ｓ
ｕｐｅｒ　　Ｐｕ５ｈ−ｐｕｌｌ　　Ｌｏｇｉｃ）回路
に利用して特に有効な技術に関する。

〔従来の技術〕

入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニミッタフォロア回路とを含む
ＮＴＬ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉ
ｃ）回路がある。また、ＮＴＬ回路の出力部をアクティ
ブプルダウン回路に置き換えたいわゆるＳＰＬ回路があ
る。

ＳＰＬ回路は、第７図に例示されるように、入力信号３
１を受ける入力トランジスタＴ１と、回路の接地電位と
上記入力トランジスタＴｌのコレクタとの間ならびに入
力トランジスタＴｌのエミッタと回路の電源電圧との間
にそれぞれ設けられる抵抗Ｒ５及びＲ１とからなる位相
分割回路を備える。この位相分割回路の反転出力信号す
なわち入力トランジスタＴＩのコレクタ電位は、出力ト
ランジスタＴ３のベースに供給され、位相分割回路の非
反転出力信号すなわち入力トランジスタＴＩのエミッタ
電位は、キャパシタＣＩ及び抵抗Ｒ４からなる微分回路
を介して、出力トランジスタＴ４のベースに供給される
。この出力トランジスタＴ４のベースには、トランジス
タＴ２を基本構成とするバイアス回路によって、これが
オン状態の直前の状態となる所定のバイアス電圧が与え
られる。これにより、出力トランジスタＴ４は、出力ト
ランジスタＴ３に対するアクティブ負荷として作用し、
またアクティブプルダウン回路を構成する。その結果、
ＳＰＬ回路の感度が高められ、その動作が高速化される
。

ＳＰＬ回路については、例えば、特開平１−２６１０２
４号公報等に記載されている。

〔発明が解決しようとする課題〕

本願発明者等は、この発明に先立って、上記第７図のＳ
ＰＬ回路にいくつかの改良を加えた第５図のような５Ｐ
ＬＷＡ路を開発した。すなわち、第５図において、ＳＰ
Ｌ回路は、位相分割回路の反転出力信号すなわち入力ト
ランジスタＴ１のコレクタ電位の立ち上がりを高速化す
るためのＰチャンネルＭＯ５ＦＥＴＱＩと、出力信号Ｓ
Ｏをクランプしてそのアンダーシュートを抑制するため
のダイオードＩ）１を含む、さらに、ＳＰＬ回路は、抵
抗Ｒ２ならびにダイオードＤ２及びＤ３からなりバイア
ス用トランジスタＴ２に所定のバイアス電圧ＶＢを与え
るバイアス電圧発生回路と、出力信号ＳＯを帰還させる
ことで回路のインパルス応答性を高めるためのキャパシ
タＣ２を含む、これらの結果、ＳＰＬ回路は、その動作
がさらに高速化され、安定化されるものとなる。

ところが、本願発明者等は、上記第５図のｓｐＬ回路の
低消費電力化を図ろうと試み、次のような問題点に直面
した。すなわち、上記ＳＰＬ回路の消費電力を削減する
ためには、位相分割回路を構成する抵抗Ｒ１の抵抗値を
大きくし、その動作電流を小さくすることが必要となる
。しかし、抵抗Ｒ１は、入力信号Ｓｌがロウレベルに変
化され入力トランジスタＴＩがオフ状態とされるとき、
微分回路を構成するキャパシタＣｔの放電経路を構成す
る。このため、抵抗Ｒ１の抵抗値を大きくするとキャパ
シタＣ１の放電時間が長くなり、特に第６図に例示され
るように、入力信号Ｓ１がネガティブパルスとされロウ
レベルとされる期間が短い場合において、微分回路の効
果が損なわれ、出力信号ＳＯの立ち下がり変化が遅くな
る。その結果、５ＰＬｌｉｌ路のインパルス応答性及び
ステップ応答性が悪化するとともに、相応してＳＰＬ回
路の低消費電力化が制限される。

この発明の目的は、インパルス応答性及びステップ応答
性を高めつつ低消費電力化を図ったＳＰＬ回路を提供す
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
をｌｌ５ＩＩＬに説明すれば、下記の通りである。

すなわち、ＳＰＬ回路の位相分割回路を構成する入力ト
ランジスタのエミッタ抵抗の抵抗値を大きくし、このエ
ミッタ抵抗と並列形態に、そのゲートに回路の出力信号
を受けるＮチャンネル型のディスチャージＭＯ５ＦＥＴ
を設ける。

〔作　用〕

上記した手段によれば、位相分割回路の動作電流を一１
減できるとともに、微分回路を構成するキャパシタの放
電時間を縮小できる。その結果、ＳＰＬ回路のインパル
ス応答性及びステップ応答性を高めつつ、その低消費電
力化を推進できる。

（実施例〕 第１図には、この発明が適用されたＳＰＬ回路の一実施
例の回路図が示され、第２図には、その信号波形図の一
例が示されている。これらの図をもとに、この実施例の
５ＰＬｌ路の構成と動作の概要ならびにその特徴につい
て説明する。

なお、この実施例のＳＰＬ回路は、特に制限されないが
、同様な多数のＳＰＬ回路とともに、高速コンピュータ
等の高速論理集積回路装置に搭載される。第１図の各回
路素子は、特にＩＩＪ限されないが、高速論理集積回路
装置を構成する他の回路素子とともに、単結晶シリコン
のような１個の半導体基板上において形成される。以下
の回路図において、そのチャンネル（バックゲート）部
に矢印が付されるＭＯＳＦＥＴ　（金属酸化物半導体型
電界効果トランジスタ、この明細書では、ＭＯＳＦＥＴ
をして絶縁ゲート型電界効果トランジスタの総称とする
）はＰチャンネル型であって、矢印の付されないＮチャ
ンネルＭＯＳＦＥＴと区別して示される０図示されるト
ランジスタ（この明細書では、バイポーラトランジスタ
を単にトランジスタと略称する）は、特に制限されない
が、すべてＮＰＮ型トランジスタである。

第り図において、この実施例のＳＰＬ回路は、特に制限
されないが、そのベースに所定の入力信号Ｓ１を受ける
入力トランジスタＴＩを含む、この入力トランジスタＴ
ｌのコレクタは、特に制限されないが、ＰチャンネルＭ
Ｏ５ＦＥＴＱＩを介して回路の接地電位（第１の電源電
圧）に結合され、そのエミッタは、二定フタ抵抗Ｒ１（
第１の抵抗手段）を介して回路の電源電圧（第２の電源
電圧）に結合される。これらの入力トランジスタＴＩ及
びＭＯＳＦＥＴＱＩならびに抵抗Ｒ１は、５ＰＬｉ！路
の位相分割回路つまり入力反転部を構成する。ここで、
回路の電源電圧は、特に制限されないが、例えば−２，
ＯＶのような負の電源電圧とされる。また、入力信号５
１は、特に＊＊されないが、例えばそのハイレヘルを一
〇、８Ｖとしそのロウレベルを−１，４Ｖとする比較的
小振幅のディジタル信号とされる。なお、この実施例に
おいて、上記エミッタ抵抗Ｒ１は比較的大きな抵抗値を
持つように設計され、これによって位相分割回路の動作
電流が削減され、ＳＰＬ回路の低消費電力化が図られる
。

位相分割回路を構成するＭＯ５ＦＥＴＱＩのゲートには
、特にＩＪ限されないが、上記入力信号Ｓ１が供給され
る。また、このＭＯ５ＦＥＴＱＩには、特に制限されな
いが、所定の順方向電圧を有するダイオードＤｉが並列
形態に設けられる。これにより、ＭＯ５ＦＥＴＱＩは、
人力信号５ｌｌ）＜ロウレベルとされ入力トランジスタ
ＴＩがオフ状態とされるとき、選択的にオン状態となり
、λカトランジスタＴＩのコレクタノードに結合される
寄生容量を急速にチャージして、回路の出方信号ＳＯの
立ち上がり変化を高速化する。また、ダイオードＤＩは
、入力信号ＳＩがハイレベルとされ回路の出力信号ＳＯ
がロウレベルとされるとき、クランプ回路として作用し
、出力信号’ＳＯのロウレベルを、はぼ−２ＸＶ、Ｈの
レベルでクランプする（ここで、ＶＩＥは、ダイオード
Ｄ１等の順方向電圧ならびに出力トランジスタＴ３等の
ベース・エミッタ電圧を示す、以下、同様）。

この実施例のＳＰＬ回路は、さらに、回路の接地電位及
び電源電圧間にトーテムポール形態に設けられる一対の
出力トランジスタＴ３　（第１の出力トランジスタ）及
びＴ４（第２の出方トランジスタ）を含む、このうち、
出方トランジスタＴ３のベースは、上記位相分割回路の
反転出力ノードすなわち入力トランジスタＴｌのコレク
タに結合され・出力トランジスタＴ４のベースは、キャ
パシタＣ１（容量手段）を介して位相分割回路の非反転
出力ノードすなわち入力トランジスタＴｌのエミッタに
結合される。出力トランジスタＴ４のベースと回路の電
源電圧との間には、上記キャパシタＣ１とともに微分回
路を構成する抵抗Ｒ４（第２の抵抗手段）が設けられる
。また、出カドランシスｌ　Ｔ　３　及ヒＴ　４の大通
結合されたエミッタ及びコレクタは、ＳＰＬ回路の出方
端子ｓｏに結合される。これにより、出カトランジスタ
Ｔ３及びＴ４は、いわゆるプッシュプル出力回路をＪｌ
ｌ成し、出力トランジスタＴ４ならびにキャパシタＣ１
及び抵抗Ｒ４からなる微分回路は、他方の出力トランジ
スタＴ３に対するアクティブプルダウン回路として作用
する。

回路の接地電位と出力トランジスタＴ４のベースとの間
には、特にＩＩＪｖ／！、されないが、バイアス用トラ
ンジスタＴ２が設けられる。このトランジスタＴ２のベ
ースには、抵抗Ｒ２とダイオードＤ２及びＤ３からなる
電圧発生回路からベース抵抗Ｒ３を介して、回路の電源
電圧より２ＸＶＢＥだけ高い所定のバイアス電圧が与え
られる。このため、出力トランジスタＴ４には、回路の
電源電圧よりＶＨＥだけ高いバイアス電圧が与えられる
。これにより、出力トランジスタＴ４は、これがオン状
態となる直前の状態にバイアスされる。

一方、上記バイアス用トランジスタＴ２のベースは、特
に制限されないが、キャパシタＣ２を介して５ＰＬＩ回
路の出力端子ＳＯに結合される。このキャパシタＣ２は
、出力信号ＳＯのレベル変化を出力トランジスタＴ４の
ベースに伝達する帰還回路を構成し、これによって出力
信号ＳＯの立ち下がり変化が高速化される。

この実施例において、ＳＰＬ回路は、特に制限されない
が、位相分割回路を構成する入力トランジスタＴＩのエ
ミッタ抵抗Ｒ１と並列形態に設けられるＮチャンネル型
のディスチャージＭＯ５ＦＥＴ（スイッチ手段）Ｑｌｌ
を含む、このＭＯ５ＦＥＴＱＩＩは、比較的大きなコン
ダクタンスを持つように設計され、そのゲートは、特に
制限されないが、回路の出力端子ＳＯに結合される。こ
れにより、ＭＯＳＦＥＴＱＩ　１は、回路の出力信号Ｓ
Ｏがハイレベルとされるとき、言い換えるならば入力信
号Ｓｌがロウレベルとされ入力トランジスタＴｌがオフ
状態とされるとき、選択的にオン状態となり、エミッタ
抵抗Ｒ１を短絡して、微分回路を構成するキャパシタＣ
Ｉのディスチャージ動作を高速化する。その結果、この
実施例の５ＰＬＩ回路では、低消費電力化を図るために
エミッタ抵抗Ｒ１の抵抗値が大きくされるにもかかわら
ず、ＳＰＬ回路のインパルス応答性及びステップ応答性
が高められるものとなる。

入力信号Ｓｌがハイレベルとされるとき、位相分割回路
では、入力トランジスタＴＩがオン状態となり、ＭＯＳ
ＦＥＴＱＩがオフ状態となる。このため、位相分割回路
の反転出力信号すなわち入力トランジスタＴｌのコレク
タ電位は所定のロウレベルとなり、その非反転出力信号
すなわち入力トランジスタＴＩのエミンタ電位が所定の
ハイレベルとなる。

位相分割回路の反転出力信号のロウレベルは、出力トラ
ンジスタＴ３のベースにそのまま伝達され、非反転出力
信号の立ち上がり変化は、キャパシタＣＩ及び抵抗Ｒ４
からなる微分回路を介して出力トランジスタＴ４のベー
スに伝達される。したがって、出力トランジスタＴ３が
オフ状態となり、出力トランジスタＴ４が一時的にオン
状態となる。その結果、ＳＰＬ回路の出力信ｑｓｏは、
急速に回路の電源電圧のようなロウレベルになろうとす
る。ところが、回路の接地電位と入力トランジスタＴ１
のコレクタとの間には、前述のように、ダイオードＤＩ
からなるクランプ回路が設けられる。このため、ＳＰＬ
回路の出力信号ＳＯのロウレベルは、ｔｔぼ一２ＸＶｌ
ｌＥのレベルでクランプされ、これによって出力信号Ｓ
Ｏのアンダーンユートが抑制される。

なお、このとき、ディスチャージＭＯＳＦＥＴＱｌｌは
、出力信号ＳＯがロウレベルとされることでオフ状態と
なり、なんら作用しない。

一方、入力信号Ｓｌがロウレベルとされると、位相分ｉ
＃１回路では、λカトランジスタＴＩがオフ状態となり
、代わってＭＯＳＦＥＴＱＩがオン状態となる。このた
め、位相分割回路の反転出力信号は回路の接地電位のよ
うなハイレベルとなり、その非反転出力信号がロウレベ
ルとなる０位相分割回路の反転出力信号のハイレベルは
、同様に、そのまま出力トランジスタＴ３のベースに伝
達され、非反転出力信号の立ち下がり変化は、上記微分
回路を介して出力トランジスタＴ４のベースに伝達され
る。これにより、出力トランジスタＴ４がオフ状態とな
り、代わって出力トランジスタＴ３がオン状態となる。

その結果、ＳＰＬ回路の出力信号ＳＯは、はぼ−ＶＢＥ
のようなハイレベルとされる。つまり、第１図のＳＰＬ
回路は、入力信号Ｓｉの論理レベルを反転して出力端子
ＳＯに伝達するインバータ回路として機能する。

ところで、入力信号Ｓ１がロウレベルとされ入力トラン
ジスタＴｌがオフ状態とされるとき、ディスチャージＭ
ＯＳＦＥＴＱＩ　ｌは、ＳＰＬ回路の出力信号ＳＯがハ
イレベルとされることでオン状態となる。このとき、微
分回路を構成するキャパシタＣ１に蓄積された電荷は、
このＭＯ５ＦＥＴＱＩＩを介して、言い換えるならば比
較的大きな抵抗値とされるエミッタ抵抗Ｒ１を介するこ
とな（放電され、これによってそのディスチャージ時間
が大幅に縮小される。このため、入力信号Ｓ■が、第２
図に例示されるように、比較的小さなパルス幅ｔｅｌの
ネガティブパルスとさ九る場合でも、微分回路の効果が
損なわれず、対応して小さなパルス幅ｔｗｏを有する出
力信号ＳＯが得られる。その結果、５ＰＬＥ回路の低消
費電力化を図りつつ、そのインパルス応答性及びステッ
プ応答性を高めることができる。

以上のように、この実施例のＳＰＬ回路では、位相分割
回路を構成する入力トランジスタＴＩのエミッタ抵抗Ｒ
１が比較的大きな抵抗値を持つものとされ、これによっ
て位相分割回路の動作電流が削減される。また、この実
施例の５ＰＬＩｉ路では、上記エミッタ抵抗Ｒ１と並列
形態に、回路の出力信号ＳＯを受けるＮチャンネル型の
ディスチャージＭＯ５ＦＥＴＱＩ　１が設けられる。こ
のＭＯ５ＦＥＴＱＩ　ｌは、回路の入力信号Ｓ１がロウ
レベルとされ入力トランジスタＴＩがオフ状態とされる
とき、選択的にオン状態となり、微分回路のキャパシタ
ＣＩに蓄積された電荷を、エミッタ抵抗Ｒ１を介するこ
となく高速にディスチャージする。その結果、ＳＰＬ回
路の低消費電力化を図りつつ、そのインパルス応答性及
びステップ応答性が高められるものである。

以上の本実施例に示されるように、この発明を高速コン
ピュータ等の高速論理集積回路装置に搭載されるＳＰＬ
回路に通用することで、次のような作用効果が得られる
。すなわち、 （１１Ｓ　Ｐ　Ｌ回路の位相分割回路を構成する入力ト
ランジスタのエミッタ抵抗の抵抗値を大きくすることで
、位相分割回路の動作電流を削減できるという効果が得
られる。

（２）上記（１１項において、エミッタ抵抗と並列形態
に１路の出力信号を受けるＮチャンネル型のディスチャ
ージＭＯ５ＦＥＴを設けることで、入力信号がロウレベ
ルとされ入力トランジスタがオフ状態とされるとき、微
分回路のキャパシタに蓄積された電荷を高速にディスチ
ャージし、その放電時間を短縮できるという効果が得ら
れる。

り３）上記（１１項及び（２）項により、ＳＰＬ回路の
低消費電力化を図りつつ、そのインパルス応答性及びス
テップ応答性を高めることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ＳＰＬ回路は、位相分割回路を構成する入力トラン
ジスタの数や接続形態を変えることで、任意の入力数や
論理機能を持つことができる。また、エミッタ抵抗Ｒ１
の抵抗値を極めて大きくできる場合、このエミッタ瓜抗
ＲＩＪｔ−省略して、ＭＯ５ＦＥＴＱＩ　１のオフ抵抗
で兼用することも可能である。ＳＰＬ回路は、ＭＯＳＦ
ＥＴＱＩ及びダイオードＤＩと並列形態に、抵抗Ｒ５に
相当するコレクタ抵抗を含むものであってもよい、さら
に、ＳＰＬ回路は、第３図に例示されるように、第７図
の原型にＭＯＳＦＥＴＱ１及びＱｌｌを追加しただけの
ものであってもよい、また、第４図に例示されるように
、回路の接地電位と出力端子ＳＯとの間にクランプ用の
ダイオードＤ４及びＤ５を設けたものであってもよいし
、出力端子ＳＯと回路の電源電圧との間にレベル保持用
の抵抗Ｒ６を設けたものであってもよい、キャパシタＣ
１をディスチャージするためのスイッチ手段は、特にＮ
チャンネルＭＯ５ＦＥＴで売ることを必要条件としない
、さらに、ＳＰＬ回路の具体的回路構成や電ａｍ圧の極
性及び絶対値ならびにトランジスタの導電型等は、種々
の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置等に搭載されるＳＰＬ回路に通用した場合について説
明したが、それに限定されるものではなく、例えば、ゲ
ートアレイ集積回路や各種の専用論理集積回路装置等に
搭載される５ＰＬＩｉ路や同様な論理回路にも通用でき
る０本発明は、少なくとも位相分割回路とアクティブプ
ルダウン回路及びアクティブプルダウン回路に位相分割
回路の弊反転出力信号を伝達する微分回路とを含む論理
回路あるいはこのような論理回路を含む半導体集積回路
装置に広く適用できる。

〔発明の効果３ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＳＰＬ回路の位相分割回路を構成する入
力トランジスタのエミッタ抵抗の抵抗値を比較的大きく
し、このエミッタ抵抗と並列形態に、回路の出力信号を
受けるＮチャンネル型のディスチャージＭＯＳ　Ｆ　Ｅ
Ｔを設けることで、位相分割回路の動作電流を削減でき
るとともに、微分回路を構成するキャパシタの放電時間
を縮小できる。その結果、ＳＰＬ回路の低消費電力化を
図りつつ、そのインパルス応答性及びステップ応答性を
高めることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたＳＰＬ＠路の第１の実
施例を示す回路図、 第２図は、第１図のＳＰＬ回路の一例を示す信号波形図
、 第３図は、この発明が適用されたＳＰＬ回路の第２の実
施例を示す回路図、 第４図は、この発明が適用されたＳＰＬ回路の第３の実
施例を示す回路図、 第５８！ｉ７は、この発明に先立って本願発明者等が開
発したＳＰＬ回路の回路図、 第６図は、第５図のＳＰＬ回路の一例を示す信号波形図
、 第７図は、従来のＳＰＬ回路の一例を示す基本回路図で
ある。 Ｔ」〜Ｔ４・・・ＮＰＮ型バイポーラトランジスタ、Ｑ
ｌ・・・ＰチャンネルＭＯ５ＦＥＴ、Ｑｌｌ・・・Ｎチ
ャンネルＭＯＳＦＥＴ、ＤＩ−Ｄ５・・・ダイオード、
Ｃ１−Ｃ２・・・キャパシタ、Ｒ１−Ｒ６・・・抵抗。 第１図

Claims (1)

1. 【特許請求の範囲】 １、そのベースに入力信号を受ける入力トランジスタな
   らびに上記入力トランジスタのエミッタと第２の電源電
   圧との間に設けられる第１の抵抗手段を含む位相分割回
   路と、第１の電源電圧と回路の出力端子との間に設けら
   れそのベースに上記位相分割回路の反転出力信号を受け
   る第１の出力トランジスタと、上記回路の出力端子と第
   ２の電源電圧との間に設けられる第２の出力トランジス
   タと、上記入力トランジスタのエミッタと上記第２の出
   力トランジスタのベースとの間に設けられる容量手段な
   らびに上記第２の出力トランジスタのベースと第２の電
   源電圧との間に設けられる第２の抵抗手段からなる微分
   回路と、上記第１の抵抗手段と実質的に並列形態に設け
   られ回路の入力信号又は出力信号に従って選択的にオン
   状態とされるスイッチ手段とを含むことを特徴とする論
   理回路。 ２、上記スイッチ手段は、そのゲートに回路の出力信号
   を受けるＮチャンネルＭＯＳＦＥＴであって、上記第１
   の抵抗手段は、その抵抗値が比較的大きくされるもので
   あることを特徴とする特許請求の範囲第１項記載の論理
   回路。 ３、上記論理回路は、高速コンピュータ等の高速論理集
   積回路装置に搭載されるＳＰＬ回路であることを特徴と
   する特許請求の範囲第１項又は第２項記載の論理回路。