JPS63109609A - 位相調整回路 - Google Patents
位相調整回路Info
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- JPS63109609A JPS63109609A JP62261945A JP26194587A JPS63109609A JP S63109609 A JPS63109609 A JP S63109609A JP 62261945 A JP62261945 A JP 62261945A JP 26194587 A JP26194587 A JP 26194587A JP S63109609 A JPS63109609 A JP S63109609A
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- Japan
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- 239000013078 crystal Substances 0.000 claims abstract description 24
- 230000002950 deficient Effects 0.000 claims description 8
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- 238000009412 basement excavation Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Optical Communication System (AREA)
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、位相弁別器と、入力側が欠陥のあるクロック
を入力するのに用いられまた出力側が前記位相弁別器の
第1入力側に接続された第1分周器と、入力側が前記位
相弁別器の出力側と接続されておりかつ出力側が調整さ
れたクロックを出力するのに用いられる調整−発振部と
、入力側が曲記調整−発振部の出力側にまた出力側が前
記位相弁別器の第2入力側に接続されている第2分周器
とを有する位相調整回路に関する。
を入力するのに用いられまた出力側が前記位相弁別器の
第1入力側に接続された第1分周器と、入力側が前記位
相弁別器の出力側と接続されておりかつ出力側が調整さ
れたクロックを出力するのに用いられる調整−発振部と
、入力側が曲記調整−発振部の出力側にまた出力側が前
記位相弁別器の第2入力側に接続されている第2分周器
とを有する位相調整回路に関する。
従来の技術
この種の位相調整回路(PLL、ループ)はHalbl
ait@r −8aha’ltungatechnik
″ティーチェ、シエンク共著、第3版シュゾリンガー出
版社、ヘルリン、ハイチルベルブ、ニューヨーク、東京
、1983年の第828頁〜829頁によシ公知である
。
ait@r −8aha’ltungatechnik
″ティーチェ、シエンク共著、第3版シュゾリンガー出
版社、ヘルリン、ハイチルベルブ、ニューヨーク、東京
、1983年の第828頁〜829頁によシ公知である
。
定期刊行物″ta1com report″、第9巻(
1986年)、第5号、第261頁〜267頁に別のデ
ィジタル信号−マルチプレクス装置が記載されている。
1986年)、第5号、第261頁〜267頁に別のデ
ィジタル信号−マルチプレクス装置が記載されている。
この装置では、受信路に配設され九デマルチプレクサに
おいて、それぞれのサブチャネルの再生を行なうのにそ
のチャネルのクロックが必要である。クロックの再生は
通常位相1iIl整回路PLLによシ、バッフアメそす
との共働で行なわれる。この場合、分離されるサブチャ
ネルはその欠陥のあるクロックによシパツファメモリへ
読込まれ、この欠陥のあるクロックから高精度の位相調
整回路により得られたジッタの少ないクロックによって
読出される。
おいて、それぞれのサブチャネルの再生を行なうのにそ
のチャネルのクロックが必要である。クロックの再生は
通常位相1iIl整回路PLLによシ、バッフアメそす
との共働で行なわれる。この場合、分離されるサブチャ
ネルはその欠陥のあるクロックによシパツファメモリへ
読込まれ、この欠陥のあるクロックから高精度の位相調
整回路により得られたジッタの少ないクロックによって
読出される。
高精度の位相調整回路がジッタの減衰の要件のために必
要である。
要である。
調整−発掘部は通常、位相偏差上できるだけ小さくする
ために、アナログ覆分器を有する。
ために、アナログ覆分器を有する。
しかし積分器の下側限界周波数のため不所望にジッタが
増加することがある。
増加することがある。
ディジタル信号−マルチプレクス装置DSMX2/34
では、16の2Mbit / I−チャネル塁生 からクロック’に%するのに同じ数の位相調整回路が必
要である。 ・ 発明が解決しようとする問題点 本発明の課題は、例えばディジタル信号−マルチゾレク
ス装置またはディジタ/l/信号−デマルチプレクサに
おいて、複数の位相1′4整回路群の寸法及びコストを
低減することである。
では、16の2Mbit / I−チャネル塁生 からクロック’に%するのに同じ数の位相調整回路が必
要である。 ・ 発明が解決しようとする問題点 本発明の課題は、例えばディジタル信号−マルチゾレク
ス装置またはディジタ/l/信号−デマルチプレクサに
おいて、複数の位相1′4整回路群の寸法及びコストを
低減することである。
問題点を解決するための手段
冒頭に記載の形式の位相調整回路から出発し、この課題
は本発明により、調整−発振部において、制御入力側が
位相弁別器の出力側と接続された平均値形成用の加算カ
ウンタと、水晶発振器と、第1入力側が帥記加算カウン
タの出力側にまた第2入力側がi!tl記水晶発振器の
出力側及び前記加算カウンタのクロック入力側に接続さ
れた排他的OR−デートと、入力側が紬記排他的OR−
ゲートの出力側に接続されplつ出力側が調整−発振部
の出力側を形成する第3分周器とをそれぞれ設け、さら
に水晶発振器の補助周波数t1調整されたり四ツクの周
波数に第3分周器の分局係数を乗算して得られた周波数
よりも低く選択することによって解決される。
は本発明により、調整−発振部において、制御入力側が
位相弁別器の出力側と接続された平均値形成用の加算カ
ウンタと、水晶発振器と、第1入力側が帥記加算カウン
タの出力側にまた第2入力側がi!tl記水晶発振器の
出力側及び前記加算カウンタのクロック入力側に接続さ
れた排他的OR−デートと、入力側が紬記排他的OR−
ゲートの出力側に接続されplつ出力側が調整−発振部
の出力側を形成する第3分周器とをそれぞれ設け、さら
に水晶発振器の補助周波数t1調整されたり四ツクの周
波数に第3分周器の分局係数を乗算して得られた周波数
よりも低く選択することによって解決される。
その際水晶発振器の出力側t1固有の水晶発振器を有し
ない複数の位相調整回路の排他的0R−1”−)の第2
入力側と接続すると有利である。
ない複数の位相調整回路の排他的0R−1”−)の第2
入力側と接続すると有利である。
それによシ多数の位相調整回路t−1つの共通の外部水
晶発振器と完全に集積することができる。所定の固有ジ
ッタとジッタ減衰特性で許容されないジッタ増加に関し
ては、そのために必要な回路コスト?I−小さく、ρ1
つ電力消費を低く保つことができる。
晶発振器と完全に集積することができる。所定の固有ジ
ッタとジッタ減衰特性で許容されないジッタ増加に関し
ては、そのために必要な回路コスト?I−小さく、ρ1
つ電力消費を低く保つことができる。
欠陥クロックを平均周波数が2−048 MHzに調整
する際、すべての分局器に対し分局係数16に一選択し
、加算カウンタは2048まで計数し、水晶発振器は5
2.76 MH5Hの周波数を送出するように構成する
と有利である。
する際、すべての分局器に対し分局係数16に一選択し
、加算カウンタは2048まで計数し、水晶発振器は5
2.76 MH5Hの周波数を送出するように構成する
と有利である。
それによ)ディジタル信号−マルチプレクス装置DSM
X 2 / 8では1つの共通の水晶発振器t4重に使
用でき、ディジタル信号−マルチプレクス装置r)8M
X 2 / 54では1つ、の共通の水晶発振器’に1
6重に使用でき、また他のディジタル信号−マルチプレ
クサ、またはディジタル信号−一マルチプレクサでは何
重もの使用が可能である。
X 2 / 8では1つの共通の水晶発振器t4重に使
用でき、ディジタル信号−マルチプレクス装置r)8M
X 2 / 54では1つ、の共通の水晶発振器’に1
6重に使用でき、また他のディジタル信号−マルチプレ
クサ、またはディジタル信号−一マルチプレクサでは何
重もの使用が可能である。
実施例
以下実施例に基づいて本発明の詳細な説明する。
第1図は、周波数FLの欠陥のあるクロック入力側1勿
有する、従来技術による位相調整回路PLL 7示し、
分局器2、入力側4.5及び出力側6を有する位相弁別
器3、v!4i−発振部7、位相調整回路PLLによっ
てv4整されたクロック出力側8、及び分局器9を有す
る。
有する、従来技術による位相調整回路PLL 7示し、
分局器2、入力側4.5及び出力側6を有する位相弁別
器3、v!4i−発振部7、位相調整回路PLLによっ
てv4整されたクロック出力側8、及び分局器9を有す
る。
第2図は本発明の調整−発振部7を詳細に示す。この回
路部は平均値形成用の加算カウンタ11、分周器12、
排他的OR−ゲート13、及び水晶発振器15v有する
。
路部は平均値形成用の加算カウンタ11、分周器12、
排他的OR−ゲート13、及び水晶発振器15v有する
。
第3図は水晶発振器15の出力信号の補助周波数F!(
、加算カウンタ11の出力信号周波数菖、及び排他的O
RI’−413の出力側における2つの信号の周波数の
和FH+ FXのパルス波形図である。
、加算カウンタ11の出力信号周波数菖、及び排他的O
RI’−413の出力側における2つの信号の周波数の
和FH+ FXのパルス波形図である。
第1図と第2図による位相調整回路は次のように動作す
る。入力側1に供給される周波数PLの障害のあるクロ
ックは、カウンタの形の分局器2によシ分局され、位相
弁別器3の入力側4へ、変動する周期を有する矩形電圧
として印加される。ここで分周器20分周係数には、例
えば連続して到来する3つの欠陥から発生することのあ
る最大ジッタを考慮しなければならない。矩形波電圧の
立上シエツジでトリガされるR8−7リツプ70ツブと
して構成された位相弁別器3は帥記矩形電圧と、周波数
FAのクロックを分周器9での分周して取出されて、位
相弁別器3の入力側5に印加される電圧との位相差を比
較する。そのため分局器9は分局器2と同じ構成を有す
る。
る。入力側1に供給される周波数PLの障害のあるクロ
ックは、カウンタの形の分局器2によシ分局され、位相
弁別器3の入力側4へ、変動する周期を有する矩形電圧
として印加される。ここで分周器20分周係数には、例
えば連続して到来する3つの欠陥から発生することのあ
る最大ジッタを考慮しなければならない。矩形波電圧の
立上シエツジでトリガされるR8−7リツプ70ツブと
して構成された位相弁別器3は帥記矩形電圧と、周波数
FAのクロックを分周器9での分周して取出されて、位
相弁別器3の入力側5に印加される電圧との位相差を比
較する。そのため分局器9は分局器2と同じ構成を有す
る。
周波数FAのクロックを形成するために、まず水晶発振
器15が補助周波数FHの矩形電圧を供給する。この補
助周波数はクロックの周波数FAに分局器120分周係
数N1s’l:乗算した周波数よシ低い。読出しクロッ
クの許容公差上△FAにおいて、FH< Nl11(F
A−ΔF’A )が成シ立つ。補助周波数F)Iの半周
期中の、周波数F’)C2用いた排他的oRpf−)1
3に介しての極性反転によシ補助周波数FHのパルス列
の平均周波数はPH+ FXの値まで高められる。その
際極性反転位置において位相誤差が生じる。この位相誤
差は分局器12によってパルス列を分周することによシ
残留位相誤差(固有ジッタ)iUI=:1単位間隔=2
πである。読出しクロックの周波数は従って、 位相弁別器3の出力信号はそのオン・オフ比に相応して
、クロック入力側を開放及びしゃ断する制御入力側七介
し加算カウンター1t−制御する。この加算カウンタの
出力周波数FXはFル乍12とFLとの平均周波数差と
等しい。ただしNilは分局器12の分局係数である。
器15が補助周波数FHの矩形電圧を供給する。この補
助周波数はクロックの周波数FAに分局器120分周係
数N1s’l:乗算した周波数よシ低い。読出しクロッ
クの許容公差上△FAにおいて、FH< Nl11(F
A−ΔF’A )が成シ立つ。補助周波数F)Iの半周
期中の、周波数F’)C2用いた排他的oRpf−)1
3に介しての極性反転によシ補助周波数FHのパルス列
の平均周波数はPH+ FXの値まで高められる。その
際極性反転位置において位相誤差が生じる。この位相誤
差は分局器12によってパルス列を分周することによシ
残留位相誤差(固有ジッタ)iUI=:1単位間隔=2
πである。読出しクロックの周波数は従って、 位相弁別器3の出力信号はそのオン・オフ比に相応して
、クロック入力側を開放及びしゃ断する制御入力側七介
し加算カウンター1t−制御する。この加算カウンタの
出力周波数FXはFル乍12とFLとの平均周波数差と
等しい。ただしNilは分局器12の分局係数である。
補助周波数F)iは排他的OR−ゲート1st直接制御
する。加算カウンター1の出力が周波数FAt有するク
ロックの周波数の引込み範囲、ひいては補助周波数FH
4定める。
する。加算カウンター1の出力が周波数FAt有するク
ロックの周波数の引込み範囲、ひいては補助周波数FH
4定める。
ジッタ伝達関数の限界周波数FQは
係数の指標数は相応する分局器、及び加算カラ/りを示
す。この位相調整回路に積分作用はないので、ジッタが
増加することはない。
す。この位相調整回路に積分作用はないので、ジッタが
増加することはない。
水晶発振器15の出力側には付加的に複数の、例えば3
個ないし15個の水晶−振器を有しない位相調整回路の
それぞれの排他的OR−ゲート13の第2入力側14!
L、14t)・ 14nt−接続することができる。
個ないし15個の水晶−振器を有しない位相調整回路の
それぞれの排他的OR−ゲート13の第2入力側14!
L、14t)・ 14nt−接続することができる。
第4図は本発明による位相調整回路の具体的実施例を示
す。分周器2a、9a、及び12aはそれぞれ分周係数
TFt=16’に有する。加算カウンタ111Lはそれ
が1つの出力信号を送出するまでに2048’l!−計
数する。水晶発振器15I!Lは補助周波数PH= 5
2.76 MHsa !Ii−発生する。加算カウンタ
11Lは平均して、周波数FX= 0.008 MHz
t−送出する。排他的OR−P−ト13の出力側には
周波数PH+ FX =52.768 MHzが0.5
t)Iのジッタで発生する。
す。分周器2a、9a、及び12aはそれぞれ分周係数
TFt=16’に有する。加算カウンタ111Lはそれ
が1つの出力信号を送出するまでに2048’l!−計
数する。水晶発振器15I!Lは補助周波数PH= 5
2.76 MHsa !Ii−発生する。加算カウンタ
11Lは平均して、周波数FX= 0.008 MHz
t−送出する。排他的OR−P−ト13の出力側には
周波数PH+ FX =52.768 MHzが0.5
t)Iのジッタで発生する。
出力側8にはクロックFA−2−048MHglが、分
局器121Lにて分局係数分の1、即ち/16に低減さ
れたジッタ(0,052UI) k伴って送出される。
局器121Lにて分局係数分の1、即ち/16に低減さ
れたジッタ(0,052UI) k伴って送出される。
発明の効果
本発明により1つの外部水晶発振器を多数の位相v/4
整回路(PLL )が共用できるので、装置全体の寸法
とコストが低減され、しかも電力消費を低く保つことが
できる。
整回路(PLL )が共用できるので、装置全体の寸法
とコストが低減され、しかも電力消費を低く保つことが
できる。
第1図は従来技術による位相調整回路のブロック図、第
2図は第1図の位相調整回路に使用できる本発明による
調整−発振部のブロック図、第3図は第1図と第2図の
位相調整回路の動作【説明するためのパルス波形図、第
4図は本発明による具体的実施例のブロック図を示す。 1・・・欠陥のあるクロック入力側%、12!Lm9.
9a、12.12L、16・・・分周器、3・・・位相
弁別器、7・・・調整−発振部、10・・・加算カウン
タ、11.11&・・・加算カラ/り、13・・・排他
的OR−ゲート、15 、15 aニー*晶発s器、F
A・・・クロック周波数、FQ・・・ジッタ伝達関数の
限界周波数、FH・・・補助周波数、FL・・・欠陥の
あるクロック周波数、FX・・・加算カウンタ11の出
力周波数。 IGI IG2 4n−ej
2図は第1図の位相調整回路に使用できる本発明による
調整−発振部のブロック図、第3図は第1図と第2図の
位相調整回路の動作【説明するためのパルス波形図、第
4図は本発明による具体的実施例のブロック図を示す。 1・・・欠陥のあるクロック入力側%、12!Lm9.
9a、12.12L、16・・・分周器、3・・・位相
弁別器、7・・・調整−発振部、10・・・加算カウン
タ、11.11&・・・加算カラ/り、13・・・排他
的OR−ゲート、15 、15 aニー*晶発s器、F
A・・・クロック周波数、FQ・・・ジッタ伝達関数の
限界周波数、FH・・・補助周波数、FL・・・欠陥の
あるクロック周波数、FX・・・加算カウンタ11の出
力周波数。 IGI IG2 4n−ej
Claims (1)
- 【特許請求の範囲】 1、位相弁別器(3)と、入力側(1)が欠陥のあるク
ロツクを入力するのに用いられまた出力側が前記位相弁
別器(3)の第1入力側(4)に接続された第1分周器
(2)と、入力側が前記位相弁別器(3)の出力側(6
)に接続されておりかつ出力側(8)が調整されたクロ
ツクを出力するのに用いられる調整−発振部(7)と、
入力側が前記調整−発振部(7)の出力側(8)にまた
出力側が前記位相弁別器(3)の第2入力側(5)に接
続されている第2分局器(9)とを有する位相調整回路
(PLL)において、調整−発振部(7)に制御入力側
が位相弁別器(3)の出力側(6)に接続された平均値
形成用の加算カウンタ(11)と、水晶発振器(15)
と、第1入力側が前記加算カウンタ(11)の出力側に
また第2入力側(14)が前記水晶発振器(15)の出
力側及び前記加算カウンタ(11)のクロツク入力側に
接続された排他的OR−ゲート(13)と、入力側が前
記排他的OR−ゲート(13)の出力側に接続されかつ
出力側が調整−発振部(7)の出力側(8)を形成する
第3分周器(12)とをそれぞれ設け、さらに水晶発振
器(15)の補助周波数(FH)を、調整されたクロツ
クの周波数(FA)に第3分周器(12)の分局係数を
乗算して得られた周波数よりも低く選択することを特徴
とする位相調整回路。 2、水晶発振器(15)の出力側(14)が、固有の水
晶発振器を有しない複数の位相調整回路の排他的OR−
ゲート(13)の第2入力側(14、14a、14b、
14c)と接続されている特許請求の範囲第1項記載の
位相調整回路。 3、欠陥のあるクロツクを平均周波数 2.048MHzに調整するために、すべての分周器(
2、9、12)に対し分周係数16を選択し、加算カウ
ンタ(11)は2048まで計数し、また水晶発振器(
15)は 32.76MHzの補助周波数(FH)を送出する特許
請求の範囲第1項または第2項記載の位相調整回路。 4、デイジタル信号−マルチプレクス装置 DSMX2/8において1つの共通の水晶発振器が4重
に使用される特許請求の範囲第3項記載の位相調整回路
。 5、デイジタル信号−マルチプレクス装置 NSMX2/34において1つの共通の水晶発振器(1
5)が16重に使用される特許請求の範囲第3項記載の
位相調整回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3635641.7 | 1986-10-20 | ||
DE3635641 | 1986-10-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63109609A true JPS63109609A (ja) | 1988-05-14 |
JPH0445011B2 JPH0445011B2 (ja) | 1992-07-23 |
Family
ID=6312064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62261945A Granted JPS63109609A (ja) | 1986-10-20 | 1987-10-19 | 位相調整回路 |
Country Status (11)
Country | Link |
---|---|
US (1) | US4820994A (ja) |
EP (1) | EP0266588B1 (ja) |
JP (1) | JPS63109609A (ja) |
AT (1) | ATE64049T1 (ja) |
AU (1) | AU579962B2 (ja) |
BR (1) | BR8705563A (ja) |
CA (1) | CA1273413A (ja) |
DE (1) | DE3770410D1 (ja) |
ES (1) | ES2022256B3 (ja) |
GR (1) | GR3002111T3 (ja) |
NO (1) | NO874371L (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0273722A (ja) * | 1988-09-09 | 1990-03-13 | Nec Corp | Pll方式オフセット周波数合成回路 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DK163397C (da) * | 1988-06-24 | 1992-07-13 | Nordiske Kabel Traad | Fremgangsmaade ved regulering af en taktgenerators fase i forhold til et datasignal |
AR241983A1 (es) * | 1989-03-23 | 1993-01-29 | Siemens Ag | Disposicion de circuito para transformar una secuencia discontinua de pulsos de reloj de entrada en una secuencia continua de pulsos de reloj de salida con la misma cantidad de pulsos. |
SE466474B (sv) * | 1990-07-10 | 1992-02-17 | Ericsson Telefon Ab L M | Faslaasningskrets foer jitterreducering i digitalt multiplexsystem |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE786798A (fr) * | 1971-07-29 | 1973-01-29 | Int Standard Electric Corp | Boucle d'asservissement en phase pour demultiplexeur de signauxmic |
US3883817A (en) * | 1973-08-20 | 1975-05-13 | Nasa | Digital phase-locked loop |
US4019153A (en) * | 1974-10-07 | 1977-04-19 | The Charles Stark Draper Laboratory, Inc. | Digital phase-locked loop filter |
US4242639A (en) * | 1978-09-05 | 1980-12-30 | Ncr Corporation | Digital phase lock circuit |
DE2925391A1 (de) * | 1979-06-21 | 1981-01-15 | Hertz Inst Heinrich | Verfahren zur uebermittlung von zeitmultiplexsignalen in einem digitalen nachrichtennetz |
AU534342B2 (en) * | 1980-02-13 | 1984-01-19 | Motorola, Inc. | An improved frequency synthesizer using multiple dual modules prescalers |
DE3681075D1 (de) * | 1985-06-10 | 1991-10-02 | Siemens Ag | Taktregenerator. |
US4679004A (en) * | 1985-09-03 | 1987-07-07 | Nec Corporation | Frequency synthesizer of a phase-locked type with a sampling circuit |
-
1987
- 1987-10-07 US US07/105,670 patent/US4820994A/en not_active Expired - Fee Related
- 1987-10-13 ES ES87114958T patent/ES2022256B3/es not_active Expired - Lifetime
- 1987-10-13 AT AT87114958T patent/ATE64049T1/de not_active IP Right Cessation
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- 1987-10-13 DE DE8787114958T patent/DE3770410D1/de not_active Expired - Fee Related
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- 1987-10-19 AU AU79906/87A patent/AU579962B2/en not_active Ceased
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- 1987-10-19 BR BR8705563A patent/BR8705563A/pt not_active IP Right Cessation
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-
1991
- 1991-06-12 GR GR90401180T patent/GR3002111T3/el unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0273722A (ja) * | 1988-09-09 | 1990-03-13 | Nec Corp | Pll方式オフセット周波数合成回路 |
Also Published As
Publication number | Publication date |
---|---|
NO874371L (no) | 1988-04-21 |
US4820994A (en) | 1989-04-11 |
AU7990687A (en) | 1988-04-21 |
NO874371D0 (no) | 1987-10-20 |
AU579962B2 (en) | 1988-12-15 |
EP0266588B1 (de) | 1991-05-29 |
ES2022256B3 (es) | 1991-12-01 |
BR8705563A (pt) | 1988-05-24 |
JPH0445011B2 (ja) | 1992-07-23 |
DE3770410D1 (de) | 1991-07-04 |
ATE64049T1 (de) | 1991-06-15 |
CA1273413A (en) | 1990-08-28 |
GR3002111T3 (en) | 1992-12-30 |
EP0266588A1 (de) | 1988-05-11 |
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