JPS63109609A - 位相調整回路 - Google Patents
位相調整回路Info
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- JPS63109609A JPS63109609A JP62261945A JP26194587A JPS63109609A JP S63109609 A JPS63109609 A JP S63109609A JP 62261945 A JP62261945 A JP 62261945A JP 26194587 A JP26194587 A JP 26194587A JP S63109609 A JPS63109609 A JP S63109609A
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- 239000013078 crystal Substances 0.000 claims abstract description 24
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- 238000010586 diagram Methods 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Optical Communication System (AREA)
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、位相弁別器と、入力側が欠陥のあるクロック
を入力するのに用いられまた出力側が前記位相弁別器の
第１入力側に接続された第１分周器と、入力側が前記位
相弁別器の出力側と接続されておりかつ出力側が調整さ
れたクロックを出力するのに用いられる調整−発振部と
、入力側が曲記調整−発振部の出力側にまた出力側が前
記位相弁別器の第２入力側に接続されている第２分周器
とを有する位相調整回路に関する。
を入力するのに用いられまた出力側が前記位相弁別器の
第１入力側に接続された第１分周器と、入力側が前記位
相弁別器の出力側と接続されておりかつ出力側が調整さ
れたクロックを出力するのに用いられる調整−発振部と
、入力側が曲記調整−発振部の出力側にまた出力側が前
記位相弁別器の第２入力側に接続されている第２分周器
とを有する位相調整回路に関する。
従来の技術
この種の位相調整回路（ＰＬＬ、ループ）はＨａｌｂｌ
ａｉｔ＠ｒ −８ａｈａ’ｌｔｕｎｇａｔｅｃｈｎｉｋ
″ティーチェ、シエンク共著、第３版シュゾリンガー出
版社、ヘルリン、ハイチルベルブ、ニューヨーク、東京
、１９８３年の第８２８頁〜８２９頁によシ公知である
。
ａｉｔ＠ｒ −８ａｈａ’ｌｔｕｎｇａｔｅｃｈｎｉｋ
″ティーチェ、シエンク共著、第３版シュゾリンガー出
版社、ヘルリン、ハイチルベルブ、ニューヨーク、東京
、１９８３年の第８２８頁〜８２９頁によシ公知である
。
定期刊行物″ｔａ１ｃｏｍ ｒｅｐｏｒｔ″、第９巻（
１９８６年）、第５号、第２６１頁〜２６７頁に別のデ
ィジタル信号−マルチプレクス装置が記載されている。
１９８６年）、第５号、第２６１頁〜２６７頁に別のデ
ィジタル信号−マルチプレクス装置が記載されている。
この装置では、受信路に配設され九デマルチプレクサに
おいて、それぞれのサブチャネルの再生を行なうのにそ
のチャネルのクロックが必要である。クロックの再生は
通常位相１ｉＩｌ整回路ＰＬＬによシ、バッフアメそす
との共働で行なわれる。この場合、分離されるサブチャ
ネルはその欠陥のあるクロックによシパツファメモリへ
読込まれ、この欠陥のあるクロックから高精度の位相調
整回路により得られたジッタの少ないクロックによって
読出される。
おいて、それぞれのサブチャネルの再生を行なうのにそ
のチャネルのクロックが必要である。クロックの再生は
通常位相１ｉＩｌ整回路ＰＬＬによシ、バッフアメそす
との共働で行なわれる。この場合、分離されるサブチャ
ネルはその欠陥のあるクロックによシパツファメモリへ
読込まれ、この欠陥のあるクロックから高精度の位相調
整回路により得られたジッタの少ないクロックによって
読出される。
高精度の位相調整回路がジッタの減衰の要件のために必
要である。
要である。
調整−発掘部は通常、位相偏差上できるだけ小さくする
ために、アナログ覆分器を有する。
ために、アナログ覆分器を有する。
しかし積分器の下側限界周波数のため不所望にジッタが
増加することがある。
増加することがある。
ディジタル信号−マルチプレクス装置ＤＳＭＸ２／３４
では、１６の２Ｍｂｉｔ ／ Ｉ−チャネル塁生 からクロック’に％するのに同じ数の位相調整回路が必
要である。 ・ 発明が解決しようとする問題点 本発明の課題は、例えばディジタル信号−マルチゾレク
ス装置またはディジタ／ｌ／信号−デマルチプレクサに
おいて、複数の位相１′４整回路群の寸法及びコストを
低減することである。
では、１６の２Ｍｂｉｔ ／ Ｉ−チャネル塁生 からクロック’に％するのに同じ数の位相調整回路が必
要である。 ・ 発明が解決しようとする問題点 本発明の課題は、例えばディジタル信号−マルチゾレク
ス装置またはディジタ／ｌ／信号−デマルチプレクサに
おいて、複数の位相１′４整回路群の寸法及びコストを
低減することである。
問題点を解決するための手段
冒頭に記載の形式の位相調整回路から出発し、この課題
は本発明により、調整−発振部において、制御入力側が
位相弁別器の出力側と接続された平均値形成用の加算カ
ウンタと、水晶発振器と、第１入力側が帥記加算カウン
タの出力側にまた第２入力側がｉ！ｔｌ記水晶発振器の
出力側及び前記加算カウンタのクロック入力側に接続さ
れた排他的ＯＲ−デートと、入力側が紬記排他的ＯＲ−
ゲートの出力側に接続されｐｌつ出力側が調整−発振部
の出力側を形成する第３分周器とをそれぞれ設け、さら
に水晶発振器の補助周波数ｔ１調整されたり四ツクの周
波数に第３分周器の分局係数を乗算して得られた周波数
よりも低く選択することによって解決される。
は本発明により、調整−発振部において、制御入力側が
位相弁別器の出力側と接続された平均値形成用の加算カ
ウンタと、水晶発振器と、第１入力側が帥記加算カウン
タの出力側にまた第２入力側がｉ！ｔｌ記水晶発振器の
出力側及び前記加算カウンタのクロック入力側に接続さ
れた排他的ＯＲ−デートと、入力側が紬記排他的ＯＲ−
ゲートの出力側に接続されｐｌつ出力側が調整−発振部
の出力側を形成する第３分周器とをそれぞれ設け、さら
に水晶発振器の補助周波数ｔ１調整されたり四ツクの周
波数に第３分周器の分局係数を乗算して得られた周波数
よりも低く選択することによって解決される。
その際水晶発振器の出力側ｔ１固有の水晶発振器を有し
ない複数の位相調整回路の排他的０Ｒ−１”−）の第２
入力側と接続すると有利である。
ない複数の位相調整回路の排他的０Ｒ−１”−）の第２
入力側と接続すると有利である。
それによシ多数の位相調整回路ｔ−１つの共通の外部水
晶発振器と完全に集積することができる。所定の固有ジ
ッタとジッタ減衰特性で許容されないジッタ増加に関し
ては、そのために必要な回路コスト？Ｉ−小さく、ρ１
つ電力消費を低く保つことができる。
晶発振器と完全に集積することができる。所定の固有ジ
ッタとジッタ減衰特性で許容されないジッタ増加に関し
ては、そのために必要な回路コスト？Ｉ−小さく、ρ１
つ電力消費を低く保つことができる。
欠陥クロックを平均周波数が２−０４８ ＭＨｚに調整
する際、すべての分局器に対し分局係数１６に一選択し
、加算カウンタは２０４８まで計数し、水晶発振器は５
２．７６ ＭＨ５Ｈの周波数を送出するように構成する
と有利である。
する際、すべての分局器に対し分局係数１６に一選択し
、加算カウンタは２０４８まで計数し、水晶発振器は５
２．７６ ＭＨ５Ｈの周波数を送出するように構成する
と有利である。
それによ）ディジタル信号−マルチプレクス装置ＤＳＭ
Ｘ ２ ／ ８では１つの共通の水晶発振器ｔ４重に使
用でき、ディジタル信号−マルチプレクス装置ｒ）８Ｍ
Ｘ ２ ／ ５４では１つ、の共通の水晶発振器’に１
６重に使用でき、また他のディジタル信号−マルチプレ
クサ、またはディジタル信号−一マルチプレクサでは何
重もの使用が可能である。
Ｘ ２ ／ ８では１つの共通の水晶発振器ｔ４重に使
用でき、ディジタル信号−マルチプレクス装置ｒ）８Ｍ
Ｘ ２ ／ ５４では１つ、の共通の水晶発振器’に１
６重に使用でき、また他のディジタル信号−マルチプレ
クサ、またはディジタル信号−一マルチプレクサでは何
重もの使用が可能である。
実施例
以下実施例に基づいて本発明の詳細な説明する。
第１図は、周波数ＦＬの欠陥のあるクロック入力側１勿
有する、従来技術による位相調整回路ＰＬＬ ７示し、
分局器２、入力側４．５及び出力側６を有する位相弁別
器３、ｖ！４ｉ−発振部７、位相調整回路ＰＬＬによっ
てｖ４整されたクロック出力側８、及び分局器９を有す
る。
有する、従来技術による位相調整回路ＰＬＬ ７示し、
分局器２、入力側４．５及び出力側６を有する位相弁別
器３、ｖ！４ｉ−発振部７、位相調整回路ＰＬＬによっ
てｖ４整されたクロック出力側８、及び分局器９を有す
る。
第２図は本発明の調整−発振部７を詳細に示す。この回
路部は平均値形成用の加算カウンタ１１、分周器１２、
排他的ＯＲ−ゲート１３、及び水晶発振器１５ｖ有する
。
路部は平均値形成用の加算カウンタ１１、分周器１２、
排他的ＯＲ−ゲート１３、及び水晶発振器１５ｖ有する
。
第３図は水晶発振器１５の出力信号の補助周波数Ｆ！（
、加算カウンタ１１の出力信号周波数菖、及び排他的Ｏ
ＲＩ’−４１３の出力側における２つの信号の周波数の
和ＦＨ＋ ＦＸのパルス波形図である。
、加算カウンタ１１の出力信号周波数菖、及び排他的Ｏ
ＲＩ’−４１３の出力側における２つの信号の周波数の
和ＦＨ＋ ＦＸのパルス波形図である。
第１図と第２図による位相調整回路は次のように動作す
る。入力側１に供給される周波数ＰＬの障害のあるクロ
ックは、カウンタの形の分局器２によシ分局され、位相
弁別器３の入力側４へ、変動する周期を有する矩形電圧
として印加される。ここで分周器２０分周係数には、例
えば連続して到来する３つの欠陥から発生することのあ
る最大ジッタを考慮しなければならない。矩形波電圧の
立上シエツジでトリガされるＲ８−７リツプ７０ツブと
して構成された位相弁別器３は帥記矩形電圧と、周波数
ＦＡのクロックを分周器９での分周して取出されて、位
相弁別器３の入力側５に印加される電圧との位相差を比
較する。そのため分局器９は分局器２と同じ構成を有す
る。
る。入力側１に供給される周波数ＰＬの障害のあるクロ
ックは、カウンタの形の分局器２によシ分局され、位相
弁別器３の入力側４へ、変動する周期を有する矩形電圧
として印加される。ここで分周器２０分周係数には、例
えば連続して到来する３つの欠陥から発生することのあ
る最大ジッタを考慮しなければならない。矩形波電圧の
立上シエツジでトリガされるＲ８−７リツプ７０ツブと
して構成された位相弁別器３は帥記矩形電圧と、周波数
ＦＡのクロックを分周器９での分周して取出されて、位
相弁別器３の入力側５に印加される電圧との位相差を比
較する。そのため分局器９は分局器２と同じ構成を有す
る。
周波数ＦＡのクロックを形成するために、まず水晶発振
器１５が補助周波数ＦＨの矩形電圧を供給する。この補
助周波数はクロックの周波数ＦＡに分局器１２０分周係
数Ｎ１ｓ’ｌ：乗算した周波数よシ低い。読出しクロッ
クの許容公差上△ＦＡにおいて、ＦＨ＜ Ｎｌ１１（Ｆ
Ａ−ΔＦ’Ａ ）が成シ立つ。補助周波数Ｆ）Ｉの半周
期中の、周波数Ｆ’）Ｃ２用いた排他的ｏＲｐｆ−）１
３に介しての極性反転によシ補助周波数ＦＨのパルス列
の平均周波数はＰＨ＋ ＦＸの値まで高められる。その
際極性反転位置において位相誤差が生じる。この位相誤
差は分局器１２によってパルス列を分周することによシ
残留位相誤差（固有ジッタ）ｉＵＩ＝：１単位間隔＝２
πである。読出しクロックの周波数は従って、 位相弁別器３の出力信号はそのオン・オフ比に相応して
、クロック入力側を開放及びしゃ断する制御入力側七介
し加算カウンター１ｔ−制御する。この加算カウンタの
出力周波数ＦＸはＦル乍１２とＦＬとの平均周波数差と
等しい。ただしＮｉｌは分局器１２の分局係数である。
器１５が補助周波数ＦＨの矩形電圧を供給する。この補
助周波数はクロックの周波数ＦＡに分局器１２０分周係
数Ｎ１ｓ’ｌ：乗算した周波数よシ低い。読出しクロッ
クの許容公差上△ＦＡにおいて、ＦＨ＜ Ｎｌ１１（Ｆ
Ａ−ΔＦ’Ａ ）が成シ立つ。補助周波数Ｆ）Ｉの半周
期中の、周波数Ｆ’）Ｃ２用いた排他的ｏＲｐｆ−）１
３に介しての極性反転によシ補助周波数ＦＨのパルス列
の平均周波数はＰＨ＋ ＦＸの値まで高められる。その
際極性反転位置において位相誤差が生じる。この位相誤
差は分局器１２によってパルス列を分周することによシ
残留位相誤差（固有ジッタ）ｉＵＩ＝：１単位間隔＝２
πである。読出しクロックの周波数は従って、 位相弁別器３の出力信号はそのオン・オフ比に相応して
、クロック入力側を開放及びしゃ断する制御入力側七介
し加算カウンター１ｔ−制御する。この加算カウンタの
出力周波数ＦＸはＦル乍１２とＦＬとの平均周波数差と
等しい。ただしＮｉｌは分局器１２の分局係数である。
補助周波数Ｆ）ｉは排他的ＯＲ−ゲート１ｓｔ直接制御
する。加算カウンター１の出力が周波数ＦＡｔ有するク
ロックの周波数の引込み範囲、ひいては補助周波数ＦＨ
４定める。
する。加算カウンター１の出力が周波数ＦＡｔ有するク
ロックの周波数の引込み範囲、ひいては補助周波数ＦＨ
４定める。
ジッタ伝達関数の限界周波数ＦＱは
係数の指標数は相応する分局器、及び加算カラ／りを示
す。この位相調整回路に積分作用はないので、ジッタが
増加することはない。
す。この位相調整回路に積分作用はないので、ジッタが
増加することはない。
水晶発振器１５の出力側には付加的に複数の、例えば３
個ないし１５個の水晶−振器を有しない位相調整回路の
それぞれの排他的ＯＲ−ゲート１３の第２入力側１４！
Ｌ、１４ｔ）・ １４ｎｔ−接続することができる。
個ないし１５個の水晶−振器を有しない位相調整回路の
それぞれの排他的ＯＲ−ゲート１３の第２入力側１４！
Ｌ、１４ｔ）・ １４ｎｔ−接続することができる。
第４図は本発明による位相調整回路の具体的実施例を示
す。分周器２ａ、９ａ、及び１２ａはそれぞれ分周係数
ＴＦｔ＝１６’に有する。加算カウンタ１１１Ｌはそれ
が１つの出力信号を送出するまでに２０４８’ｌ！−計
数する。水晶発振器１５Ｉ！Ｌは補助周波数ＰＨ＝ ５
２．７６ ＭＨｓａ ！Ｉｉ−発生する。加算カウンタ
１１Ｌは平均して、周波数ＦＸ＝ ０．００８ ＭＨｚ
ｔ−送出する。排他的ＯＲ−Ｐ−ト１３の出力側には
周波数ＰＨ＋ ＦＸ ＝５２．７６８ ＭＨｚが０．５
ｔ）Ｉのジッタで発生する。
す。分周器２ａ、９ａ、及び１２ａはそれぞれ分周係数
ＴＦｔ＝１６’に有する。加算カウンタ１１１Ｌはそれ
が１つの出力信号を送出するまでに２０４８’ｌ！−計
数する。水晶発振器１５Ｉ！Ｌは補助周波数ＰＨ＝ ５
２．７６ ＭＨｓａ ！Ｉｉ−発生する。加算カウンタ
１１Ｌは平均して、周波数ＦＸ＝ ０．００８ ＭＨｚ
ｔ−送出する。排他的ＯＲ−Ｐ−ト１３の出力側には
周波数ＰＨ＋ ＦＸ ＝５２．７６８ ＭＨｚが０．５
ｔ）Ｉのジッタで発生する。
出力側８にはクロックＦＡ−２−０４８ＭＨｇｌが、分
局器１２１Ｌにて分局係数分の１、即ち／１６に低減さ
れたジッタ（０，０５２ＵＩ） ｋ伴って送出される。
局器１２１Ｌにて分局係数分の１、即ち／１６に低減さ
れたジッタ（０，０５２ＵＩ） ｋ伴って送出される。
発明の効果
本発明により１つの外部水晶発振器を多数の位相ｖ／４
整回路（ＰＬＬ ）が共用できるので、装置全体の寸法
とコストが低減され、しかも電力消費を低く保つことが
できる。
整回路（ＰＬＬ ）が共用できるので、装置全体の寸法
とコストが低減され、しかも電力消費を低く保つことが
できる。
第１図は従来技術による位相調整回路のブロック図、第
２図は第１図の位相調整回路に使用できる本発明による
調整−発振部のブロック図、第３図は第１図と第２図の
位相調整回路の動作【説明するためのパルス波形図、第
４図は本発明による具体的実施例のブロック図を示す。 １・・・欠陥のあるクロック入力側％、１２！Ｌｍ９．
９ａ、１２．１２Ｌ、１６・・・分周器、３・・・位相
弁別器、７・・・調整−発振部、１０・・・加算カウン
タ、１１．１１＆・・・加算カラ／り、１３・・・排他
的ＯＲ−ゲート、１５ 、１５ ａニー＊晶発ｓ器、Ｆ
Ａ・・・クロック周波数、ＦＱ・・・ジッタ伝達関数の
限界周波数、ＦＨ・・・補助周波数、ＦＬ・・・欠陥の
あるクロック周波数、ＦＸ・・・加算カウンタ１１の出
力周波数。 ＩＧＩ ＩＧ２ ４ｎ−ｅｊ
２図は第１図の位相調整回路に使用できる本発明による
調整−発振部のブロック図、第３図は第１図と第２図の
位相調整回路の動作【説明するためのパルス波形図、第
４図は本発明による具体的実施例のブロック図を示す。 １・・・欠陥のあるクロック入力側％、１２！Ｌｍ９．
９ａ、１２．１２Ｌ、１６・・・分周器、３・・・位相
弁別器、７・・・調整−発振部、１０・・・加算カウン
タ、１１．１１＆・・・加算カラ／り、１３・・・排他
的ＯＲ−ゲート、１５ 、１５ ａニー＊晶発ｓ器、Ｆ
Ａ・・・クロック周波数、ＦＱ・・・ジッタ伝達関数の
限界周波数、ＦＨ・・・補助周波数、ＦＬ・・・欠陥の
あるクロック周波数、ＦＸ・・・加算カウンタ１１の出
力周波数。 ＩＧＩ ＩＧ２ ４ｎ−ｅｊ
Claims (1)
- 【特許請求の範囲】 １、位相弁別器（３）と、入力側（１）が欠陥のあるク
ロツクを入力するのに用いられまた出力側が前記位相弁
別器（３）の第１入力側（４）に接続された第１分周器
（２）と、入力側が前記位相弁別器（３）の出力側（６
）に接続されておりかつ出力側（８）が調整されたクロ
ツクを出力するのに用いられる調整−発振部（７）と、
入力側が前記調整−発振部（７）の出力側（８）にまた
出力側が前記位相弁別器（３）の第２入力側（５）に接
続されている第２分局器（９）とを有する位相調整回路
（ＰＬＬ）において、調整−発振部（７）に制御入力側
が位相弁別器（３）の出力側（６）に接続された平均値
形成用の加算カウンタ（１１）と、水晶発振器（１５）
と、第１入力側が前記加算カウンタ（１１）の出力側に
また第２入力側（１４）が前記水晶発振器（１５）の出
力側及び前記加算カウンタ（１１）のクロツク入力側に
接続された排他的ＯＲ−ゲート（１３）と、入力側が前
記排他的ＯＲ−ゲート（１３）の出力側に接続されかつ
出力側が調整−発振部（７）の出力側（８）を形成する
第３分周器（１２）とをそれぞれ設け、さらに水晶発振
器（１５）の補助周波数（ＦＨ）を、調整されたクロツ
クの周波数（ＦＡ）に第３分周器（１２）の分局係数を
乗算して得られた周波数よりも低く選択することを特徴
とする位相調整回路。 ２、水晶発振器（１５）の出力側（１４）が、固有の水
晶発振器を有しない複数の位相調整回路の排他的ＯＲ−
ゲート（１３）の第２入力側（１４、１４ａ、１４ｂ、
１４ｃ）と接続されている特許請求の範囲第１項記載の
位相調整回路。 ３、欠陥のあるクロツクを平均周波数 ２．０４８ＭＨｚに調整するために、すべての分周器（
２、９、１２）に対し分周係数１６を選択し、加算カウ
ンタ（１１）は２０４８まで計数し、また水晶発振器（
１５）は ３２．７６ＭＨｚの補助周波数（ＦＨ）を送出する特許
請求の範囲第１項または第２項記載の位相調整回路。 ４、デイジタル信号−マルチプレクス装置 ＤＳＭＸ２／８において１つの共通の水晶発振器が４重
に使用される特許請求の範囲第３項記載の位相調整回路
。 ５、デイジタル信号−マルチプレクス装置 ＮＳＭＸ２／３４において１つの共通の水晶発振器（１
５）が１６重に使用される特許請求の範囲第３項記載の
位相調整回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3635641.7 | 1986-10-20 | ||
| DE3635641 | 1986-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63109609A true JPS63109609A (ja) | 1988-05-14 |
| JPH0445011B2 JPH0445011B2 (ja) | 1992-07-23 |
Family
ID=6312064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261945A Granted JPS63109609A (ja) | 1986-10-20 | 1987-10-19 | 位相調整回路 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US4820994A (ja) |
| EP (1) | EP0266588B1 (ja) |
| JP (1) | JPS63109609A (ja) |
| AT (1) | ATE64049T1 (ja) |
| AU (1) | AU579962B2 (ja) |
| BR (1) | BR8705563A (ja) |
| CA (1) | CA1273413A (ja) |
| DE (1) | DE3770410D1 (ja) |
| ES (1) | ES2022256B3 (ja) |
| GR (1) | GR3002111T3 (ja) |
| NO (1) | NO874371L (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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