SE466474B - Faslaasningskrets foer jitterreducering i digitalt multiplexsystem - Google Patents
Faslaasningskrets foer jitterreducering i digitalt multiplexsystemInfo
- Publication number
- SE466474B SE466474B SE9002408A SE9002408A SE466474B SE 466474 B SE466474 B SE 466474B SE 9002408 A SE9002408 A SE 9002408A SE 9002408 A SE9002408 A SE 9002408A SE 466474 B SE466474 B SE 466474B
- Authority
- SE
- Sweden
- Prior art keywords
- amplifier
- circuit
- input
- diodes
- multiplex system
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Description
Aeqe 474 _ i ä* Enligt en utföringsform av kretsen enligt uppfinningen är en RC-krets anordnad framför dioderna på förstärkarens ingång för att i filtreringsändamål släppa igenom frekvens- och fasskill- nader_men dämpar infrekvenserna och insignalerna till faskom- paratorn.
Enligt en ytterligare fördelaktig utföringsform av kretsen enligt uppfinningen är en serieresistans anordnad på förstärka- rens ingång för dimensioneringsändamål. Denna resistans har till syfte att begränsa förstärkningens storlek vid olåst krets och skulle i princip kunna inkluderas i den ovannämnda RC-kret- sens resistans. Genom att emellertid anordna detta förstärk- ningsregleringsmotstánd separat underlättas justering av för- stärkningen.
Enligt en annan fördelaktig' utföringsfornx av' kretsen enligt uppfinningen är förstärkaren av FET- eller CMOS-typ med hög- ohmig förstärkaringång, så att belastningen fràn förstärkaren blir låg.
Enligt ännu en fördelaktig utföringsform av kretsen enligt upp- finningen är referensspänningen för förstärkaren vald så att man kommer att arbeta väsentligen vid mitten av buffertminnet.
FIGURBESKRIVNING En såsom exempel vald utföringsform av kretsen enligt uppfin- ningen kommer nu att beskrivas närmare med. hänvisning till bifogade ritning, på vilken fig. 1 illustrerar kretsens in- placering i aktuell tillämpning och fig. 2 ett kretsschema över kretsen. rönznnnsnu Umrönrncsronu Kretsen 2 enligt uppfinningen är inkopplad mellan en faskom- parator 4 och en spänningsstyrd oscillator VCO med tillhörande buffertminne 6, såsom illustreras i fig. 1 Din och Clin beteck- (a) 466 474 nar data- resp. klockingångar och Dut och Clut utgångar. för data- resp. klocksignaler.
Kretsen enligt uppfinningen innefattar en operationsförstärkare OP, som är återkopplad genom slingan R2, C2, som framgår av fig. 2. R2 är ett högohmigt motstånd och kondensatorn C2 är dimensionerad för att ge lång tidskonstant (DC-avskilja).
Förstärkarens OP ena ingång är ansluten till faskomparatorn genom en RC-krets, som är anordnad för att släppa fram frek- vensskillnader och spärra grundfrekvenserna till faskom- paratorn. I punkten A får man härvid i huvudsak fas- och frek- vensskillnaden från faskomparatorn och endast låg överlagrad Mellan punkten A och förstärkarens OP ingång är två antiparal- lellkopplade dioder D1, D2 seriekopplade med ett motstånd R1.
På detta sätt realiseras på ett mycket enkelt sätt en önskad automatisk förstärkningsreglering.
Förstärkningen F blir väsentligen F= *z R1 + RD12 där Ruiz betecknar ett medelvärde av resistansen genom dioder- na.
Vid låst PLL-krets är U¿t konstant och liten ström flyter genom dioderna D1 och D2, som då blir högohmiga, varvid förstärk- ningen F minskar och jittret dämpas. Vid olåst PLL-krets går större ström genom dioderna D1, D2, vilka då blir lågohmiga och förstârkningen ökar, så att fas- och frekvensskillnaderna kan infàngas. På detta sätt får man således på enkelt sätt en öns- kad automatisk förstärkningsreglering med mjuk övergång mellan de två tillstànden och som således omkopplar till lágohmigt mellan hög- och lågohmigt tillstànd beroende av variationer i ingångsspänningen Uin. “'466 474 4 Kretsen enligt uppfinningen innefattar två antiparallellkop- plade dioder D1 och D2 för att kunna arbeta i båda riktningar- na. Dioderna D1 och D2 är lämpligen vanliga kiseldioder.
Motståndet RI väljs så att förstärkningen F blir av lämplig storlek i fallet att dioderna DI, D2 blir lågohmiga, dvs RD12 aproximativt lika med 0. R1 skulle i princip kunna inkluderas i motståndet R, men justeringen av förstärkningen F underlättas genom anordnandet av en separat resistans RI för detta ändamål.
Operationsförstärkaren OP är lämpligen av FET- eller CMOS-typ med högohmig förstärkaringång så att den leder så liten ström som möjligt genom dioderna vilket gör dessa högohmiga.
Såsom illustreras i figuren kan kretsen lämpligen arbeta med signalnivåer av 5V, varvid det är lämpligt att välja referens- spänningen Ref. för operationsförstärkaren OP till 2,5 V, var- igenom. man kommer att arbeta väsentligen i mitten av buf- fertminnet 6, jfr fig. 1.
Claims (5)
1. Faslåsningskrets för jitterreducering i digitalt multiplex- system, innefattande en återkopplad operationsförstärkare, k ä n n e t e c k n a d av att två antiparallellkopplade dioder (Dl, D2) är anordnade på förstärkarens (OP) ena ingång för att åstadkomma en automatisk förstärkningsreglering, varvid för- stärkarens andra ingång är ansluten till en referensspäning.
2. Krets enligt patentkrav 1, k ä n n e t e c k n a d av att en RC-krets är anordnad framför dioderna på förstärkarens in- gång för att i filtreringsändamål endast genomsläppa fas- och frekvensskillnader.
3. Krets enligt patentkrav 1 eller 2, k ä n n e t e c k n a d av att ytterligare en serieresistans (Rl) är anordnad på förstär- karens ingång för dimensioneringsändamål.
4. Krets enligt något av patentkrav 1-3, k ä n n e t e c k - n a d av att förstärkaren är av FET- eller CMOS-typ med hög- ohmig förstärkaringång.
5. Krets enligt något av patentkrav 1-4, k ä n n e t e c k - n a d av att referensspänningen för förstärkaren är vald så att man kommer att arbeta väsentligen vid mitten av ett buffertminne (6).
Priority Applications (14)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9002408A SE466474B (sv) | 1990-07-10 | 1990-07-10 | Faslaasningskrets foer jitterreducering i digitalt multiplexsystem |
IE209991A IE80859B1 (en) | 1990-07-10 | 1991-06-19 | Phase locking circuit for jitter reduction in a digital multiplex system |
MX9100088A MX9100088A (es) | 1990-07-10 | 1991-07-04 | Circuito de aseguramiento de fase para la reduccion de perturbaciones ciclicas en un sistema multiplexor digital |
CA002095350A CA2095350C (en) | 1990-07-10 | 1991-07-09 | Phase locking circuit for jitter reduction in a digital multiplex system |
DE69128632T DE69128632T2 (de) | 1990-07-10 | 1991-07-09 | Phasenverriegelungsanordnung für jitterreduzierung in einem digitalen multiplexsystem |
EP91913634A EP0549591B1 (en) | 1990-07-10 | 1991-07-09 | Phase locking circuit for jitter reduction in a digital multiplex system |
ES91913634T ES2110994T3 (es) | 1990-07-10 | 1991-07-09 | Circuito de bloqueo de fase para la reduccion de fluctuaciones en un sistema multiplexador digital. |
DK91913634T DK0549591T3 (da) | 1990-07-10 | 1991-07-09 | Faselåst kredsløb til formindskelse af jitter i et digitalt multiplekssystem |
AU82343/91A AU660933B2 (en) | 1990-07-10 | 1991-07-09 | Phase locking circuit for jitter reduction in a digital multiplex system |
PCT/SE1991/000487 WO1992001344A1 (en) | 1990-07-10 | 1991-07-09 | Phase locking circuit for jitter reduction in a digital multiplex system |
NO931566A NO931566D0 (no) | 1990-07-10 | 1993-04-29 | Faselaasekrets for reduksjon av dirring i et digitalt multipleks system |
FI932330A FI932330A0 (fi) | 1990-07-10 | 1993-05-21 | Faslaoskrets foer reducering av svaj i ett digitalt multiplexsystem |
US08/128,211 US5402425A (en) | 1990-07-10 | 1993-09-29 | Phase locking circuit for jitter reduction in a digital multiplex system |
GR980400204T GR3026036T3 (en) | 1990-07-10 | 1998-01-30 | Phase locking circuit for jitter reduction in a digital multiplex system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9002408A SE466474B (sv) | 1990-07-10 | 1990-07-10 | Faslaasningskrets foer jitterreducering i digitalt multiplexsystem |
Publications (3)
Publication Number | Publication Date |
---|---|
SE9002408D0 SE9002408D0 (sv) | 1990-07-10 |
SE9002408L SE9002408L (sv) | 1992-01-11 |
SE466474B true SE466474B (sv) | 1992-02-17 |
Family
ID=20379985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE9002408A SE466474B (sv) | 1990-07-10 | 1990-07-10 | Faslaasningskrets foer jitterreducering i digitalt multiplexsystem |
Country Status (13)
Country | Link |
---|---|
EP (1) | EP0549591B1 (sv) |
AU (1) | AU660933B2 (sv) |
CA (1) | CA2095350C (sv) |
DE (1) | DE69128632T2 (sv) |
DK (1) | DK0549591T3 (sv) |
ES (1) | ES2110994T3 (sv) |
FI (1) | FI932330A0 (sv) |
GR (1) | GR3026036T3 (sv) |
IE (1) | IE80859B1 (sv) |
MX (1) | MX9100088A (sv) |
NO (1) | NO931566D0 (sv) |
SE (1) | SE466474B (sv) |
WO (1) | WO1992001344A1 (sv) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES2102938B1 (es) * | 1994-03-28 | 1998-04-16 | Alcatel Standard Electrica | Sistema de reduccion de fluctuaciones de fase en demultiplexores digitales. |
US6064273A (en) * | 1998-06-04 | 2000-05-16 | Adc Telecommunications | Phase-locked loop having filter with wide and narrow bandwidth modes |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3420956A (en) * | 1966-01-04 | 1969-01-07 | Bell Telephone Labor Inc | Jitter reduction in pulse multiplexing systems employing pulse stuffing |
DE2247666C2 (de) * | 1972-09-28 | 1975-02-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zur gegenseitigen Synchronisierung der In den Vermittlungsstellen eines PCM-Zeitmultlplex-FernmeMenetzes vorgesehenen Amtstaktoszillatoren |
US3830981A (en) * | 1973-04-02 | 1974-08-20 | Bell Northern Research Ltd | Pulse stuffing control circuit for reducing jitter in tdm system |
DE2931401A1 (de) * | 1979-07-31 | 1981-02-19 | Siemens Ag | Sinus-rechteckwandler |
DE3167165D1 (en) * | 1980-06-16 | 1984-12-20 | Post Office | Digital transmission systems |
US4397017A (en) * | 1981-03-02 | 1983-08-02 | Nippon Electric Co., Ltd. | Stuff synchronization device with reduced sampling jitter |
DE3227849A1 (de) * | 1982-07-26 | 1984-01-26 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur takterzeugung in fernmeldeanlagen, insbesondere zeitmultiplex-digital-vermittlungsanlagen |
CN85100049B (zh) * | 1985-04-01 | 1987-11-25 | 清华大学 | 模型法码速调整方法及调整装置 |
FR2583180B1 (fr) * | 1985-06-10 | 1987-08-07 | Cit Alcatel | Procede et dispositif de reduction de gigue d'un train numerique synchrone en vue de la recuperation de son rythme |
FR2593337A1 (fr) * | 1986-01-23 | 1987-07-24 | Berlinet Denis | Dispositif de synchronisation d'un signal binaire avec elimination de gigue |
FR2597689B1 (fr) * | 1986-04-22 | 1988-06-10 | Trt Telecom Radio Electr | Dispositif pour la recuperation de rythme convenant notamment pour un systeme de transmission d'informations utilisant dans un sens de transmission le principe dit d'a.m.r.t. |
US4820994A (en) * | 1986-10-20 | 1989-04-11 | Siemens Aktiengesellschaft | Phase regulating circuit |
-
1990
- 1990-07-10 SE SE9002408A patent/SE466474B/sv not_active IP Right Cessation
-
1991
- 1991-06-19 IE IE209991A patent/IE80859B1/en not_active IP Right Cessation
- 1991-07-04 MX MX9100088A patent/MX9100088A/es not_active IP Right Cessation
- 1991-07-09 DE DE69128632T patent/DE69128632T2/de not_active Expired - Fee Related
- 1991-07-09 AU AU82343/91A patent/AU660933B2/en not_active Ceased
- 1991-07-09 WO PCT/SE1991/000487 patent/WO1992001344A1/en active IP Right Grant
- 1991-07-09 CA CA002095350A patent/CA2095350C/en not_active Expired - Fee Related
- 1991-07-09 EP EP91913634A patent/EP0549591B1/en not_active Expired - Lifetime
- 1991-07-09 ES ES91913634T patent/ES2110994T3/es not_active Expired - Lifetime
- 1991-07-09 DK DK91913634T patent/DK0549591T3/da active
-
1993
- 1993-04-29 NO NO931566A patent/NO931566D0/no unknown
- 1993-05-21 FI FI932330A patent/FI932330A0/fi active IP Right Revival
-
1998
- 1998-01-30 GR GR980400204T patent/GR3026036T3/el unknown
Also Published As
Publication number | Publication date |
---|---|
ES2110994T3 (es) | 1998-03-01 |
CA2095350C (en) | 1999-02-02 |
FI932330A (fi) | 1993-05-21 |
GR3026036T3 (en) | 1998-04-30 |
CA2095350A1 (en) | 1992-01-11 |
IE80859B1 (en) | 1999-04-21 |
DE69128632T2 (de) | 1998-05-20 |
MX9100088A (es) | 1992-02-28 |
FI932330A0 (fi) | 1993-05-21 |
IE912099A1 (en) | 1992-01-15 |
AU8234391A (en) | 1992-02-04 |
DE69128632D1 (de) | 1998-02-12 |
NO931566L (no) | 1993-04-29 |
NO931566D0 (no) | 1993-04-29 |
DK0549591T3 (da) | 1998-09-07 |
SE9002408D0 (sv) | 1990-07-10 |
AU660933B2 (en) | 1995-07-13 |
EP0549591B1 (en) | 1998-01-07 |
SE9002408L (sv) | 1992-01-11 |
WO1992001344A1 (en) | 1992-01-23 |
EP0549591A1 (en) | 1993-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4151485A (en) | Digital clock recovery circuit | |
US4885553A (en) | Continuously adaptive phase locked loop synthesizer | |
US4546330A (en) | Phase-locked loop circuit | |
US4587496A (en) | Fast acquisition phase-lock loop | |
US4339731A (en) | Stable, fast slew, phase locked loop | |
JP2985489B2 (ja) | 位相同期ループ | |
EP0195500B1 (en) | Charge-pump circuit for a phase-locked loop | |
US5402425A (en) | Phase locking circuit for jitter reduction in a digital multiplex system | |
EP0379955A1 (en) | ECL circuitry and its use in connection with a voltage controlled oscillator | |
CA2196998C (en) | Integrable clock obtaining circuit | |
US7256636B2 (en) | Voltage controlled delay line (VCDL) having embedded multiplexer and interpolation functions | |
SE466474B (sv) | Faslaasningskrets foer jitterreducering i digitalt multiplexsystem | |
US5416691A (en) | Charge pump circuit | |
JP2004120515A (ja) | フェーズロックループ回路 | |
US6064273A (en) | Phase-locked loop having filter with wide and narrow bandwidth modes | |
US6704382B1 (en) | Self-sweeping autolock PLL | |
US4037171A (en) | High speed tone decoder utilizing a phase-locked loop | |
US7436228B1 (en) | Variable-bandwidth loop filter methods and apparatus | |
US4389621A (en) | Phase locked loop stabilized against temperature and voltage variations | |
US6392497B1 (en) | Phase-locked loop circuit with high lock speed and stability | |
US4945415A (en) | Slew enhancement circuit for an automatic frequency control system | |
JPH05175834A (ja) | 位相同期ループ回路 | |
JPH023137A (ja) | 位相同期回路 | |
KR0148180B1 (ko) | 클램프회로를 이용한 위상검출기 | |
JPH0824289B2 (ja) | クロック同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
NAL | Patent in force |
Ref document number: 9002408-4 Format of ref document f/p: F |
|
NUG | Patent has lapsed |
Ref document number: 9002408-4 Format of ref document f/p: F |