JP2577425B2 - 駆動回路 - Google Patents
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- JP2577425B2 JP2577425B2 JP63058563A JP5856388A JP2577425B2 JP 2577425 B2 JP2577425 B2 JP 2577425B2 JP 63058563 A JP63058563 A JP 63058563A JP 5856388 A JP5856388 A JP 5856388A JP 2577425 B2 JP2577425 B2 JP 2577425B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
- H03K19/01831—Coupling arrangements, impedance matching circuits with at least one differential stage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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- Computing Systems (AREA)
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は高速な駆動回路に関し、更に詳細にいうと、
出力の振巾が可変であり、２つの２進状態の間で高速遷
移を行ない、且つ出力のオーバシユートをすべての出力
振巾で最小に保つデイジタル駆動回路に関する。
出力の振巾が可変であり、２つの２進状態の間で高速遷
移を行ない、且つ出力のオーバシユートをすべての出力
振巾で最小に保つデイジタル駆動回路に関する。
B.従来の技術 種々の駆動回路が公知であるが、１つの普通の回路
は、フリツプ・フロツプで駆動する１対の差動トランジ
スタを利用したものである。電流源の電流を変えること
により振巾を変えることができる。これは電流源のベー
ス電圧を変えることによつて行なわれる。この種の駆動
器の遷移時間及びオーバシユート／アンダシユート特性
は、論理／アレイ集積回路チツプのためのテスト・シス
テムのような複雑精巧な電子装置の要求を満たさない。
は、フリツプ・フロツプで駆動する１対の差動トランジ
スタを利用したものである。電流源の電流を変えること
により振巾を変えることができる。これは電流源のベー
ス電圧を変えることによつて行なわれる。この種の駆動
器の遷移時間及びオーバシユート／アンダシユート特性
は、論理／アレイ集積回路チツプのためのテスト・シス
テムのような複雑精巧な電子装置の要求を満たさない。
C.発明が解決しようとする問題 本発明の目的は、オーバシユートが小さく且つ比較的
一定であるような出力を発生する高速駆動回路を提供す
ることである。
一定であるような出力を発生する高速駆動回路を提供す
ることである。
他の目的は、例えば、ピーク−ピーク振巾が0.5V〜1.
3Vの範囲で可変であり、ベースライン電圧が−2V〜1Vの
範囲で可変であり、遷移時間が400ピコ秒であり、オー
バシユート／アンダシユートが100mV以下であるような
論理出力を必要とする高性能な集積回路テスト・システ
ムにおいてテスト下の装置に刺激信号を提供するのに使
用しうる高速駆動回路を提供することである。
3Vの範囲で可変であり、ベースライン電圧が−2V〜1Vの
範囲で可変であり、遷移時間が400ピコ秒であり、オー
バシユート／アンダシユートが100mV以下であるような
論理出力を必要とする高性能な集積回路テスト・システ
ムにおいてテスト下の装置に刺激信号を提供するのに使
用しうる高速駆動回路を提供することである。
D.問題を解決するための手段 本発明は高速駆動回路のオーバシユートを小さくし且
つ一定に保つための回路であり、この回路は入力を受取
つて差動出力を発生する前置駆動器と、前置駆動器の差
動出力で差動的に駆動され、オーバシユートを有する出
力を発生する駆動器とを含む。前置駆動器及び駆動器は
共通に制御される個々のトランジスタ電流源を有する差
動対である。差動的に駆動される駆動器の差動電流路に
は、この駆動器をスイツチするのに必要な入力電圧スイ
ングを増大させてオーバシユートを減少させるためのダ
イオード手段、好ましくはシヨツトキ・ダイオードが設
けられる。
つ一定に保つための回路であり、この回路は入力を受取
つて差動出力を発生する前置駆動器と、前置駆動器の差
動出力で差動的に駆動され、オーバシユートを有する出
力を発生する駆動器とを含む。前置駆動器及び駆動器は
共通に制御される個々のトランジスタ電流源を有する差
動対である。差動的に駆動される駆動器の差動電流路に
は、この駆動器をスイツチするのに必要な入力電圧スイ
ングを増大させてオーバシユートを減少させるためのダ
イオード手段、好ましくはシヨツトキ・ダイオードが設
けられる。
F.実施例 本発明は種々の用途で使用しうるが、集積回路装置テ
スト・システムで用いるのに適した実施例として説明す
る。高性能のアレイ・テスト・システムは、0.5〜1.3V
の可変ピーク−ピーク振巾、−２〜＋1Vの可変ベースラ
イン電圧、400ピコ秒の遷移時間、100mV以下のオーバシ
ユート／アンダシユートを持つ論理出力を必要とする。
本発明の駆動回路はテスト下の装置に対する刺激信号と
して用いられる信号を供給するのに使用しうる。
スト・システムで用いるのに適した実施例として説明す
る。高性能のアレイ・テスト・システムは、0.5〜1.3V
の可変ピーク−ピーク振巾、−２〜＋1Vの可変ベースラ
イン電圧、400ピコ秒の遷移時間、100mV以下のオーバシ
ユート／アンダシユートを持つ論理出力を必要とする。
本発明の駆動回路はテスト下の装置に対する刺激信号と
して用いられる信号を供給するのに使用しうる。
第１図はデータ設定用のフリツプ・フロツプで駆動さ
れる差動対を含む普通の駆動器回路を示している。電流
源トランジスタのベース電圧を変えることによつて出力
の振巾を変えることができる。この駆動器回路の典型的
な遷移時間及びオーバシユート／アンダシユートは1ns
及び50mVである。
れる差動対を含む普通の駆動器回路を示している。電流
源トランジスタのベース電圧を変えることによつて出力
の振巾を変えることができる。この駆動器回路の典型的
な遷移時間及びオーバシユート／アンダシユートは1ns
及び50mVである。
仕様どおりの遷移時間を達成するために、第１図の普
通の駆動器のトランジスタ（Ft＝4.0GHz）をより高速な
装置（Ft＝8.0GHz）で置き換え、この駆動器を差動的に
スイツチする場合について先ず検討する。第６図は６つ
の異なる振巾におけるこの駆動器の出力電圧VOUTの遷移
特性即ちスイツチング特性を示している。これらの結果
から、遷移時間は仕様内にあるが、オーバシユートは仕
様よりも大きく、そして振中が減少すると増大すること
がわかる。オーバシユートの発生について次に説明す
る。スイツチングが生じると、共通エミツタ・ノードＡ
（第５図）の電圧が降下する。例えばトランジスタT1が
オフになり、トランジスタT2がオンになると、T2のエミ
ツタ電流は共通エミツタ・ノードのキャパシタンスを充
電し、共通エミツタ・ノードＡを上方に引き戻す。もし
入力遷移がトランジスタの応答速度よりも速いと、エミ
ツタ電流スパイクが共通エミツタ・ノードＡの充電を生
じる。これにより、コレクタ電流にスパイクが生じ、出
力電圧のオーバシユートを生じる。これらの動作は第7A
図〜第7D図の波形に示されている。
通の駆動器のトランジスタ（Ft＝4.0GHz）をより高速な
装置（Ft＝8.0GHz）で置き換え、この駆動器を差動的に
スイツチする場合について先ず検討する。第６図は６つ
の異なる振巾におけるこの駆動器の出力電圧VOUTの遷移
特性即ちスイツチング特性を示している。これらの結果
から、遷移時間は仕様内にあるが、オーバシユートは仕
様よりも大きく、そして振中が減少すると増大すること
がわかる。オーバシユートの発生について次に説明す
る。スイツチングが生じると、共通エミツタ・ノードＡ
（第５図）の電圧が降下する。例えばトランジスタT1が
オフになり、トランジスタT2がオンになると、T2のエミ
ツタ電流は共通エミツタ・ノードのキャパシタンスを充
電し、共通エミツタ・ノードＡを上方に引き戻す。もし
入力遷移がトランジスタの応答速度よりも速いと、エミ
ツタ電流スパイクが共通エミツタ・ノードＡの充電を生
じる。これにより、コレクタ電流にスパイクが生じ、出
力電圧のオーバシユートを生じる。これらの動作は第7A
図〜第7D図の波形に示されている。
第7A図は、トランジスタT1がオフになる時共通エミツ
タ・ノードＡの電圧VEが降下し、トランジスタT2がオン
になる時次に上昇することを示している。ノードＡの電
圧は遷移の発生後に落着く。
タ・ノードＡの電圧VEが降下し、トランジスタT2がオン
になる時次に上昇することを示している。ノードＡの電
圧は遷移の発生後に落着く。
第7B図はトランジスタT2がオンになる時のT2のエミツ
タ電流を示している。最初、トランジスタが高速な入力
遷移に応答できないために電流がオーバシユートする。
換言すれば、回路は高速遷移時間に含まれる高い周波数
において不安定（減衰不足）である。
タ電流を示している。最初、トランジスタが高速な入力
遷移に応答できないために電流がオーバシユートする。
換言すれば、回路は高速遷移時間に含まれる高い周波数
において不安定（減衰不足）である。
第7c図はトランジスタT2がオンになる時のT2のコレク
タ電流を示している。この電流のオーバシユートはエミ
ツタ電流によつて生じる。
タ電流を示している。この電流のオーバシユートはエミ
ツタ電流によつて生じる。
第7D図はトランジスタT2がオンになる時のT2のコレク
タ電圧VOUTを示している。これはコレクタ抵抗R2の両端
の電圧降下であり、コレクタ電流の反転形を有する。
タ電圧VOUTを示している。これはコレクタ抵抗R2の両端
の電圧降下であり、コレクタ電流の反転形を有する。
オーバシユートは振巾が減少すると増大する。次にそ
の理由について説明する。
の理由について説明する。
駆動器の入力スイツチング電圧ISVは出力を一方のレ
ベルから他方のレベルへ完全にスイツチさせる最小の入
力電圧スイングである。第８図において、ISVは各曲線
の下方の曲がりで始まつて上方の曲がりで終る、水平軸
に沿つた電圧である。第８図は、入力電圧と基準電圧V
REFの差である入力差電圧VIDと、出力電圧VOUTとの間の
直流スイツチング特性関係を６つの異なる出力振巾につ
いて示したものである。この図からわかるように、ISV
は振巾が減少すると減少する。その理由は、スイツチン
グ・トランジスタT1、T2のコレクタ電流が減少してベー
ス−エミツタ電圧を下げるからである。ベース−エミツ
タ電圧が低くなると、小さな入力電圧スイングでこれら
のトランジスタがオン、オフする。
ベルから他方のレベルへ完全にスイツチさせる最小の入
力電圧スイングである。第８図において、ISVは各曲線
の下方の曲がりで始まつて上方の曲がりで終る、水平軸
に沿つた電圧である。第８図は、入力電圧と基準電圧V
REFの差である入力差電圧VIDと、出力電圧VOUTとの間の
直流スイツチング特性関係を６つの異なる出力振巾につ
いて示したものである。この図からわかるように、ISV
は振巾が減少すると減少する。その理由は、スイツチン
グ・トランジスタT1、T2のコレクタ電流が減少してベー
ス−エミツタ電圧を下げるからである。ベース−エミツ
タ電圧が低くなると、小さな入力電圧スイングでこれら
のトランジスタがオン、オフする。
駆動器は、入力電圧スイングが必要なすべての振巾に
おいて出力を完全にスイツチするのに十分な大きさを持
つように設計される。入力電圧スイングは常にISVより
も大きいから、トランジスタのスイツチングは入力遷移
の一部の期間にのみ生じる。この部分は基準電圧を中心
に持ち、ISVに等しい。第９図は入力遷移と基準電圧V
REFを示しており、またスイツチングが基準電圧を中心
としている様子を示している。VIDがゼロの場合即ち入
力電圧が基準電圧に等しい場合は両方のトランジスタの
ベース−エミツタ電圧が等しくなり、電流源電流の1/2
に等しいコレクタ電流が両方のトランジスタに流れる。
従つて出力は高低の出力レベル間の中間にある。VIDが
ゼロを超えると、T1のVBEが増大してT2のVBEが減少し、
ついにはT1に全電流源電流が流れ、T2がオフになる。こ
の時出力は低レベルにあり、VIDが更に増大するとT2のV
BEが逆バイアス点まで減少する。VIDがゼロよりも減少
すると、T1とT2が入れ替つて上述の動作が生じ、出力は
最終的に高レベルになる。出力が高レベル及び低レベル
に到達する点は第８図の曲線上の曲がりの部分に相当す
る。これらの点のVIDの値は夫々入力スイツチング電圧
の正及び負の1/2に等しい。ISVは入力電圧スイングの一
部であるから、実効的な入力遷移時間は入力がISV部分
を通る入力遷移部分である。従つて、実効的な遷移時間
は第９図に示すように実際な遷移時間よりも少ない。出
力の振巾が減少しISVが減少すると、実際の遷移時間
（入力振巾）は一定のままであるから、実効的な遷移時
間も減少する。
おいて出力を完全にスイツチするのに十分な大きさを持
つように設計される。入力電圧スイングは常にISVより
も大きいから、トランジスタのスイツチングは入力遷移
の一部の期間にのみ生じる。この部分は基準電圧を中心
に持ち、ISVに等しい。第９図は入力遷移と基準電圧V
REFを示しており、またスイツチングが基準電圧を中心
としている様子を示している。VIDがゼロの場合即ち入
力電圧が基準電圧に等しい場合は両方のトランジスタの
ベース−エミツタ電圧が等しくなり、電流源電流の1/2
に等しいコレクタ電流が両方のトランジスタに流れる。
従つて出力は高低の出力レベル間の中間にある。VIDが
ゼロを超えると、T1のVBEが増大してT2のVBEが減少し、
ついにはT1に全電流源電流が流れ、T2がオフになる。こ
の時出力は低レベルにあり、VIDが更に増大するとT2のV
BEが逆バイアス点まで減少する。VIDがゼロよりも減少
すると、T1とT2が入れ替つて上述の動作が生じ、出力は
最終的に高レベルになる。出力が高レベル及び低レベル
に到達する点は第８図の曲線上の曲がりの部分に相当す
る。これらの点のVIDの値は夫々入力スイツチング電圧
の正及び負の1/2に等しい。ISVは入力電圧スイングの一
部であるから、実効的な入力遷移時間は入力がISV部分
を通る入力遷移部分である。従つて、実効的な遷移時間
は第９図に示すように実際な遷移時間よりも少ない。出
力の振巾が減少しISVが減少すると、実際の遷移時間
（入力振巾）は一定のままであるから、実効的な遷移時
間も減少する。
上述したように、回路が不安定になる周波数成分が入
力遷移に含まれる場合出力にオーバシユートが生じる。
振巾が減少すると、実効的な遷移時間が減少して入力成
分の周波数を増大させ、結果として、一層不安定な回路
を生じ、オーバシユートを大きくする。
力遷移に含まれる場合出力にオーバシユートが生じる。
振巾が減少すると、実効的な遷移時間が減少して入力成
分の周波数を増大させ、結果として、一層不安定な回路
を生じ、オーバシユートを大きくする。
このオーバシユートの問題は、２つの構成を付加する
ことによつて解決される。第１は、第１図に示すよう
に、駆動器の差動スイツチング対のエミツタと直列にダ
イオードS1、S2、好ましくはシヨツトキ・ダイオードを
追加することである。シヨツトキ・ダイオードはキャパ
シタンスが小さいので好ましい。トランジスタだけでな
くダイオードもオン、オフ・スイツチしなければならな
いから、この構成は効果的に入力スイツチング電圧を増
大させる。
ことによつて解決される。第１は、第１図に示すよう
に、駆動器の差動スイツチング対のエミツタと直列にダ
イオードS1、S2、好ましくはシヨツトキ・ダイオードを
追加することである。シヨツトキ・ダイオードはキャパ
シタンスが小さいので好ましい。トランジスタだけでな
くダイオードもオン、オフ・スイツチしなければならな
いから、この構成は効果的に入力スイツチング電圧を増
大させる。
第２図はダイオードを有する差動スイツチング対の入
力差電圧VID−出力電圧VOUTの直流スイツチング特性関
係を示している。これらの曲線と第８図の曲線を比較す
るとわかるように、ISVが大きくなつている。ISVが増大
する結果として、実効的な遷移時間が増大して入力成分
の周波数を減少させ、従つてダイオードS1、S2を持たな
い回路よりもオーバシユートを減少させる（回路が低速
にスイツチする）。第２図でも、振巾が減少するとISV
が減少する。この減少のため、ダイオードを有する回路
も、振巾が減少するとオーバシユートが大きくなる。第
３図はダイオードを有する回路についての６つの異なる
振巾における遷移性能を示している。第６図のダイオー
ドを持たない回路の性能と比較すると、第３図のものは
相当オーバシユートが小さくなつていることがわかる。
力差電圧VID−出力電圧VOUTの直流スイツチング特性関
係を示している。これらの曲線と第８図の曲線を比較す
るとわかるように、ISVが大きくなつている。ISVが増大
する結果として、実効的な遷移時間が増大して入力成分
の周波数を減少させ、従つてダイオードS1、S2を持たな
い回路よりもオーバシユートを減少させる（回路が低速
にスイツチする）。第２図でも、振巾が減少するとISV
が減少する。この減少のため、ダイオードを有する回路
も、振巾が減少するとオーバシユートが大きくなる。第
３図はダイオードを有する回路についての６つの異なる
振巾における遷移性能を示している。第６図のダイオー
ドを持たない回路の性能と比較すると、第３図のものは
相当オーバシユートが小さくなつていることがわかる。
第２の付加は、駆動器を駆動する出力を発生する前置
駆動器である。前置駆動器の出力振巾は駆動器出力振巾
に比例し且つこれと共に変わり、そして、駆動器のISV
と等しくなるように設計される。前置駆動器の出力の遷
移時間はほとんどその振巾に依存せず、従つて実効的な
駆動器入力遷移時間はすべての駆動器出力振巾に対して
ほぼ一定である。この一定の実効遷移時間の結果とし
て、入力成分の周波数は一定になり、一定のオーバシユ
ートを与える。
駆動器である。前置駆動器の出力振巾は駆動器出力振巾
に比例し且つこれと共に変わり、そして、駆動器のISV
と等しくなるように設計される。前置駆動器の出力の遷
移時間はほとんどその振巾に依存せず、従つて実効的な
駆動器入力遷移時間はすべての駆動器出力振巾に対して
ほぼ一定である。この一定の実効遷移時間の結果とし
て、入力成分の周波数は一定になり、一定のオーバシユ
ートを与える。
第１図は本発明による前置駆動器／駆動器回路を示し
ている。駆動器は、ダイオードS1、S2及びコレクタ抵抗
R1、R2を有する差動対T1、T2と、エミツタ抵抗R8を有し
演算増巾器IC2によつて制御されるトランジスタ電流源T
8とを含む。この演算増巾器はベース−エミツタ電圧の
変動を補償してT8のエミツタ電流及びコレクタ電流を一
定に保つ。反転入力は演算増巾器の高利得により非反転
入力V4の電圧に強制される。もしV4がV5よりも正なら
ば、R8に電流が設定され、T8のベース電位が上昇して正
しいVBE電圧降下を確立する。前置駆動器は駆動器と同
様であり、ダイオードS3、S4及びコレクタ抵抗R3、R4を
有する差動対T5、T6と、エミツタ抵抗R7を有し演算増巾
器IC1によつて制御されるトランジスタ電流源T7とを有
する。前置駆動器の出力はT3及びT4によつて1VBE電圧降
下だけ低いレベルにレベル・シフトされ、従つて駆動器
出力電圧はT1及びT2を飽和させないうちに低レベルにシ
フトされる。両方の演算増巾器の非反転入力は一諸に結
合され、従つて駆動器入力振巾は駆動器出力振巾にトラ
ツキングする。駆動器の出力振巾は共通に制御される電
流源の電流源電流を制御する電圧によつて設定される。
これらの振巾の間の関係は次のように表わされる。
ている。駆動器は、ダイオードS1、S2及びコレクタ抵抗
R1、R2を有する差動対T1、T2と、エミツタ抵抗R8を有し
演算増巾器IC2によつて制御されるトランジスタ電流源T
8とを含む。この演算増巾器はベース−エミツタ電圧の
変動を補償してT8のエミツタ電流及びコレクタ電流を一
定に保つ。反転入力は演算増巾器の高利得により非反転
入力V4の電圧に強制される。もしV4がV5よりも正なら
ば、R8に電流が設定され、T8のベース電位が上昇して正
しいVBE電圧降下を確立する。前置駆動器は駆動器と同
様であり、ダイオードS3、S4及びコレクタ抵抗R3、R4を
有する差動対T5、T6と、エミツタ抵抗R7を有し演算増巾
器IC1によつて制御されるトランジスタ電流源T7とを有
する。前置駆動器の出力はT3及びT4によつて1VBE電圧降
下だけ低いレベルにレベル・シフトされ、従つて駆動器
出力電圧はT1及びT2を飽和させないうちに低レベルにシ
フトされる。両方の演算増巾器の非反転入力は一諸に結
合され、従つて駆動器入力振巾は駆動器出力振巾にトラ
ツキングする。駆動器の出力振巾は共通に制御される電
流源の電流源電流を制御する電圧によつて設定される。
これらの振巾の間の関係は次のように表わされる。
Ic（T7）＝（V4−V3）/R7 （１） Ic（T8）＝（V4−V5）/R8 （２） （ベース電流は無視しうるものとする） 式（２）からV4を求めて、これを式（１）に代入する
と、次式が得られる。
と、次式が得られる。
Ic（T7）＝（R8/R7）Ic（T8）＋（V5−V3）/R7 （３） 駆動器入力及び駆動器出力の振巾は電流源電流に対し
て次のように位置づけられる。
て次のように位置づけられる。
VIN＝R4Ic（T7） （４） VOUT＝R2Ic（T8） （５） （ベース電流は無視しうるものとする） 式（４）及び（５）を式（３）に代入すると、次式が
得られる。
得られる。
VIN＝（R8R4/R7R2）VOUT＋（R4/R7）（V5−V3） （６） 式（６）は出力振巾が減少すると入力振巾が減少するよ
うなリニアな関係を示している。出力振巾が減少すると
ISVが減少し、前置駆動器の振巾がISVに等しいことが望
ましいから、式（６）は所望の結果を示している。
うなリニアな関係を示している。出力振巾が減少すると
ISVが減少し、前置駆動器の振巾がISVに等しいことが望
ましいから、式（６）は所望の結果を示している。
回路の構成部品の値は式（６）の勾配及び切片の項を
VIN（VOUT）の関係の利得及びオフセツトの項と夫々等
しいものとすることによつて計算される。この関係は第
２図の各振巾についてISVを測定し、最良の直線近似を
得るようにISV対振巾の関係を求めることにより決める
ことができる。
VIN（VOUT）の関係の利得及びオフセツトの項と夫々等
しいものとすることによつて計算される。この関係は第
２図の各振巾についてISVを測定し、最良の直線近似を
得るようにISV対振巾の関係を求めることにより決める
ことができる。
第４図は種々の振巾における前置駆動器／駆動器回路
の遷移性能を示している。この場合オーバシユートは入
出力振巾のトラツキングの結果として振巾にはほとんど
依存しない。
の遷移性能を示している。この場合オーバシユートは入
出力振巾のトラツキングの結果として振巾にはほとんど
依存しない。
本発明の構造的、機能的特徴を要約すれば、次のとお
りである。
りである。
（Ａ） 駆動器の共通のエミツタ・ノードのシヨツトキ
・バリア・ダイオードは入力スイツチング電圧（ISV）
を増大させ、従つて出力のオーバシユートを減少させ
る。
・バリア・ダイオードは入力スイツチング電圧（ISV）
を増大させ、従つて出力のオーバシユートを減少させ
る。
（Ｂ） 前置駆動器は駆動器入力の振巾を変えるのに使
用され、入力スイツチング電圧を超えないようにしてい
る。結果として出力のオーバシユートは出力振巾に関係
なくほぼ一定である。
用され、入力スイツチング電圧を超えないようにしてい
る。結果として出力のオーバシユートは出力振巾に関係
なくほぼ一定である。
（Ｃ） 前置駆動器及び駆動器は同じ電圧で制御され、
付加的制御電圧は不要である。
付加的制御電圧は不要である。
（Ｄ） 駆動器出力のオーバシユートは65mVよりも小さ
く、0.4〜1.4Vの振巾範囲で24mV変わるだけである。
く、0.4〜1.4Vの振巾範囲で24mV変わるだけである。
（Ｅ） 駆動器出力遷移時間は400psより小さい。
（Ｆ） 前置駆動器は駆動器入力のオフセツトを変えて
出力のオフセツトの範囲を増大させるためにも使用でき
る。
出力のオフセツトの範囲を増大させるためにも使用でき
る。
（Ｇ） 本発明の手法は、遷移時間に大きな影響を与え
ずにオーバシユートを減じることができるから、任意の
高速差動対スイツチング回路に適用できる。
ずにオーバシユートを減じることができるから、任意の
高速差動対スイツチング回路に適用できる。
第１図は本発明による駆動回路を示す図である。 第２図は本発明による駆動回路の出力電圧（VOUT）−入
力差電圧（VID）特性を示す図である。 第３図は本発明による駆動回路の出力電圧のオーバシユ
ート特性を示す図である。 第４図は本発明による駆動回路の出力電圧のオーバシユ
ート特性を示す図である。 第５図は従来の駆動回路を示す図である。 第６図は従来の駆動回路の出力電圧のオーバシユート特
性を示す図である。 第7A図〜第7D図は従来の駆動回路の種々の動作波形を示
す図である。 第８図は従来の駆動回路の出力電圧−入力差電圧特性を
示す図である。 第９図は遷移特性示す図である。
力差電圧（VID）特性を示す図である。 第３図は本発明による駆動回路の出力電圧のオーバシユ
ート特性を示す図である。 第４図は本発明による駆動回路の出力電圧のオーバシユ
ート特性を示す図である。 第５図は従来の駆動回路を示す図である。 第６図は従来の駆動回路の出力電圧のオーバシユート特
性を示す図である。 第7A図〜第7D図は従来の駆動回路の種々の動作波形を示
す図である。 第８図は従来の駆動回路の出力電圧−入力差電圧特性を
示す図である。 第９図は遷移特性示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チヤールズ・アルバート・パンター アメリカ合衆国ニユーヨーク州ホープウ エル・ジヤンクシヨン・ボツクス491、 エルク・ロード61番地 (72)発明者 ダニエル・エドワード・スコウグルンド アメリカ合衆国ニユーヨーク州ビーコ ン、ヴアン・ホーン・サークル170番地 (56)参考文献 特公 昭44−28007（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】差動接続された第１のトランジスタ対を有
し、入力を受け取って差動出力を発生する前置駆動器
と、 差動接続された第２のトランジスタ対を有し、上記差動
出力を受け取って出力を発生する駆動器と、 上記第１及び第２のトランジスタ対のエミッタ連結部に
設けられ、上記第１及び第２のトランジスタ対をスイッ
チするのに必要な入力電圧スイングを増大させて上記出
力のオーバシュートを減少させるためのダイオードと、 上記第１及び第２のトランジスタ対の電流源に接続さ
れ、上記電流源を共通に制御して、上記出力の振幅が減
少した場合に上記差動出力をも減少させて、上記出力の
オーバシュートを上記出力の振幅の大きさにかかわらず
ほぼ一定にさせるための演算増幅器と、 を含むことを特徴とする駆動回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US40384 | 1987-04-15 | ||
| US07/040,384 US4779270A (en) | 1987-04-15 | 1987-04-15 | Apparatus for reducing and maintaining constant overshoot in a high speed driver |
| US040384 | 1987-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263915A JPS63263915A (ja) | 1988-10-31 |
| JP2577425B2 true JP2577425B2 (ja) | 1997-01-29 |
Family
ID=21910693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058563A Expired - Lifetime JP2577425B2 (ja) | 1987-04-15 | 1988-03-14 | 駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4779270A (ja) |
| EP (1) | EP0286808A3 (ja) |
| JP (1) | JP2577425B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407582B1 (en) | 2001-03-13 | 2002-06-18 | International Business Machines Corporation | Enhanced 2.5V LVDS driver with 1.8V technology for 1.25 GHz performance |
| CN113302570B (zh) * | 2019-03-06 | 2022-10-11 | 华为技术有限公司 | 一种接口电路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3519810A (en) * | 1967-02-14 | 1970-07-07 | Motorola Inc | Logic element (full adder) using transistor tree-like configuration |
| US3955099A (en) * | 1974-03-11 | 1976-05-04 | Hughes Aircraft Company | Diode controlled idle current injection |
| US3925691A (en) * | 1974-03-11 | 1975-12-09 | Hughes Aircraft Co | Cascode node idle current injection means |
| JPS533049A (en) * | 1976-06-30 | 1978-01-12 | Hitachi Ltd | Logical circuit |
| JPS5342584A (en) * | 1976-09-29 | 1978-04-18 | Seiko Instr & Electronics Ltd | Crystal oscillator |
| DE2751881A1 (de) * | 1977-11-21 | 1979-05-23 | Siemens Ag | Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren |
| US4228369A (en) * | 1977-12-30 | 1980-10-14 | International Business Machines Corporation | Integrated circuit interconnection structure having precision terminating resistors |
| US4215418A (en) * | 1978-06-30 | 1980-07-29 | Trw Inc. | Integrated digital multiplier circuit using current mode logic |
| NL186789C (nl) * | 1979-02-16 | 1991-02-18 | Philips Nv | Schakelcircuit uitgevoerd met meerdere ingangskanalen en een uitgangskanaal. |
| US4311925A (en) * | 1979-09-17 | 1982-01-19 | International Business Machines Corporation | Current switch emitter follower latch having output signals with reduced noise |
| JPS59104832A (ja) * | 1982-12-08 | 1984-06-16 | Hitachi Ltd | デイジタル半導体集積回路装置 |
| JPS59138123A (ja) * | 1983-01-26 | 1984-08-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS59139723A (ja) * | 1983-01-31 | 1984-08-10 | Fujitsu Ltd | 差動スイツチ回路 |
| US4613771A (en) * | 1984-04-18 | 1986-09-23 | Burroughs Corporation | Integrated circuit having three power bases and proportioned parasitic resistive and capacitive coupling to reduce output noise |
-
1987
- 1987-04-15 US US07/040,384 patent/US4779270A/en not_active Expired - Fee Related
-
1988
- 1988-02-24 EP EP88102733A patent/EP0286808A3/en not_active Ceased
- 1988-03-14 JP JP63058563A patent/JP2577425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0286808A2 (en) | 1988-10-19 |
| US4779270A (en) | 1988-10-18 |
| JPS63263915A (ja) | 1988-10-31 |
| EP0286808A3 (en) | 1990-07-04 |
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