JP2547893B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JP2547893B2 JP2547893B2 JP2194983A JP19498390A JP2547893B2 JP 2547893 B2 JP2547893 B2 JP 2547893B2 JP 2194983 A JP2194983 A JP 2194983A JP 19498390 A JP19498390 A JP 19498390A JP 2547893 B2 JP2547893 B2 JP 2547893B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- bipolar transistor
- transistor
- circuit
- constant current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はバイポーラトランジスタとMOSトランジスタ
を用いた論理回路に関し、特にバイポーラトランジスタ
とCMOS素子を同一半導体基板上に形成したBiCMOS論理回
路に使用される。
を用いた論理回路に関し、特にバイポーラトランジスタ
とCMOS素子を同一半導体基板上に形成したBiCMOS論理回
路に使用される。
（従来の技術） 従来のバイポーラトランジスタを用いたECL論理回路
の基本的な構成を第２図に示す。ここでNPNバイポーラ
トランジスタQ1,Q2で構成したエミッタ結合差動回路に
より、相補入力IN,▲▼のうち、高電位側の枝回路
の方に定電流源I1の全電流が流れ、流れた方の枝回路の
抵抗負荷R1またはR2（R1＝R2＝Ｒ）のIRドロップ（Ｉは
電流）で低電位「VCC−I1R」となり、流れない方の枝回
路の出力端が、充電されて電源電圧VCCとなる。上記差
動回路の出力がエミッタフォロアのQ3,Q4により１段レ
ベルシフトされ、出力OUT,▲▼の高電位は「VCC
−Vf」、低電位は「VCC−I1R−Vf」となる。Vfは、バイ
ポーラトランジスタのベース、エミッタ間順方向電圧で
ある。
の基本的な構成を第２図に示す。ここでNPNバイポーラ
トランジスタQ1,Q2で構成したエミッタ結合差動回路に
より、相補入力IN,▲▼のうち、高電位側の枝回路
の方に定電流源I1の全電流が流れ、流れた方の枝回路の
抵抗負荷R1またはR2（R1＝R2＝Ｒ）のIRドロップ（Ｉは
電流）で低電位「VCC−I1R」となり、流れない方の枝回
路の出力端が、充電されて電源電圧VCCとなる。上記差
動回路の出力がエミッタフォロアのQ3,Q4により１段レ
ベルシフトされ、出力OUT,▲▼の高電位は「VCC
−Vf」、低電位は「VCC−I1R−Vf」となる。Vfは、バイ
ポーラトランジスタのベース、エミッタ間順方向電圧で
ある。
上記ECL論理回路は、バイポーラトランジスタが非飽
和動作をし、またレベルシフト回路のトランジスタQ3,Q
4のおかげで、I1R＜Vfならば、上記非飽和動作が完全に
保証されるという点で、バイポーラ論理回路でも最も高
速、高動作マージンの論理回路方式である。
和動作をし、またレベルシフト回路のトランジスタQ3,Q
4のおかげで、I1R＜Vfならば、上記非飽和動作が完全に
保証されるという点で、バイポーラ論理回路でも最も高
速、高動作マージンの論理回路方式である。
（発明が解決しようとする課題） 上記従来例は、動作スピードの点でメリットの大きい
ECL論理回路であるが、出力OUT,▲▼の容量性負
荷が大きい場合に問題を生じる。
ECL論理回路であるが、出力OUT,▲▼の容量性負
荷が大きい場合に問題を生じる。
即ち、例えば出力OUTが低電位から高電位にプルアッ
プ動作する場合は、バイポーラトランジスタQ4によって
負荷が充電されるため、これは充分に高速である。しか
し出力OUTが高電位から低電位にプルダウン動作する場
合は、バイポーラトランジスタQ4はカットオフし、定電
流源I2だけで放電が行なわれることになる。従って、一
般に負荷の大きい場合、プルアップ動作よりプルダウン
動作が遅くなり、スピードが悪化する欠点がある。
プ動作する場合は、バイポーラトランジスタQ4によって
負荷が充電されるため、これは充分に高速である。しか
し出力OUTが高電位から低電位にプルダウン動作する場
合は、バイポーラトランジスタQ4はカットオフし、定電
流源I2だけで放電が行なわれることになる。従って、一
般に負荷の大きい場合、プルアップ動作よりプルダウン
動作が遅くなり、スピードが悪化する欠点がある。
この欠点を補うため、レベルシフト回路の定電流源I2
（及びI3）の値を大きくすれば、スピードの悪化は免れ
るが、今度は単位ゲートあたりの消費電流が大となって
しまう。一般にECL論理回路は、CMOS素子や他のバイポ
ーラ論理回路と比べて消費電力が大きいため、定電流源
の値を大きくする対策は取りにくい。
（及びI3）の値を大きくすれば、スピードの悪化は免れ
るが、今度は単位ゲートあたりの消費電流が大となって
しまう。一般にECL論理回路は、CMOS素子や他のバイポ
ーラ論理回路と比べて消費電力が大きいため、定電流源
の値を大きくする対策は取りにくい。
そこで本発明の目的は、ECL論理回路と同等の動作ス
ピードをもち、かつ負荷容量依存性が少なく、低消費電
力化が可能な論理回路を提供することにある。
ピードをもち、かつ負荷容量依存性が少なく、低消費電
力化が可能な論理回路を提供することにある。
（課題を解決するための手段と作用） 本発明は、 （１） 相補関係にある第１、第２の出力を得るバイポ
ーラ差動論理回路と、該回路の定電流源と電源間に、第
１の出力を制御入力とする第１のバイポーラトランジス
タ、第２の出力を制御入力とする第１のMOSトランジス
タが直列に設けられこれらトランジスタ間から第１の出
力を得る第１の出力回路と、前記定電流源と電源間に、
第２の出力を制御入力とする第２のバイポーラトランジ
スタ、第１の出力を制御入力とする第２のMOSトランジ
スタが直列に設けられこれらトランジスタ間から前記第
１の出力とは相補関係にある第２の出力を得る第２の出
力回路とを具備したことを特徴とする。
ーラ差動論理回路と、該回路の定電流源と電源間に、第
１の出力を制御入力とする第１のバイポーラトランジス
タ、第２の出力を制御入力とする第１のMOSトランジス
タが直列に設けられこれらトランジスタ間から第１の出
力を得る第１の出力回路と、前記定電流源と電源間に、
第２の出力を制御入力とする第２のバイポーラトランジ
スタ、第１の出力を制御入力とする第２のMOSトランジ
スタが直列に設けられこれらトランジスタ間から前記第
１の出力とは相補関係にある第２の出力を得る第２の出
力回路とを具備したことを特徴とする。
即ち本発明は、従来の出力回路（エミッタフォロア）
のプルダウン電流を、gm大のMOSトランジスタ、電流値
の大きな定電流源を介して放電することで、プルダウン
動作を高速化し、また従来の出力回路の定電流源を省略
しかつMOSトランジスタを必要時（プルダウン時）だけ
動作させて、余分な電流を削減することにより、低消費
電力化を実現したものである。
のプルダウン電流を、gm大のMOSトランジスタ、電流値
の大きな定電流源を介して放電することで、プルダウン
動作を高速化し、また従来の出力回路の定電流源を省略
しかつMOSトランジスタを必要時（プルダウン時）だけ
動作させて、余分な電流を削減することにより、低消費
電力化を実現したものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例の回路図であるが、第２図と対応する個
所には同一符号を用いる。エミッタ結合差動回路１は、
NPNバイポーラトランジスタQ1,Q2、負荷抵抗R1,R2、定
電流源I4で構成されている。トランジスタQ1のベース入
力はIN,トランジスタQ2のベース入力は反転入力▲
▼である。第１の出力バッファ２はNPNトランジスタ
Q3、NMOSトランジスタT1の直列回路、第２の出力バッフ
ァ３はNPNトランジスタQ4、NMOSトランジスタT2の直列
回路、共通定電流源I4で構成される。トランジスタQ3の
ベース、トランジスタT2のゲートには、差動出力O1が供
給され、トランジスタT1のゲート、トランジスタQ4のベ
ースには差動出力O2が供給される。出力バッファ2,3の
出力として、相補関係にある▲▼（▲▼と同
相）,OUT（INと同相）が得られる。定電流源I4の値は、
第１図と比較すれば、I4≒I1＋I2（＝I3）近辺に設定可
能である。また第１図の回路は、出力振幅がIR＝Vfとな
るようにＲ（＝R1＝R2）またはＩ（Ｒを流れる電流）を
調節している。電源電圧の一例としては、VCC＝０
〔Ｖ〕、VEE＝−５〔Ｖ〕と考えてよい。
１図は同実施例の回路図であるが、第２図と対応する個
所には同一符号を用いる。エミッタ結合差動回路１は、
NPNバイポーラトランジスタQ1,Q2、負荷抵抗R1,R2、定
電流源I4で構成されている。トランジスタQ1のベース入
力はIN,トランジスタQ2のベース入力は反転入力▲
▼である。第１の出力バッファ２はNPNトランジスタ
Q3、NMOSトランジスタT1の直列回路、第２の出力バッフ
ァ３はNPNトランジスタQ4、NMOSトランジスタT2の直列
回路、共通定電流源I4で構成される。トランジスタQ3の
ベース、トランジスタT2のゲートには、差動出力O1が供
給され、トランジスタT1のゲート、トランジスタQ4のベ
ースには差動出力O2が供給される。出力バッファ2,3の
出力として、相補関係にある▲▼（▲▼と同
相）,OUT（INと同相）が得られる。定電流源I4の値は、
第１図と比較すれば、I4≒I1＋I2（＝I3）近辺に設定可
能である。また第１図の回路は、出力振幅がIR＝Vfとな
るようにＲ（＝R1＝R2）またはＩ（Ｒを流れる電流）を
調節している。電源電圧の一例としては、VCC＝０
〔Ｖ〕、VEE＝−５〔Ｖ〕と考えてよい。
第１図では、差動回路１の相補入力IN,▲▼のう
ち、高電位側（ここではINとする）の方の枝回路に全電
流が流れ、抵抗R1のIR（R1＝R2＝Ｒ）ドロップで、出力
端O1が低電位「VCC−I4R」となり、電流が流れない方の
枝回路の出力端O2は高電位VCCに充電される。入力INが
高電位になった時は出力▲▼は低電位出力、出力
OUTが高電位出力となるので、▲▼がプルダウン
動作、OUTがプルアップ動作をする。
ち、高電位側（ここではINとする）の方の枝回路に全電
流が流れ、抵抗R1のIR（R1＝R2＝Ｒ）ドロップで、出力
端O1が低電位「VCC−I4R」となり、電流が流れない方の
枝回路の出力端O2は高電位VCCに充電される。入力INが
高電位になった時は出力▲▼は低電位出力、出力
OUTが高電位出力となるので、▲▼がプルダウン
動作、OUTがプルアップ動作をする。
即ちプルダウン動作においては、トランジスタQ3がオ
フ、T1がオンするので、▲▼はトランジスタT1、
定電流源I4を介して放電される。またプルアップ動作に
おいては、トランジスタQ4がオン、トランジスタT2がオ
フするので、OUTはトランジスタQ4を介して充電され
る。
フ、T1がオンするので、▲▼はトランジスタT1、
定電流源I4を介して放電される。またプルアップ動作に
おいては、トランジスタQ4がオン、トランジスタT2がオ
フするので、OUTはトランジスタQ4を介して充電され
る。
従って第１図の回路では、プルアップ側は、トランジ
スタT2がオフするため、非飽和のトランジスタT4を介し
て高速に充電が行なわれる。一方プルダウン側は、NMOS
トランジスタ（ここではT1）のgmを大きくとり、かつ大
定電流源I4を通すことで、高速なプルダウン動作が可能
となる。また第２図の出力バッファの定電流源を省略し
かつ必要時のみMOSトランジスタ（T1またはT2）をオン
するため、無駄な電流が少くなり、低消費電力化が可能
である。
スタT2がオフするため、非飽和のトランジスタT4を介し
て高速に充電が行なわれる。一方プルダウン側は、NMOS
トランジスタ（ここではT1）のgmを大きくとり、かつ大
定電流源I4を通すことで、高速なプルダウン動作が可能
となる。また第２図の出力バッファの定電流源を省略し
かつ必要時のみMOSトランジスタ（T1またはT2）をオン
するため、無駄な電流が少くなり、低消費電力化が可能
である。
なお本発明は上記実施例に限られず種々の応用が可能
である。例えばバイポーラ差動論理回路の一例としてエ
ミッタ結合の差動回路１を用い、その入力をIN,▲
▼の相補入力としたが、これら入力の一方を基準入力V
REF等としてもよいし、また差動回路１の代りにOR及びN
OR出力の論理回路、AND及びNAND出力の論理回路等を用
い、該回路で出力回路（出力バッファ）のバイポーラト
ランジスタ及びMOSトランジスタを駆動してもよい。ま
た実施例では、論理振幅がVf（ベース、エミッタ間順方
向電圧）の場合を説明したが、Vf以外の論理振幅の場合
に適用してもよく、例えば出力振幅が更に大となるよう
にしてもよい。
である。例えばバイポーラ差動論理回路の一例としてエ
ミッタ結合の差動回路１を用い、その入力をIN,▲
▼の相補入力としたが、これら入力の一方を基準入力V
REF等としてもよいし、また差動回路１の代りにOR及びN
OR出力の論理回路、AND及びNAND出力の論理回路等を用
い、該回路で出力回路（出力バッファ）のバイポーラト
ランジスタ及びMOSトランジスタを駆動してもよい。ま
た実施例では、論理振幅がVf（ベース、エミッタ間順方
向電圧）の場合を説明したが、Vf以外の論理振幅の場合
に適用してもよく、例えば出力振幅が更に大となるよう
にしてもよい。
以上説明した如く本発明によれば、出力の大電流放電
が可能であり、しかも無駄電流を流さずに非飽和充電が
可能であるため、高速動作が可能であり、また定電流源
数を少としかつ必要のみ電流を流すようにしたため、低
消費電流化が可能となるものである。
が可能であり、しかも無駄電流を流さずに非飽和充電が
可能であるため、高速動作が可能であり、また定電流源
数を少としかつ必要のみ電流を流すようにしたため、低
消費電流化が可能となるものである。
第１図は本発明の一実施例の回路図、第２図は従来のEC
Lバイポーラ論理回路図である。 １……エミッタ結合差動回路、2,3……出力回路、Q1〜Q
4……バイポーラトランジスタ、T1,T2〜MOSFET、R1,R2
……抵抗、I4……定電流源、VCC,VEE……電源。
Lバイポーラ論理回路図である。 １……エミッタ結合差動回路、2,3……出力回路、Q1〜Q
4……バイポーラトランジスタ、T1,T2〜MOSFET、R1,R2
……抵抗、I4……定電流源、VCC,VEE……電源。
Claims (2)
- 【請求項１】相補関係にある第１、第２の出力を得るバ
イポーラ差動論理回路と、該回路の定電流源と電源間
に、第１の出力を制御入力とする第１の出力のプルアッ
プ用の第１のバイポーラトランジスタ、第２の出力を制
御入力とする第１の出力のプルダウン用の第１のMOSト
ランジスタが直列に設けられこれらトランジスタ間から
第１の出力を得る第１の出力回路と、前記定電流源と電
源間に、第２の出力を制御入力とする第２の出力のプル
アップ用の第２のバイポーラトランジスタ、第１の出力
を制御入力とする第２の出力のプルダウン用の第２のMO
Sトランジスタが直列に設けられこれらトランジスタ間
から前記第１の出力とは相補関係にある第２の出力を得
る第２の出力回路とを具備し、前記第１のバイポーラト
ランジスタと第１のMOSトランジスタのオン、オフ関係
が逆で、第２のバイポーラトランジスタと第２のMOSト
ランジスタのオン、オフ関係が逆であり、前記第１、第
２の出力回路の専用の定電流源は、前記差動論理回路の
定電流源と兼用されるものであることを特徴とする論理
回路。 - 【請求項２】ベースを第１の入力とした第１極性の第１
のバイポーラトランジスタと、ベースを第１の入力の反
転入力または基準入力である第２の入力とし、エミッタ
を第１のバイポーラトランジスタのエミッタと共通接続
した第１極性の第２のバイポーラトランジスタと、一端
を高電位の第１の電位電源、他端を第１のバイポーラト
ランジスタのコレクタに接続した第１の抵抗素子と、一
端を第１の電位電源、他端を第２のバイポーラトランジ
スタのコレクタに接続した第２の抵抗素子と、コレクタ
を第１の電位電源、ベースを第１のバイポーラトランジ
スタのコレクタ、エミッタを第１の出力とする第１極性
の第３のバイポーラトランジスタと、コレクタを第１の
電位電源、ベースを第２のバイポーラトランジスタのコ
レクタ、エミッタを第１の出力と反転関係にある第２の
出力とする第１極性の第４のバイポーラトランジスタ
と、ゲートを第２のバイポーラトランジスタのコレク
タ、ドレインを第１の出力、ソースを第１のバイポーラ
トランジスタのエミッタに接続した第１導電型の第１の
MOSFETと、ゲートを第１のバイポーラトランジスタのコ
レクタ、ドレインを第２の出力、ソースを第２のバイポ
ーラトランジスタのエミッタに接続した第１導電型の第
２のMOSFETと、第１、第２のバイポーラトランジスタの
エミッタと低電位の第２の電位電源との間に設けられた
定電流源とを具備し、前記第３のバイポーラトランジス
タと第１のMOSトランジスタのオン、オフ関係が逆で、
第４のバイポーラトランジスタと第２のMOSトランジス
タのオン、オフ関係が逆であり、前記第３のバイポーラ
トランジスタ及び第１のMOSFETを有した第１の出力回路
と、前記第４のバイポーラトランジスタ及び第２のMOSF
ETを有した第２の出力回路との専用の定電流源は、前記
差動論理回路の定電流源と兼用されるものであることを
特徴とする論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194983A JP2547893B2 (ja) | 1990-07-25 | 1990-07-25 | 論理回路 |
| US07/970,240 US5331225A (en) | 1990-07-25 | 1992-11-02 | BiCMOS logic circuit with bipolar transistor and MOS transistor formed on the same semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194983A JP2547893B2 (ja) | 1990-07-25 | 1990-07-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482319A JPH0482319A (ja) | 1992-03-16 |
| JP2547893B2 true JP2547893B2 (ja) | 1996-10-23 |
Family
ID=16333590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194983A Expired - Fee Related JP2547893B2 (ja) | 1990-07-25 | 1990-07-25 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331225A (ja) |
| JP (1) | JP2547893B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3019668B2 (ja) * | 1993-05-21 | 2000-03-13 | 日本電気株式会社 | 半導体論理回路 |
| JP2561003B2 (ja) * | 1993-10-20 | 1996-12-04 | 日本電気株式会社 | アクティブプルダウン型ｅｃｌ回路 |
| US5463332A (en) * | 1994-07-22 | 1995-10-31 | National Semiconductor Corporation | Multiple differential input ECL or/nor gate |
| US6445043B1 (en) | 1994-11-30 | 2002-09-03 | Agere Systems | Isolated regions in an integrated circuit |
| US5585746A (en) * | 1995-09-28 | 1996-12-17 | Honeywell Inc. | Current sensing circuit |
| TWI221656B (en) * | 2001-10-24 | 2004-10-01 | Sanyo Electric Co | Semiconductor integrated circuit device |
| US7576675B1 (en) * | 2008-03-25 | 2009-08-18 | Megawin Technology Co., Ltd. | Return-to-zero current-steering DAC with clock-to-output isolation |
| US8049534B2 (en) * | 2010-02-15 | 2011-11-01 | Texas Instruments Incorporated | Low-power high-speed differential driver with precision current steering |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558628A (en) * | 1978-10-27 | 1980-05-01 | Hitachi Ltd | Driving circuit |
| JPS57212827A (en) * | 1981-06-24 | 1982-12-27 | Toshiba Corp | Complementary mos logical circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626709A (en) * | 1984-09-28 | 1986-12-02 | Advanced Micro Devices, Inc. | Dynamic push-pull for ECL |
| US4868421A (en) * | 1987-02-24 | 1989-09-19 | Fairchild Semiconductor Corporation | Bimos circuit that provides low power dissipation and high transient drive capability |
| JPH0777346B2 (ja) * | 1988-12-28 | 1995-08-16 | 株式会社東芝 | 論理レベル変換回路 |
| US4943741A (en) * | 1989-05-24 | 1990-07-24 | National Semiconductor Corporation | ECL/CML emitter follower current switch circuit |
| US5003199A (en) * | 1990-02-26 | 1991-03-26 | International Business Machines Corp. | Emitter coupled logic circuit having an active pull-down output stage |
| US5059829A (en) * | 1990-09-04 | 1991-10-22 | Motorola, Inc. | Logic level shifting circuit with minimal delay |
-
1990
- 1990-07-25 JP JP2194983A patent/JP2547893B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-02 US US07/970,240 patent/US5331225A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558628A (en) * | 1978-10-27 | 1980-05-01 | Hitachi Ltd | Driving circuit |
| JPS57212827A (en) * | 1981-06-24 | 1982-12-27 | Toshiba Corp | Complementary mos logical circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0482319A (ja) | 1992-03-16 |
| US5331225A (en) | 1994-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JPH0693615B2 (ja) | ドライバ回路 | |
| JPH06103837B2 (ja) | トライステ−ト形出力回路 | |
| JP2547893B2 (ja) | 論理回路 | |
| US5202594A (en) | Low power level converter | |
| JPH0154890B2 (ja) | ||
| US4612458A (en) | Merged PMOS/bipolar logic circuits | |
| US4806797A (en) | bi-CMOS buffer cascaded to CMOS driver having PMOS pull-up transistor with threshold voltage greater than VBE of bi-CMOS bipolar pull-up transistor | |
| JPH02100419A (ja) | Ｅｃｌ回路 | |
| US5631580A (en) | BICMOS ECL-CMOS level converter | |
| JP2543248B2 (ja) | ＢｉＣＭＯＳフルスィング駆動回路 | |
| US4868904A (en) | Complementary noise-immune logic | |
| KR0165986B1 (ko) | BiCMOS 논리 회로 | |
| JPH0677804A (ja) | 出力回路 | |
| US5341042A (en) | Low voltage, cascoded NTL based BiCMOS circuit | |
| KR19980701819A (ko) | 저전압 논리 회로 | |
| JP2953005B2 (ja) | Ｂｉ―ＣＭＯＳ回路 | |
| JPH03123220A (ja) | 出力回路 | |
| JPH07326959A (ja) | 半導体装置 | |
| JP2855796B2 (ja) | 半導体出力回路 | |
| JP2998334B2 (ja) | Ｅｃｌ型半導体集積回路装置 | |
| JP2853280B2 (ja) | 出力回路 | |
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| JPS58103230A (ja) | スイツチング回路 | |
| JP2734254B2 (ja) | レベル変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |