JPH04130821A - 論理回路 - Google Patents
論理回路Info
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- JPH04130821A JPH04130821A JP2250211A JP25021190A JPH04130821A JP H04130821 A JPH04130821 A JP H04130821A JP 2250211 A JP2250211 A JP 2250211A JP 25021190 A JP25021190 A JP 25021190A JP H04130821 A JPH04130821 A JP H04130821A
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- circuit
- mosfet
- ntl
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- 230000000694 effects Effects 0.000 description 7
- 230000001737 promoting effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
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- 210000000988 bone and bone Anatomy 0.000 description 1
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- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
この発明は、論理回路に関し、例えば、高速コンピュー
タ等を構成する高速論理集積回路装置に搭載されるNT
L (Non Threshold Logic)
回路に利用して特に有効な技術に関する。
タ等を構成する高速論理集積回路装置に搭載されるNT
L (Non Threshold Logic)
回路に利用して特に有効な技術に関する。
入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニミッタフォロア回路とを含む
NTL回路がある。
出力信号を伝達する出カニミッタフォロア回路とを含む
NTL回路がある。
NTL回路については、例えば、特開昭63−1246
15号公報に記載されている。
15号公報に記載されている。
本願発明者等は、この発明に先立って、N T L回路
の高速化及び低消費電力化を図ろうと試み、次のような
問題点に気付いた。すなわち、NTL回路は、第3図に
例示されるように、位相分割回路の入力トランジスタT
2のコレクタ負荷又はエミー/夕負荷として設けられる
抵抗R2及びR1を含み、また出カニミッタフォロア回
路の出力トランジスタTlのエミッタ負荷として設けら
れる抵抗R3を含む。これらの抵抗は、位相分割回路又
は出カニミッタフォロア回路に対してそれぞれの抵抗値
によって決まる定常的な動作型流を流す゛。
の高速化及び低消費電力化を図ろうと試み、次のような
問題点に気付いた。すなわち、NTL回路は、第3図に
例示されるように、位相分割回路の入力トランジスタT
2のコレクタ負荷又はエミー/夕負荷として設けられる
抵抗R2及びR1を含み、また出カニミッタフォロア回
路の出力トランジスタTlのエミッタ負荷として設けら
れる抵抗R3を含む。これらの抵抗は、位相分割回路又
は出カニミッタフォロア回路に対してそれぞれの抵抗値
によって決まる定常的な動作型流を流す゛。
このため、NTL回路の低消費電力化を推進するには、
上記抵抗R1〜R3の抵抗値を出来るだけ大きくするこ
とが必要となる。ところが、これらの抵抗値を大きくし
た場合、逆にNTL回路の入力特性が悪化し、その高速
動作が妨げられる。また、半導体集積回路に形成される
抵抗素子は、周知のように、その抵抗値に比例した比較
的大きなレイアウト所要面積を必要とする。したがって
、低消費電力化を図るために上記抵抗R1〜R3の抵抗
値を大きくした場合、NTL回路のレイアウト所要面積
が増大する。その結果、NTL回路を搭載する高速論理
集積回路装置等のチップ面積が増大し、その低コスト化
が妨げられる。
上記抵抗R1〜R3の抵抗値を出来るだけ大きくするこ
とが必要となる。ところが、これらの抵抗値を大きくし
た場合、逆にNTL回路の入力特性が悪化し、その高速
動作が妨げられる。また、半導体集積回路に形成される
抵抗素子は、周知のように、その抵抗値に比例した比較
的大きなレイアウト所要面積を必要とする。したがって
、低消費電力化を図るために上記抵抗R1〜R3の抵抗
値を大きくした場合、NTL回路のレイアウト所要面積
が増大する。その結果、NTL回路を搭載する高速論理
集積回路装置等のチップ面積が増大し、その低コスト化
が妨げられる。
この発明の目的は、高速化及びレイアウト所要面積の縮
小化を図りつつ低消費電力化を図ったNTL回路を提供
することにある。
小化を図りつつ低消費電力化を図ったNTL回路を提供
することにある。
この発明の他の目的は、N T L回路を搭載する高速
論理集積回路装置等の高速化及び低消費電力化を図りつ
つ、チップサイズを縮小し、その低コスト化を推進する
ことにある。
論理集積回路装置等の高速化及び低消費電力化を図りつ
つ、チップサイズを縮小し、その低コスト化を推進する
ことにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、NTL回路の位相分割回路を構成する入力ト
ランジスタを、Nチャンネル型の第1のMOSFETに
置き換え、そのコレクタ抵抗を、入力信号を受は上記第
1のMOSFETとともに0M03回路を構成するPチ
ャンネル型の第2のMOSFETに置き換える。また、
出力エミッタフォロア回路を構成する出力トランジスタ
のエミッタ抵抗を、位相分割回路の非反転出力信号を受
けるNチャンネル型の@3のMOSFETに置き換え、
第1の電源電圧と出力トランジスタのヘースとの間に、
位相分割回路の反転出力IR号のロウレベルをクランプ
するためのダイオード形態の第4のMOSFETを設け
る。
ランジスタを、Nチャンネル型の第1のMOSFETに
置き換え、そのコレクタ抵抗を、入力信号を受は上記第
1のMOSFETとともに0M03回路を構成するPチ
ャンネル型の第2のMOSFETに置き換える。また、
出力エミッタフォロア回路を構成する出力トランジスタ
のエミッタ抵抗を、位相分割回路の非反転出力信号を受
けるNチャンネル型の@3のMOSFETに置き換え、
第1の電源電圧と出力トランジスタのヘースとの間に、
位相分割回路の反転出力IR号のロウレベルをクランプ
するためのダイオード形態の第4のMOSFETを設け
る。
C作 用〕
上記した手段によれば、軽負荷時におけるCMO8回路
の高速動作と第3のMOSFETのプルダウン作用なら
びに第4のMOSFETのクランプ作用とによってその
動作を高速化しつつ、NTL回路のレイアウト所要面積
を縮小し、その低消費電力化を図ることができる。その
結果、NTL回路を搭載する高速論理集積回路装置等の
高速化及び低消費電力化を図りつつ、そのチップサイズ
を縮小し、低コスト化を推進できる。
の高速動作と第3のMOSFETのプルダウン作用なら
びに第4のMOSFETのクランプ作用とによってその
動作を高速化しつつ、NTL回路のレイアウト所要面積
を縮小し、その低消費電力化を図ることができる。その
結果、NTL回路を搭載する高速論理集積回路装置等の
高速化及び低消費電力化を図りつつ、そのチップサイズ
を縮小し、低コスト化を推進できる。
C実施例〕
@1図には、この発明が通用されたNTL回路の一実施
例の回路図が示されている。また、第2図には、$1図
のNTL回路の一実施例の信号波形図が示されている。
例の回路図が示されている。また、第2図には、$1図
のNTL回路の一実施例の信号波形図が示されている。
これらの図をもとに、この実施例のNTL回路の構成と
動作の概要ならびにその特徴について説明する。
動作の概要ならびにその特徴について説明する。
なお、この実施例のNTL回路は、特に制限されないが
、同様な多数のNTL回路とともに、高速コンピュータ
等を構成する高速論理集積回路装置に搭載される。第1
図の各回路素子は、特に制限されないが、高速論理集積
回路装置を構成する他の回路素子とともに、単結晶シリ
コンのような1個の半導体基板上に形成される。第1図
において、そのチャンネル(バックゲート)部に矢印が
付されるMOSFET (金N酸化物半導体型電界効果
トランジスタ。このqmiiFでは、MOSFETをし
て絶縁ゲート型電界効果トランジスタの総称とする)は
Pチャンネル型であって、矢印の付されないNチャンネ
ルMO3FETと区別して示される。また、図示される
トランジスタ(この明細書では、バイポーラトランジス
タを単にトランジスタと略称する)は、特に制限されな
いが、すべてN P N型トランジスタである。
、同様な多数のNTL回路とともに、高速コンピュータ
等を構成する高速論理集積回路装置に搭載される。第1
図の各回路素子は、特に制限されないが、高速論理集積
回路装置を構成する他の回路素子とともに、単結晶シリ
コンのような1個の半導体基板上に形成される。第1図
において、そのチャンネル(バックゲート)部に矢印が
付されるMOSFET (金N酸化物半導体型電界効果
トランジスタ。このqmiiFでは、MOSFETをし
て絶縁ゲート型電界効果トランジスタの総称とする)は
Pチャンネル型であって、矢印の付されないNチャンネ
ルMO3FETと区別して示される。また、図示される
トランジスタ(この明細書では、バイポーラトランジス
タを単にトランジスタと略称する)は、特に制限されな
いが、すべてN P N型トランジスタである。
$1図において、この実施例のNTL回路は、特に制限
されないが、そのゲートに所定の入力信号SIを受ける
Nチャンネル型(第1導亀型)の入力MO5FETQI
1 (第1のMOSFET)を含む。入力MO3F
ETQI lのドレインと回路の接地電位GND (第
1の電源電圧)との間には、Pチャンネル型(第2導電
型)のMO3FETQI (第2のMOSFET)が
設けられ、そのソースと電源電圧VEE (第2の電源
電圧)との間には、特に制限されないが、抵抗R1から
なる負荷手段が設けられる。
されないが、そのゲートに所定の入力信号SIを受ける
Nチャンネル型(第1導亀型)の入力MO5FETQI
1 (第1のMOSFET)を含む。入力MO3F
ETQI lのドレインと回路の接地電位GND (第
1の電源電圧)との間には、Pチャンネル型(第2導電
型)のMO3FETQI (第2のMOSFET)が
設けられ、そのソースと電源電圧VEE (第2の電源
電圧)との間には、特に制限されないが、抵抗R1から
なる負荷手段が設けられる。
ここで、電源電圧VEEは、特に制限されないが、−2
,OVのような負の電#!亀圧とされ、入力信号SIは
、第2図に例示されるように、例えばそのハイレベルを
−VIEとしそのロウレベルを(VTH”VBE)とす
る比較的小振幅のディジタル信号とされる。どうまでも
なく、VTRは、NチャンネルMOSFETのしきい値
電圧を示し、VIEは、NPN型バイポーラトランジス
タのベース・エミッタ電圧を示す。
,OVのような負の電#!亀圧とされ、入力信号SIは
、第2図に例示されるように、例えばそのハイレベルを
−VIEとしそのロウレベルを(VTH”VBE)とす
る比較的小振幅のディジタル信号とされる。どうまでも
なく、VTRは、NチャンネルMOSFETのしきい値
電圧を示し、VIEは、NPN型バイポーラトランジス
タのベース・エミッタ電圧を示す。
これらのことから、MO3FETQIは、入力MO3F
ETQI lに対するアクティブなドレイン負荷として
作用して、この入力MOSFETQ11とともに一つの
CM OS (相補型MO3)インバータ回路を構成し
、さらに、MOSFETQll及び抵抗R1とともにこ
のNTL回路の位相分割回路を構成する。入力MO3F
ETQI lのドレイン電位は、位相分割回路の反転−
力信号nlとされ、そのソース電位は、位相分割回路の
非反転出力信号n2とされる。
ETQI lに対するアクティブなドレイン負荷として
作用して、この入力MOSFETQ11とともに一つの
CM OS (相補型MO3)インバータ回路を構成し
、さらに、MOSFETQll及び抵抗R1とともにこ
のNTL回路の位相分割回路を構成する。入力MO3F
ETQI lのドレイン電位は、位相分割回路の反転−
力信号nlとされ、そのソース電位は、位相分割回路の
非反転出力信号n2とされる。
N T L回路は、さらに、回路の接地電位と回路の出
力端子SOとの間に設けられる出力トランジスタTIを
含む。この出力トランジスタTIのベースは、入力M
OS F E T Q 11のドレインすなわち位相分
割回路の反転出力ノードに結合され、そのエミッタすな
わち回路の出力端子SOは、NチャンネルMO5FET
Q13 (第3のMOSFET)を介して電源電圧VE
Eに結合される0M05FETQI 3のゲートは、入
力MO5FETQllのソースすなわち位相分割回路の
非反転出力ノードに結合される。これにより、M OS
F ETQ13は、出力トランジスタTlに対するア
クティブなエミッタ負荷として作用し、出力トランジス
タTIとともにこのNTL回路の出カニミッタフォロア
回路を構成する。
力端子SOとの間に設けられる出力トランジスタTIを
含む。この出力トランジスタTIのベースは、入力M
OS F E T Q 11のドレインすなわち位相分
割回路の反転出力ノードに結合され、そのエミッタすな
わち回路の出力端子SOは、NチャンネルMO5FET
Q13 (第3のMOSFET)を介して電源電圧VE
Eに結合される0M05FETQI 3のゲートは、入
力MO5FETQllのソースすなわち位相分割回路の
非反転出力ノードに結合される。これにより、M OS
F ETQ13は、出力トランジスタTlに対するア
クティブなエミッタ負荷として作用し、出力トランジス
タTIとともにこのNTL回路の出カニミッタフォロア
回路を構成する。
この実施例のNTL回路において、回路の接地電位と出
力トランジスタTlのベースすなわち位相分割回路の反
転出力ノードとの間には、NチャンネルMO5FETQ
12 (第4のMOSFET)が設けられる。このMO
3FETQI 2は、そのゲート及びドレインが共通結
合されることで、ダイオード形態とされる。その結果、
MOSFETQ12はいわゆるクランプ素子として作用
し、位相分割回路の反転出力信号n1のロウレベルをそ
のしきい値電圧vTHによって制限する。
力トランジスタTlのベースすなわち位相分割回路の反
転出力ノードとの間には、NチャンネルMO5FETQ
12 (第4のMOSFET)が設けられる。このMO
3FETQI 2は、そのゲート及びドレインが共通結
合されることで、ダイオード形態とされる。その結果、
MOSFETQ12はいわゆるクランプ素子として作用
し、位相分割回路の反転出力信号n1のロウレベルをそ
のしきい値電圧vTHによって制限する。
入力信号siが−(VTl(+VeE)のようなロウレ
ベルとされるとき、NTL回路では、入力MO3FET
QI lがほぼオフ状態となり、MOSFETQlがオ
ン状態となる。このため、位相分割回路の反転出力信号
n1は、第2図に示されるように、回路の接地電位G
N Dのようなハイレベルとされる。また、位相分割回
路の非反転出力信号n2は、所定のロウレベルVILと
なり、MOSFETQ13がオフ状態となる。これによ
り、回路の出力信号SOは、位相分割回路の反転出力信
号nlのハイレベルより出力トランジスタTlのベース
・エミッタ電圧分だけ低い−VfIEのようなハイレベ
ルとされる。
ベルとされるとき、NTL回路では、入力MO3FET
QI lがほぼオフ状態となり、MOSFETQlがオ
ン状態となる。このため、位相分割回路の反転出力信号
n1は、第2図に示されるように、回路の接地電位G
N Dのようなハイレベルとされる。また、位相分割回
路の非反転出力信号n2は、所定のロウレベルVILと
なり、MOSFETQ13がオフ状態となる。これによ
り、回路の出力信号SOは、位相分割回路の反転出力信
号nlのハイレベルより出力トランジスタTlのベース
・エミッタ電圧分だけ低い−VfIEのようなハイレベ
ルとされる。
このとき、位相分割回路の反転出力信号nlのハイレベ
ル変化は、MO3FETQIのプルアップ作用によって
高速化され、回路の出力端子SOに結合される比較的大
きな負荷容量は、出力トランジスタTIを介して急速に
チャージされる。また、位相分割回路では、前述のよう
に、入力MO3FETQIIがほぼオフ状態とされ、出
力エミ7タフォロア回路では、MO3FETQI 3が
オフ状態とされる。これらのことから、N T L回路
の出力信号SOのハイレベル変化が高速化されるととも
に、位相分割回路及び出力エミッタフォロア回路の動作
電流が削減され、N T L回路の低消費電力化が図ら
れる。
ル変化は、MO3FETQIのプルアップ作用によって
高速化され、回路の出力端子SOに結合される比較的大
きな負荷容量は、出力トランジスタTIを介して急速に
チャージされる。また、位相分割回路では、前述のよう
に、入力MO3FETQIIがほぼオフ状態とされ、出
力エミ7タフォロア回路では、MO3FETQI 3が
オフ状態とされる。これらのことから、N T L回路
の出力信号SOのハイレベル変化が高速化されるととも
に、位相分割回路及び出力エミッタフォロア回路の動作
電流が削減され、N T L回路の低消費電力化が図ら
れる。
一方、入力信号Sfが−VBHのようなハイレベルとさ
れると、NTL回路では、入力MO3FETQIIがオ
ン状態となり、MO3FETQIがほぼオフ状態となる
。このため、位相分割回路の反転出力信号n1は、第2
図に示されるように、MO3FETQI 2(7)クラ
ンプ作用により−vr。
れると、NTL回路では、入力MO3FETQIIがオ
ン状態となり、MO3FETQIがほぼオフ状態となる
。このため、位相分割回路の反転出力信号n1は、第2
図に示されるように、MO3FETQI 2(7)クラ
ンプ作用により−vr。
のようなロウレベルとされる。また、位相分割回路の非
反転出力信号n2が所定のハイレベルVIHとされ、M
O3FETQ13がオン状態となる。
反転出力信号n2が所定のハイレベルVIHとされ、M
O3FETQ13がオン状態となる。
これにより、回路の出力信号SOが、上記反転出力信号
nlのロウレベルより出力トランジスタTIのベース・
エミンタ電圧分だけ低い−(V TH十V8E)のよう
なロウレベルとされる。
nlのロウレベルより出力トランジスタTIのベース・
エミンタ電圧分だけ低い−(V TH十V8E)のよう
なロウレベルとされる。
このとき、位相分割回路の反転出力信号nlのロウレベ
ル変化は、入力MO5FETQI lがオン状態とされ
ることで高速化され、回路の出力端子SOに結合される
比較的大きな負荷容量は、MO5FETQ13を介して
急速にディスチャージされる。そして、位相分割回路で
は、前述のように、M OS F E T Q 1がは
ぼ万フ状態とされる。
ル変化は、入力MO5FETQI lがオン状態とされ
ることで高速化され、回路の出力端子SOに結合される
比較的大きな負荷容量は、MO5FETQ13を介して
急速にディスチャージされる。そして、位相分割回路で
は、前述のように、M OS F E T Q 1がは
ぼ万フ状態とされる。
これにより、NTL回路の出力信号SOのロウレベル変
化か高速化されるとともに、位相分割回路の動作電流が
削減され、NTL回路の低消費電力化が図られる。
化か高速化されるとともに、位相分割回路の動作電流が
削減され、NTL回路の低消費電力化が図られる。
つまり、この実施例のNTL回路では、入力MO8FE
TQI 1とそのドレイン負荷として設けられるMO5
FETQIによってCMOSインバータ回路が構成され
、このCMOSインバータ回路の負荷は、はぼ出力トラ
ンジスタTIのベース容量のみに限定される0周知のよ
うに、CMO3回路の軽負荷時における動作速度は、通
常のバイポーラ・CMO3回路よりも速いものとなる。
TQI 1とそのドレイン負荷として設けられるMO5
FETQIによってCMOSインバータ回路が構成され
、このCMOSインバータ回路の負荷は、はぼ出力トラ
ンジスタTIのベース容量のみに限定される0周知のよ
うに、CMO3回路の軽負荷時における動作速度は、通
常のバイポーラ・CMO3回路よりも速いものとなる。
このため、NTL回路の動作速度が、その出力信号振幅
がMO3FETQI 2によって制限され、回路の出力
端子SOに結合される負荷容量がプルダウンMO5FE
TQ13によって急速にディスチャージされることもあ
いまって、大幅に高速化される。また、これらのMOS
FETが相補的にオン状態とされ、MO5FETQI
3が選択的にオン状態とされることで、位相分割回路及
び出カニミッタフォロア回路の動作電流が削減され、N
TL回路の低消費電力化が図られる。
がMO3FETQI 2によって制限され、回路の出力
端子SOに結合される負荷容量がプルダウンMO5FE
TQ13によって急速にディスチャージされることもあ
いまって、大幅に高速化される。また、これらのMOS
FETが相補的にオン状態とされ、MO5FETQI
3が選択的にオン状態とされることで、位相分割回路及
び出カニミッタフォロア回路の動作電流が削減され、N
TL回路の低消費電力化が図られる。
なお、この実施例のNTL回路では、出力トランジスタ
Tl及び抵抗R1を除くすべての回路素子が高集積化が
可能なMOSFETに置き換えられるため、相応してN
TL回路のレイアウト所要面積が縮小される。その結果
、NTL回路を搭載する高速論理集積回路装置のチップ
サイズが小型化され、その低コスト化が図られる。
Tl及び抵抗R1を除くすべての回路素子が高集積化が
可能なMOSFETに置き換えられるため、相応してN
TL回路のレイアウト所要面積が縮小される。その結果
、NTL回路を搭載する高速論理集積回路装置のチップ
サイズが小型化され、その低コスト化が図られる。
以上の本実施例に示されるように、この発明を高速論理
集積回路装置等に搭載されるNTLu路等の論理回路に
適用することで、次のような作用効果が得られる。すな
わち、 (11N T L回路の位相分割回路を構成する入力ト
ランジスタを、Nチャンネル型の第1のMOSFETに
置き換え、そのコレクタ抵抗を、入力信号を受は上記第
1のMOS F ETとともにCMO3回路を構成する
Pチャンネル型の第2のMOSFETに置き換えるとと
もに、出カニミッタフォロア回路を構成する出力トラン
ジスタのエミッタ抵抗を、位相骨i!IJ回路の非反転
出力信号を受けるNチャンネル型の第3のMOSFET
に置き換えることで、軽負荷時におけるCMO5回路の
高速動作と第3のMOSFETのプルダウン作用とによ
ってその動作を高速化しつつ、N T L回路のレイア
ウト所要面積を縮小し、その低消費電力化を図ることが
できるという効果が得られる。
集積回路装置等に搭載されるNTLu路等の論理回路に
適用することで、次のような作用効果が得られる。すな
わち、 (11N T L回路の位相分割回路を構成する入力ト
ランジスタを、Nチャンネル型の第1のMOSFETに
置き換え、そのコレクタ抵抗を、入力信号を受は上記第
1のMOS F ETとともにCMO3回路を構成する
Pチャンネル型の第2のMOSFETに置き換えるとと
もに、出カニミッタフォロア回路を構成する出力トラン
ジスタのエミッタ抵抗を、位相骨i!IJ回路の非反転
出力信号を受けるNチャンネル型の第3のMOSFET
に置き換えることで、軽負荷時におけるCMO5回路の
高速動作と第3のMOSFETのプルダウン作用とによ
ってその動作を高速化しつつ、N T L回路のレイア
ウト所要面積を縮小し、その低消費電力化を図ることが
できるという効果が得られる。
(21上記(11項において、第1の電源電圧と出力ト
ランジスタのベースとの間に、位相分割回路の反転出力
信号のロウレベルをクランプするダイオード形態の第4
のMOSFETを設けることで、NTL回路の出力信号
振幅を制限し、その動作速度をさらに高速化できるとい
う効果が得られる。
ランジスタのベースとの間に、位相分割回路の反転出力
信号のロウレベルをクランプするダイオード形態の第4
のMOSFETを設けることで、NTL回路の出力信号
振幅を制限し、その動作速度をさらに高速化できるとい
う効果が得られる。
(3)上記ti)項及び(2)項により、NTL回路を
搭載する高速論理集積回路装置等の高速化及び低消費電
力比を図りつつ、そのチップサイズを縮小し、低コスト
化を推進できるという効果が得られる。
搭載する高速論理集積回路装置等の高速化及び低消費電
力比を図りつつ、そのチップサイズを縮小し、低コスト
化を推進できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない0例えば、R1図におい
て、NTL回路は、位相分割回路を構成するMO3FE
TQI l及びQlが並列又は直列形、@とされる複数
のNチャンネルMO3FET又はPチャンネルMO5F
ETに置き換えられることで、任意の入力数及び論理機
能を持つことができる。抵抗R1からなる負荷手段は、
MO5FET負荷に置き換えることができる。また、ク
ランプ素子となるMO3FETQ12は、Pチャンネル
MO3FETあるいはバイポーラトランジスタからなる
ダイオードに置き換えることができるし、省略すること
もできる。第2図に示される入力信号Sl及び出力信号
SOならびに各ノードの信号レベルは、この実施例によ
る制約を受けない、さらに、NTL回路の具体的回路構
成や電源電圧の極性及び絶対値ならびにMOSFET及
びトランジスタの導電型等は、種々の実施形態を採りう
る。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない0例えば、R1図におい
て、NTL回路は、位相分割回路を構成するMO3FE
TQI l及びQlが並列又は直列形、@とされる複数
のNチャンネルMO3FET又はPチャンネルMO5F
ETに置き換えられることで、任意の入力数及び論理機
能を持つことができる。抵抗R1からなる負荷手段は、
MO5FET負荷に置き換えることができる。また、ク
ランプ素子となるMO3FETQ12は、Pチャンネル
MO3FETあるいはバイポーラトランジスタからなる
ダイオードに置き換えることができるし、省略すること
もできる。第2図に示される入力信号Sl及び出力信号
SOならびに各ノードの信号レベルは、この実施例によ
る制約を受けない、さらに、NTL回路の具体的回路構
成や電源電圧の極性及び絶対値ならびにMOSFET及
びトランジスタの導電型等は、種々の実施形態を採りう
る。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速コンピュータ等
を構成する高速論理集積回路装置に搭載されるNTL回
路に適用した場合について説明したが、それに限定され
るものではなく、例えば、ゲートアレイ集積回路や各種
の専用論理集積回路装置等に搭載される同様な論理回路
にも通用できる0本発明は、少なくとも位相分割回路及
び出力エミ7タフォロア回路を備える論理回路ならびに
このような論理回路を搭載するディジタル集積回路装置
に広く通用できる。
をその背景となった利用分野である高速コンピュータ等
を構成する高速論理集積回路装置に搭載されるNTL回
路に適用した場合について説明したが、それに限定され
るものではなく、例えば、ゲートアレイ集積回路や各種
の専用論理集積回路装置等に搭載される同様な論理回路
にも通用できる0本発明は、少なくとも位相分割回路及
び出力エミ7タフォロア回路を備える論理回路ならびに
このような論理回路を搭載するディジタル集積回路装置
に広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、NTL回路の位相分割回路を構成する入
力トランジスタを、Nチャンネル型の第1のMOSFE
Tに置き換え、そのコレクタ抵抗を、入力信号を受は上
記第1のMOSFETとともに0M03回路を構成する
Pチャンネル型の第2のMOSFETに置き換えるとと
もに、出カニミッタフナロア回路を構成する出力トラン
ジスタのエミッタ抵抗を、位相分割回路の非反転出力信
号を受けるNチャンネル型の第3のMOSFETに置き
換え、@Iの電源電圧と出力トランジスタのベースとの
間に、位相分割回路の反転出力信号のロウレベルをクラ
ンプするためのダイオード形態のR4のMOSFETを
設けることで、軽負荷時における0M03回路の高速動
作とR3のMOSFETのプルダウン作用ならびに第4
のMOSFETのクランプ作用とによってその動作を高
速化しつつ、NTL回路のレイアウト所要面積を縮小し
、その低消費電力化を図ることができる。その結果、N
TL回路を搭載する高速論理集積回路装置等の高速化及
び低消費電力化を図りつつ、そのチップサイズを縮小し
、低コスト化を推進することができる。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、NTL回路の位相分割回路を構成する入
力トランジスタを、Nチャンネル型の第1のMOSFE
Tに置き換え、そのコレクタ抵抗を、入力信号を受は上
記第1のMOSFETとともに0M03回路を構成する
Pチャンネル型の第2のMOSFETに置き換えるとと
もに、出カニミッタフナロア回路を構成する出力トラン
ジスタのエミッタ抵抗を、位相分割回路の非反転出力信
号を受けるNチャンネル型の第3のMOSFETに置き
換え、@Iの電源電圧と出力トランジスタのベースとの
間に、位相分割回路の反転出力信号のロウレベルをクラ
ンプするためのダイオード形態のR4のMOSFETを
設けることで、軽負荷時における0M03回路の高速動
作とR3のMOSFETのプルダウン作用ならびに第4
のMOSFETのクランプ作用とによってその動作を高
速化しつつ、NTL回路のレイアウト所要面積を縮小し
、その低消費電力化を図ることができる。その結果、N
TL回路を搭載する高速論理集積回路装置等の高速化及
び低消費電力化を図りつつ、そのチップサイズを縮小し
、低コスト化を推進することができる。
第1図は、この発明が通用されたNTL回路の−実り例
を示す回路図、 第2図は、第1図のNTL回路の一例を示す信号波形図
、 第3図は、従来のNTL回路の一例を示す回路図である
。 T1〜T2・・・NPN型バイポーラトランジスタ、Q
l ・−−PチャンネルMO3FET、Qll−Ql3
−・−NチャンネルMO5FET。 R1−R3・・・抵抗。 第 図 第 国 第 図
を示す回路図、 第2図は、第1図のNTL回路の一例を示す信号波形図
、 第3図は、従来のNTL回路の一例を示す回路図である
。 T1〜T2・・・NPN型バイポーラトランジスタ、Q
l ・−−PチャンネルMO3FET、Qll−Ql3
−・−NチャンネルMO5FET。 R1−R3・・・抵抗。 第 図 第 国 第 図
Claims (1)
- 【特許請求の範囲】 1、そのゲートに入力信号を受ける第1導電型の第1の
MOSFETと、第1の電源電圧と上記第1のMOSF
ETのドレインとの間に設けられそのゲートに上記入力
信号を受ける第2導電型の第2のMOSFETと、上記
第1のMOSFETのソースと第2の電源電圧との間に
設けられる負荷手段と、第1の電源電圧と回路の出力端
子との間に設けられそのベースに上記第1のMOSFB
Tのドレイン電位を受ける出力トランジスタと、上記回
路の出力端子と第2の電源電圧との間に設けられそのゲ
ートに上記第1のMOSFETのソース電位を受ける第
1導電型の第3のMOSFETとを含むことを特徴とす
る論理回路。 2、上記論理回路は、第1の電源電圧と上記出力トラン
ジスタのベースとの間に設けられダイオード形態とされ
る第4のMOSFETを含むものであることを特徴とす
る特許請求の範囲第1項記載の論理回路。 3、上記論理回路は、高速コンピュータを構成する高速
論理集積回路装置に搭載されるNTL回路であることを
特徴とする特許請求の範囲第1項又は第2項記載の論理
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2250211A JPH04130821A (ja) | 1990-09-21 | 1990-09-21 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2250211A JPH04130821A (ja) | 1990-09-21 | 1990-09-21 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04130821A true JPH04130821A (ja) | 1992-05-01 |
Family
ID=17204478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2250211A Pending JPH04130821A (ja) | 1990-09-21 | 1990-09-21 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04130821A (ja) |
-
1990
- 1990-09-21 JP JP2250211A patent/JPH04130821A/ja active Pending
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