JPH04130821A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、論理回路に関し、例えば、高速コンピュー
タ等を構成する高速論理集積回路装置に搭載されるＮＴ
Ｌ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉｃ）
回路に利用して特に有効な技術に関する。

〔従来の技術〕

入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニミッタフォロア回路とを含む
ＮＴＬ回路がある。

ＮＴＬ回路については、例えば、特開昭６３−１２４６
１５号公報に記載されている。

〔発明が解決しようとする課題〕

本願発明者等は、この発明に先立って、Ｎ　Ｔ　Ｌ回路
の高速化及び低消費電力化を図ろうと試み、次のような
問題点に気付いた。すなわち、ＮＴＬ回路は、第３図に
例示されるように、位相分割回路の入力トランジスタＴ
２のコレクタ負荷又はエミー／夕負荷として設けられる
抵抗Ｒ２及びＲ１を含み、また出カニミッタフォロア回
路の出力トランジスタＴｌのエミッタ負荷として設けら
れる抵抗Ｒ３を含む。これらの抵抗は、位相分割回路又
は出カニミッタフォロア回路に対してそれぞれの抵抗値
によって決まる定常的な動作型流を流す゛。

このため、ＮＴＬ回路の低消費電力化を推進するには、
上記抵抗Ｒ１〜Ｒ３の抵抗値を出来るだけ大きくするこ
とが必要となる。ところが、これらの抵抗値を大きくし
た場合、逆にＮＴＬ回路の入力特性が悪化し、その高速
動作が妨げられる。また、半導体集積回路に形成される
抵抗素子は、周知のように、その抵抗値に比例した比較
的大きなレイアウト所要面積を必要とする。したがって
、低消費電力化を図るために上記抵抗Ｒ１〜Ｒ３の抵抗
値を大きくした場合、ＮＴＬ回路のレイアウト所要面積
が増大する。その結果、ＮＴＬ回路を搭載する高速論理
集積回路装置等のチップ面積が増大し、その低コスト化
が妨げられる。

この発明の目的は、高速化及びレイアウト所要面積の縮
小化を図りつつ低消費電力化を図ったＮＴＬ回路を提供
することにある。

この発明の他の目的は、Ｎ　Ｔ　Ｌ回路を搭載する高速
論理集積回路装置等の高速化及び低消費電力化を図りつ
つ、チップサイズを縮小し、その低コスト化を推進する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＮＴＬ回路の位相分割回路を構成する入力ト
ランジスタを、Ｎチャンネル型の第１のＭＯＳＦＥＴに
置き換え、そのコレクタ抵抗を、入力信号を受は上記第
１のＭＯＳＦＥＴとともに０Ｍ０３回路を構成するＰチ
ャンネル型の第２のＭＯＳＦＥＴに置き換える。また、
出力エミッタフォロア回路を構成する出力トランジスタ
のエミッタ抵抗を、位相分割回路の非反転出力信号を受
けるＮチャンネル型の＠３のＭＯＳＦＥＴに置き換え、
第１の電源電圧と出力トランジスタのヘースとの間に、
位相分割回路の反転出力ＩＲ号のロウレベルをクランプ
するためのダイオード形態の第４のＭＯＳＦＥＴを設け
る。

Ｃ作　用〕 上記した手段によれば、軽負荷時におけるＣＭＯ８回路
の高速動作と第３のＭＯＳＦＥＴのプルダウン作用なら
びに第４のＭＯＳＦＥＴのクランプ作用とによってその
動作を高速化しつつ、ＮＴＬ回路のレイアウト所要面積
を縮小し、その低消費電力化を図ることができる。その
結果、ＮＴＬ回路を搭載する高速論理集積回路装置等の
高速化及び低消費電力化を図りつつ、そのチップサイズ
を縮小し、低コスト化を推進できる。

Ｃ実施例〕 ＠１図には、この発明が通用されたＮＴＬ回路の一実施
例の回路図が示されている。また、第２図には、＄１図
のＮＴＬ回路の一実施例の信号波形図が示されている。

これらの図をもとに、この実施例のＮＴＬ回路の構成と
動作の概要ならびにその特徴について説明する。

なお、この実施例のＮＴＬ回路は、特に制限されないが
、同様な多数のＮＴＬ回路とともに、高速コンピュータ
等を構成する高速論理集積回路装置に搭載される。第１
図の各回路素子は、特に制限されないが、高速論理集積
回路装置を構成する他の回路素子とともに、単結晶シリ
コンのような１個の半導体基板上に形成される。第１図
において、そのチャンネル（バックゲート）部に矢印が
付されるＭＯＳＦＥＴ　（金Ｎ酸化物半導体型電界効果
トランジスタ。このｑｍｉｉＦでは、ＭＯＳＦＥＴをし
て絶縁ゲート型電界効果トランジスタの総称とする）は
Ｐチャンネル型であって、矢印の付されないＮチャンネ
ルＭＯ３ＦＥＴと区別して示される。また、図示される
トランジスタ（この明細書では、バイポーラトランジス
タを単にトランジスタと略称する）は、特に制限されな
いが、すべてＮ　Ｐ　Ｎ型トランジスタである。

＄１図において、この実施例のＮＴＬ回路は、特に制限
されないが、そのゲートに所定の入力信号ＳＩを受ける
Ｎチャンネル型（第１導亀型）の入力ＭＯ５ＦＥＴＱＩ
　１　　（第１のＭＯＳＦＥＴ）を含む。入力ＭＯ３Ｆ
ＥＴＱＩ　ｌのドレインと回路の接地電位ＧＮＤ　（第
１の電源電圧）との間には、Ｐチャンネル型（第２導電
型）のＭＯ３ＦＥＴＱＩ　　（第２のＭＯＳＦＥＴ）が
設けられ、そのソースと電源電圧ＶＥＥ　（第２の電源
電圧）との間には、特に制限されないが、抵抗Ｒ１から
なる負荷手段が設けられる。

ここで、電源電圧ＶＥＥは、特に制限されないが、−２
，ＯＶのような負の電＃！亀圧とされ、入力信号ＳＩは
、第２図に例示されるように、例えばそのハイレベルを
−ＶＩＥとしそのロウレベルを（ＶＴＨ”ＶＢＥ）とす
る比較的小振幅のディジタル信号とされる。どうまでも
なく、ＶＴＲは、ＮチャンネルＭＯＳＦＥＴのしきい値
電圧を示し、ＶＩＥは、ＮＰＮ型バイポーラトランジス
タのベース・エミッタ電圧を示す。

これらのことから、ＭＯ３ＦＥＴＱＩは、入力ＭＯ３Ｆ
ＥＴＱＩ　ｌに対するアクティブなドレイン負荷として
作用して、この入力ＭＯＳＦＥＴＱ１１とともに一つの
ＣＭ　ＯＳ　（相補型ＭＯ３）インバータ回路を構成し
、さらに、ＭＯＳＦＥＴＱｌｌ及び抵抗Ｒ１とともにこ
のＮＴＬ回路の位相分割回路を構成する。入力ＭＯ３Ｆ
ＥＴＱＩ　ｌのドレイン電位は、位相分割回路の反転−
力信号ｎｌとされ、そのソース電位は、位相分割回路の
非反転出力信号ｎ２とされる。

Ｎ　Ｔ　Ｌ回路は、さらに、回路の接地電位と回路の出
力端子ＳＯとの間に設けられる出力トランジスタＴＩを
含む。この出力トランジスタＴＩのベースは、入力Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１１のドレインすなわち位相分
割回路の反転出力ノードに結合され、そのエミッタすな
わち回路の出力端子ＳＯは、ＮチャンネルＭＯ５ＦＥＴ
Ｑ１３　（第３のＭＯＳＦＥＴ）を介して電源電圧ＶＥ
Ｅに結合される０Ｍ０５ＦＥＴＱＩ　３のゲートは、入
力ＭＯ５ＦＥＴＱｌｌのソースすなわち位相分割回路の
非反転出力ノードに結合される。これにより、Ｍ　ＯＳ
　Ｆ　ＥＴＱ１３は、出力トランジスタＴｌに対するア
クティブなエミッタ負荷として作用し、出力トランジス
タＴＩとともにこのＮＴＬ回路の出カニミッタフォロア
回路を構成する。

この実施例のＮＴＬ回路において、回路の接地電位と出
力トランジスタＴｌのベースすなわち位相分割回路の反
転出力ノードとの間には、ＮチャンネルＭＯ５ＦＥＴＱ
１２　（第４のＭＯＳＦＥＴ）が設けられる。このＭＯ
３ＦＥＴＱＩ　２は、そのゲート及びドレインが共通結
合されることで、ダイオード形態とされる。その結果、
ＭＯＳＦＥＴＱ１２はいわゆるクランプ素子として作用
し、位相分割回路の反転出力信号ｎ１のロウレベルをそ
のしきい値電圧ｖＴＨによって制限する。

入力信号ｓｉが−（ＶＴｌ（＋ＶｅＥ）のようなロウレ
ベルとされるとき、ＮＴＬ回路では、入力ＭＯ３ＦＥＴ
ＱＩ　ｌがほぼオフ状態となり、ＭＯＳＦＥＴＱｌがオ
ン状態となる。このため、位相分割回路の反転出力信号
ｎ１は、第２図に示されるように、回路の接地電位Ｇ　
Ｎ　Ｄのようなハイレベルとされる。また、位相分割回
路の非反転出力信号ｎ２は、所定のロウレベルＶＩＬと
なり、ＭＯＳＦＥＴＱ１３がオフ状態となる。これによ
り、回路の出力信号ＳＯは、位相分割回路の反転出力信
号ｎｌのハイレベルより出力トランジスタＴｌのベース
・エミッタ電圧分だけ低い−ＶｆＩＥのようなハイレベ
ルとされる。

このとき、位相分割回路の反転出力信号ｎｌのハイレベ
ル変化は、ＭＯ３ＦＥＴＱＩのプルアップ作用によって
高速化され、回路の出力端子ＳＯに結合される比較的大
きな負荷容量は、出力トランジスタＴＩを介して急速に
チャージされる。また、位相分割回路では、前述のよう
に、入力ＭＯ３ＦＥＴＱＩＩがほぼオフ状態とされ、出
力エミ７タフォロア回路では、ＭＯ３ＦＥＴＱＩ　３が
オフ状態とされる。これらのことから、Ｎ　Ｔ　Ｌ回路
の出力信号ＳＯのハイレベル変化が高速化されるととも
に、位相分割回路及び出力エミッタフォロア回路の動作
電流が削減され、Ｎ　Ｔ　Ｌ回路の低消費電力化が図ら
れる。

一方、入力信号Ｓｆが−ＶＢＨのようなハイレベルとさ
れると、ＮＴＬ回路では、入力ＭＯ３ＦＥＴＱＩＩがオ
ン状態となり、ＭＯ３ＦＥＴＱＩがほぼオフ状態となる
。このため、位相分割回路の反転出力信号ｎ１は、第２
図に示されるように、ＭＯ３ＦＥＴＱＩ　２（７）クラ
ンプ作用により−ｖｒ。

のようなロウレベルとされる。また、位相分割回路の非
反転出力信号ｎ２が所定のハイレベルＶＩＨとされ、Ｍ
Ｏ３ＦＥＴＱ１３がオン状態となる。

これにより、回路の出力信号ＳＯが、上記反転出力信号
ｎｌのロウレベルより出力トランジスタＴＩのベース・
エミンタ電圧分だけ低い−（Ｖ　ＴＨ十Ｖ８Ｅ）のよう
なロウレベルとされる。

このとき、位相分割回路の反転出力信号ｎｌのロウレベ
ル変化は、入力ＭＯ５ＦＥＴＱＩ　ｌがオン状態とされ
ることで高速化され、回路の出力端子ＳＯに結合される
比較的大きな負荷容量は、ＭＯ５ＦＥＴＱ１３を介して
急速にディスチャージされる。そして、位相分割回路で
は、前述のように、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１がは
ぼ万フ状態とされる。

これにより、ＮＴＬ回路の出力信号ＳＯのロウレベル変
化か高速化されるとともに、位相分割回路の動作電流が
削減され、ＮＴＬ回路の低消費電力化が図られる。

つまり、この実施例のＮＴＬ回路では、入力ＭＯ８ＦＥ
ＴＱＩ　１とそのドレイン負荷として設けられるＭＯ５
ＦＥＴＱＩによってＣＭＯＳインバータ回路が構成され
、このＣＭＯＳインバータ回路の負荷は、はぼ出力トラ
ンジスタＴＩのベース容量のみに限定される０周知のよ
うに、ＣＭＯ３回路の軽負荷時における動作速度は、通
常のバイポーラ・ＣＭＯ３回路よりも速いものとなる。

このため、ＮＴＬ回路の動作速度が、その出力信号振幅
がＭＯ３ＦＥＴＱＩ　２によって制限され、回路の出力
端子ＳＯに結合される負荷容量がプルダウンＭＯ５ＦＥ
ＴＱ１３によって急速にディスチャージされることもあ
いまって、大幅に高速化される。また、これらのＭＯＳ
ＦＥＴが相補的にオン状態とされ、ＭＯ５ＦＥＴＱＩ　
３が選択的にオン状態とされることで、位相分割回路及
び出カニミッタフォロア回路の動作電流が削減され、Ｎ
ＴＬ回路の低消費電力化が図られる。

なお、この実施例のＮＴＬ回路では、出力トランジスタ
Ｔｌ及び抵抗Ｒ１を除くすべての回路素子が高集積化が
可能なＭＯＳＦＥＴに置き換えられるため、相応してＮ
ＴＬ回路のレイアウト所要面積が縮小される。その結果
、ＮＴＬ回路を搭載する高速論理集積回路装置のチップ
サイズが小型化され、その低コスト化が図られる。

以上の本実施例に示されるように、この発明を高速論理
集積回路装置等に搭載されるＮＴＬｕ路等の論理回路に
適用することで、次のような作用効果が得られる。すな
わち、 （１１Ｎ　Ｔ　Ｌ回路の位相分割回路を構成する入力ト
ランジスタを、Ｎチャンネル型の第１のＭＯＳＦＥＴに
置き換え、そのコレクタ抵抗を、入力信号を受は上記第
１のＭＯＳ　Ｆ　ＥＴとともにＣＭＯ３回路を構成する
Ｐチャンネル型の第２のＭＯＳＦＥＴに置き換えるとと
もに、出カニミッタフォロア回路を構成する出力トラン
ジスタのエミッタ抵抗を、位相骨ｉ！ＩＪ回路の非反転
出力信号を受けるＮチャンネル型の第３のＭＯＳＦＥＴ
に置き換えることで、軽負荷時におけるＣＭＯ５回路の
高速動作と第３のＭＯＳＦＥＴのプルダウン作用とによ
ってその動作を高速化しつつ、Ｎ　Ｔ　Ｌ回路のレイア
ウト所要面積を縮小し、その低消費電力化を図ることが
できるという効果が得られる。

（２１上記（１１項において、第１の電源電圧と出力ト
ランジスタのベースとの間に、位相分割回路の反転出力
信号のロウレベルをクランプするダイオード形態の第４
のＭＯＳＦＥＴを設けることで、ＮＴＬ回路の出力信号
振幅を制限し、その動作速度をさらに高速化できるとい
う効果が得られる。

（３）上記ｔｉ）項及び（２）項により、ＮＴＬ回路を
搭載する高速論理集積回路装置等の高速化及び低消費電
力比を図りつつ、そのチップサイズを縮小し、低コスト
化を推進できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、Ｒ１図におい
て、ＮＴＬ回路は、位相分割回路を構成するＭＯ３ＦＥ
ＴＱＩ　ｌ及びＱｌが並列又は直列形、＠とされる複数
のＮチャンネルＭＯ３ＦＥＴ又はＰチャンネルＭＯ５Ｆ
ＥＴに置き換えられることで、任意の入力数及び論理機
能を持つことができる。抵抗Ｒ１からなる負荷手段は、
ＭＯ５ＦＥＴ負荷に置き換えることができる。また、ク
ランプ素子となるＭＯ３ＦＥＴＱ１２は、Ｐチャンネル
ＭＯ３ＦＥＴあるいはバイポーラトランジスタからなる
ダイオードに置き換えることができるし、省略すること
もできる。第２図に示される入力信号Ｓｌ及び出力信号
ＳＯならびに各ノードの信号レベルは、この実施例によ
る制約を受けない、さらに、ＮＴＬ回路の具体的回路構
成や電源電圧の極性及び絶対値ならびにＭＯＳＦＥＴ及
びトランジスタの導電型等は、種々の実施形態を採りう
る。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速コンピュータ等
を構成する高速論理集積回路装置に搭載されるＮＴＬ回
路に適用した場合について説明したが、それに限定され
るものではなく、例えば、ゲートアレイ集積回路や各種
の専用論理集積回路装置等に搭載される同様な論理回路
にも通用できる０本発明は、少なくとも位相分割回路及
び出力エミ７タフォロア回路を備える論理回路ならびに
このような論理回路を搭載するディジタル集積回路装置
に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＮＴＬ回路の位相分割回路を構成する入
力トランジスタを、Ｎチャンネル型の第１のＭＯＳＦＥ
Ｔに置き換え、そのコレクタ抵抗を、入力信号を受は上
記第１のＭＯＳＦＥＴとともに０Ｍ０３回路を構成する
Ｐチャンネル型の第２のＭＯＳＦＥＴに置き換えるとと
もに、出カニミッタフナロア回路を構成する出力トラン
ジスタのエミッタ抵抗を、位相分割回路の非反転出力信
号を受けるＮチャンネル型の第３のＭＯＳＦＥＴに置き
換え、＠Ｉの電源電圧と出力トランジスタのベースとの
間に、位相分割回路の反転出力信号のロウレベルをクラ
ンプするためのダイオード形態のＲ４のＭＯＳＦＥＴを
設けることで、軽負荷時における０Ｍ０３回路の高速動
作とＲ３のＭＯＳＦＥＴのプルダウン作用ならびに第４
のＭＯＳＦＥＴのクランプ作用とによってその動作を高
速化しつつ、ＮＴＬ回路のレイアウト所要面積を縮小し
、その低消費電力化を図ることができる。その結果、Ｎ
ＴＬ回路を搭載する高速論理集積回路装置等の高速化及
び低消費電力化を図りつつ、そのチップサイズを縮小し
、低コスト化を推進することができる。

【図面の簡単な説明】

第１図は、この発明が通用されたＮＴＬ回路の−実り例
を示す回路図、 第２図は、第１図のＮＴＬ回路の一例を示す信号波形図
、 第３図は、従来のＮＴＬ回路の一例を示す回路図である
。 Ｔ１〜Ｔ２・・・ＮＰＮ型バイポーラトランジスタ、Ｑ
ｌ　・−−ＰチャンネルＭＯ３ＦＥＴ、Ｑｌｌ−Ｑｌ３
−・−ＮチャンネルＭＯ５ＦＥＴ。 Ｒ１−Ｒ３・・・抵抗。 第 図 第 国 第 図

Claims (1)

1. 【特許請求の範囲】 １、そのゲートに入力信号を受ける第１導電型の第１の
   ＭＯＳＦＥＴと、第１の電源電圧と上記第１のＭＯＳＦ
   ＥＴのドレインとの間に設けられそのゲートに上記入力
   信号を受ける第２導電型の第２のＭＯＳＦＥＴと、上記
   第１のＭＯＳＦＥＴのソースと第２の電源電圧との間に
   設けられる負荷手段と、第１の電源電圧と回路の出力端
   子との間に設けられそのベースに上記第１のＭＯＳＦＢ
   Ｔのドレイン電位を受ける出力トランジスタと、上記回
   路の出力端子と第２の電源電圧との間に設けられそのゲ
   ートに上記第１のＭＯＳＦＥＴのソース電位を受ける第
   １導電型の第３のＭＯＳＦＥＴとを含むことを特徴とす
   る論理回路。 ２、上記論理回路は、第１の電源電圧と上記出力トラン
   ジスタのベースとの間に設けられダイオード形態とされ
   る第４のＭＯＳＦＥＴを含むものであることを特徴とす
   る特許請求の範囲第１項記載の論理回路。 ３、上記論理回路は、高速コンピュータを構成する高速
   論理集積回路装置に搭載されるＮＴＬ回路であることを
   特徴とする特許請求の範囲第１項又は第２項記載の論理
   回路。