JPH0443674A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0443674A JPH0443674A JP2152056A JP15205690A JPH0443674A JP H0443674 A JPH0443674 A JP H0443674A JP 2152056 A JP2152056 A JP 2152056A JP 15205690 A JP15205690 A JP 15205690A JP H0443674 A JPH0443674 A JP H0443674A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置およびその製造方法に関する
ものである。
ものである。
従来の技術
近年、ＤＲＡＭの高集積化、大容量化に伴い、チップサ
イズの約半分を占有するメモリセルの高集積化が必須の
ものとなっている。しだ力（って、これらのメモリセル
には微細化の要求から、メモノとしての信頼性を確保す
ることが必要である。
イズの約半分を占有するメモリセルの高集積化が必須の
ものとなっている。しだ力（って、これらのメモリセル
には微細化の要求から、メモノとしての信頼性を確保す
ることが必要である。
信頼性確保の一つとして十分なセル容量（４０ｆＦ以上
）をもつという要求を満足するために、セル容量素子の
構造は従来の平板型容量に代わって、三次元構造をもつ
溝掘り構造容量、積層構造容量等が提案されている。
）をもつという要求を満足するために、セル容量素子の
構造は従来の平板型容量に代わって、三次元構造をもつ
溝掘り構造容量、積層構造容量等が提案されている。
第３図は三次元積層構造を有するメモリセルの容量部分
の断面図である。
の断面図である。
第３図において、１はＰ型シリコン基板、２はＰ型ウェ
ル領域、３は分離酸化膜、４は選択トランジスタ、５は
Ｎ型拡散層、６は酸化シリコン膜、７は多結晶シリコン
電極、１１は酸化シリコン／窒化シリコン／酸化シリコ
ン積層絶縁膜、１２は多結晶シリコン電極である。
ル領域、３は分離酸化膜、４は選択トランジスタ、５は
Ｎ型拡散層、６は酸化シリコン膜、７は多結晶シリコン
電極、１１は酸化シリコン／窒化シリコン／酸化シリコ
ン積層絶縁膜、１２は多結晶シリコン電極である。
Ｐ型シリコン基板１と同一または反対導電型のＮ型拡散
層５を有するシリコン基板１上に形成された酸化シリコ
ン膜６の所定の部分にＮ型拡散層５と電気的に接続され
た多結晶シリコン膜を形成した後、多結晶シリコン膜を
公知のフォトリソグラフィー技術とドライエツチング技
術により加工し容量の下部電極となる多結晶シリコン電
極７を形成する。次に、多結晶シリコン電極７表面に薄
い酸化シリコン膜を形成する。その後、非常に薄い酸化
シリコン膜上に窒化シリコン膜を堆積し、窒化シリコン
膜表面を熱酸化して、酸化シリコン膜を形成する。この
ように酸化シリコン膜／窒化シリコン膜／酸化シリコン
膜積層絶縁膜１１を形成する。その後、容量の上部電極
となる多結晶シリコン電極１２を堆積することで、多結
晶シリコンを電極とし、窒化シリコン膜および酸化シリ
コン膜による積層絶縁膜１１を絶縁膜とする単導体容量
が形成される。この構造の容量素子では電極である多結
晶シリコン電極７の側壁部分にも容量が形成され、また
絶縁膜が酸化シリコン膜と窒化シリコン膜の積層絶縁膜
１１であるため、酸化シフコン膜単体に比べて高い誘電
率となり、平板容量に比べて大きな容量が確保できる。
層５を有するシリコン基板１上に形成された酸化シリコ
ン膜６の所定の部分にＮ型拡散層５と電気的に接続され
た多結晶シリコン膜を形成した後、多結晶シリコン膜を
公知のフォトリソグラフィー技術とドライエツチング技
術により加工し容量の下部電極となる多結晶シリコン電
極７を形成する。次に、多結晶シリコン電極７表面に薄
い酸化シリコン膜を形成する。その後、非常に薄い酸化
シリコン膜上に窒化シリコン膜を堆積し、窒化シリコン
膜表面を熱酸化して、酸化シリコン膜を形成する。この
ように酸化シリコン膜／窒化シリコン膜／酸化シリコン
膜積層絶縁膜１１を形成する。その後、容量の上部電極
となる多結晶シリコン電極１２を堆積することで、多結
晶シリコンを電極とし、窒化シリコン膜および酸化シリ
コン膜による積層絶縁膜１１を絶縁膜とする単導体容量
が形成される。この構造の容量素子では電極である多結
晶シリコン電極７の側壁部分にも容量が形成され、また
絶縁膜が酸化シリコン膜と窒化シリコン膜の積層絶縁膜
１１であるため、酸化シフコン膜単体に比べて高い誘電
率となり、平板容量に比べて大きな容量が確保できる。
発明が解決しようとする課題
絶縁膜が三次元積層構造をもつ容量素子は、電極である
多結晶シリコン膜の側壁部も容量として利用できる。こ
のため、平板型容量に比べて同じ占有面積で大きな容量
を確保することができる。
多結晶シリコン膜の側壁部も容量として利用できる。こ
のため、平板型容量に比べて同じ占有面積で大きな容量
を確保することができる。
特に、下部の電極を表面の凹凸の大きい絶縁膜上に形成
したり、下部電極と上部電極を交互に櫛型に配置したり
して、多層の積層構造をとることにより大きな容量を確
保することができる。容量絶縁膜としては酸化シリコン
膜や酸化シリコン膜と窒化シリコン膜積層絶縁膜１１が
用いられている。
したり、下部電極と上部電極を交互に櫛型に配置したり
して、多層の積層構造をとることにより大きな容量を確
保することができる。容量絶縁膜としては酸化シリコン
膜や酸化シリコン膜と窒化シリコン膜積層絶縁膜１１が
用いられている。
しかし、酸化シリコン膜の比誘電率は３．９であり、酸
化シリコン膜に比べて誘電率の高い窒化シリコン膜にお
いても比誘電率はたかだか７．０にすぎず、これらの膜
を積層構造にしても５〜６程度の比誘電率しか得ること
ができない。したがって、いかにトレンチ構造やスタッ
ク構造、トレンチおよびスタックの複合構造を用いても
、これ以上のメモリセル容量の増大には限界がある。す
なわちメモリーセルが一層微細化させることに対しては
、セル容量の不足が生ずる。このため、近年これらの酸
化シリコン膜や窒化シリコン膜に代わり誘電率の高い酸
化タンタル膜（Ｔａ２０５）が研究されている。酸化タ
ンタル膜は比誘電率が２０〜２８と高いため、同一の膜
厚、電極面積で酸化シリコン膜に比べて５〜７倍、窒化
シリコン膜に対しても３〜４倍のセル容量を実現するこ
とができる。したがって、確保すべきセル容量が従来と
同じであるならば、セル面積を１／３〜１／７に縮小す
ることができる。しかし、実際に酸化タンタル膜を多結
晶シリコン膜および単結晶シリコン膜−トに形成した場
合、多結晶シリコン膜および単結晶シリコン膜上には自
然酸化により１〜２ ｎ ｍの酸化シフコン膜が成長す
る。このため、この上に高誘電率の酸化タンタル膜を形
成しても、自然酸化膜と酸化タンタル膜の複合膜となり
、その誘電率は酸化タンタル膜単層に比べて１／３〜１
／４に減少してしまう。この現象は、容量絶縁膜として
窒化シリコン膜と酸化タンタル膜の複合膜を用いた場合
でも同様に生じ、自然酸化膜の存在により実効的な膜厚
が厚くなり、十分なセル容量を確保できない。また、こ
の自然酸化膜を公知のエツチング法により除去したり、
さらに公知の技術により多結晶シリコン膜およびｍ結晶
シリコン膜上に自然酸化膜が成長しないように取り扱い
を行い、自然酸化膜の存在しない清浄なシリコン表面を
得たとしても、酸化タンタル膜はシリコンとの反応性が
高（熱処理により容易に金属タンタルに還元される。こ
のため絶綾膜としての漏れ電流および誘電率を太き（損
う原因となる。
化シリコン膜に比べて誘電率の高い窒化シリコン膜にお
いても比誘電率はたかだか７．０にすぎず、これらの膜
を積層構造にしても５〜６程度の比誘電率しか得ること
ができない。したがって、いかにトレンチ構造やスタッ
ク構造、トレンチおよびスタックの複合構造を用いても
、これ以上のメモリセル容量の増大には限界がある。す
なわちメモリーセルが一層微細化させることに対しては
、セル容量の不足が生ずる。このため、近年これらの酸
化シリコン膜や窒化シリコン膜に代わり誘電率の高い酸
化タンタル膜（Ｔａ２０５）が研究されている。酸化タ
ンタル膜は比誘電率が２０〜２８と高いため、同一の膜
厚、電極面積で酸化シリコン膜に比べて５〜７倍、窒化
シリコン膜に対しても３〜４倍のセル容量を実現するこ
とができる。したがって、確保すべきセル容量が従来と
同じであるならば、セル面積を１／３〜１／７に縮小す
ることができる。しかし、実際に酸化タンタル膜を多結
晶シリコン膜および単結晶シリコン膜−トに形成した場
合、多結晶シリコン膜および単結晶シリコン膜上には自
然酸化により１〜２ ｎ ｍの酸化シフコン膜が成長す
る。このため、この上に高誘電率の酸化タンタル膜を形
成しても、自然酸化膜と酸化タンタル膜の複合膜となり
、その誘電率は酸化タンタル膜単層に比べて１／３〜１
／４に減少してしまう。この現象は、容量絶縁膜として
窒化シリコン膜と酸化タンタル膜の複合膜を用いた場合
でも同様に生じ、自然酸化膜の存在により実効的な膜厚
が厚くなり、十分なセル容量を確保できない。また、こ
の自然酸化膜を公知のエツチング法により除去したり、
さらに公知の技術により多結晶シリコン膜およびｍ結晶
シリコン膜上に自然酸化膜が成長しないように取り扱い
を行い、自然酸化膜の存在しない清浄なシリコン表面を
得たとしても、酸化タンタル膜はシリコンとの反応性が
高（熱処理により容易に金属タンタルに還元される。こ
のため絶綾膜としての漏れ電流および誘電率を太き（損
う原因となる。
本発明は、前記セル容量の不足を解決するためのもので
、容量絶縁膜としての酸化タンタル膜の高誘電率を有し
ながら、容量電極に起因する誘電率の低下や、酸化タン
タル膜の不安定性を抑制し、さらにセル容量を増大させ
る構造を備えた半導体記憶装置の製造方法を提供するこ
とを目的とする。
、容量絶縁膜としての酸化タンタル膜の高誘電率を有し
ながら、容量電極に起因する誘電率の低下や、酸化タン
タル膜の不安定性を抑制し、さらにセル容量を増大させ
る構造を備えた半導体記憶装置の製造方法を提供するこ
とを目的とする。
課題を解決するための手段
本発明の半導体記憶装置の製造方法は、一導電型のシリ
コン基板上に形成された基板と同一の導電型を有するウ
ェル領域内に、ウェルの導電型とは逆の導電型の拡散層
を形成する工程と、この拡散層と電気的に接続され、メ
モリセル容量の一方を構成する第１の導電層として導電
性の多結晶シリコン膜を形成する工程と、第１の導電層
である多結晶シリコン上に窒化チタン膜を形成する工程
と、窒化チタン膜上に、容量絶縁膜として酸化タンタル
膜を形成する工程と、酸化タンタル膜上に、セル容量を
形成する第２の導電層を形成する工程を備えている。
コン基板上に形成された基板と同一の導電型を有するウ
ェル領域内に、ウェルの導電型とは逆の導電型の拡散層
を形成する工程と、この拡散層と電気的に接続され、メ
モリセル容量の一方を構成する第１の導電層として導電
性の多結晶シリコン膜を形成する工程と、第１の導電層
である多結晶シリコン上に窒化チタン膜を形成する工程
と、窒化チタン膜上に、容量絶縁膜として酸化タンタル
膜を形成する工程と、酸化タンタル膜上に、セル容量を
形成する第２の導電層を形成する工程を備えている。
作用
この製造方法により形成された構造のメモリセルによる
と、多結晶シリコン膜上に形成された透明導電層である
窒化チタン膜の存在により、セル容量は多結晶シリコン
膜上の自然酸化膜の影響を受けることな（、さらに窒化
チタン膜が、容量絶縁膜である酸化タンタル膜と多結晶
シリコン膜との反応に対して障壁となる。このようにし
て酸化タンタル膜の特徴である比誘電率２０〜２８とい
う高誘電率を活用することができる。その結果、メモリ
セル容量として必要な容量を従来構造と同一であり、か
つ酸化タンタル膜の膜厚を従来構造と同一膜厚とすれば
、酸化シリコン膜を容量絶縁膜として用いた場合の１１
５〜１／７、酸化シリコン膜と窒化シリコン膜の複合膜
を用いた場合の１／４〜１１５のセル面積のメモリセル
を実現することができる。
と、多結晶シリコン膜上に形成された透明導電層である
窒化チタン膜の存在により、セル容量は多結晶シリコン
膜上の自然酸化膜の影響を受けることな（、さらに窒化
チタン膜が、容量絶縁膜である酸化タンタル膜と多結晶
シリコン膜との反応に対して障壁となる。このようにし
て酸化タンタル膜の特徴である比誘電率２０〜２８とい
う高誘電率を活用することができる。その結果、メモリ
セル容量として必要な容量を従来構造と同一であり、か
つ酸化タンタル膜の膜厚を従来構造と同一膜厚とすれば
、酸化シリコン膜を容量絶縁膜として用いた場合の１１
５〜１／７、酸化シリコン膜と窒化シリコン膜の複合膜
を用いた場合の１／４〜１１５のセル面積のメモリセル
を実現することができる。
実施例
本発明の具体的な実施例を図面を用いて駁明する。第１
図は、本発明の一実施例としてセル容量電極の一方に導
電性の多結晶シリコン膜を用いた場合のスタックキャパ
シタセルの第１の実施例である。Ｐ型（１００）面、比
抵抗５〜２０ΩｃＩ１１のシリコン基板１上に公知の選
択拡散技術により深さ３−２ ｕ ｍ ％平均濃度３Ｘ
１０１６／ｃ−のＰ型ウェル２を形成し、このウェル上
に、公知の選択酸化法により分離酸化膜３、さらにメモ
リセル選択用のトランジスタ４をあらかじめ形成する。
図は、本発明の一実施例としてセル容量電極の一方に導
電性の多結晶シリコン膜を用いた場合のスタックキャパ
シタセルの第１の実施例である。Ｐ型（１００）面、比
抵抗５〜２０ΩｃＩ１１のシリコン基板１上に公知の選
択拡散技術により深さ３−２ ｕ ｍ ％平均濃度３Ｘ
１０１６／ｃ−のＰ型ウェル２を形成し、このウェル上
に、公知の選択酸化法により分離酸化膜３、さらにメモ
リセル選択用のトランジスタ４をあらかじめ形成する。
この選択トランジスタ４にはあらかじめしきい値電圧制
御のためのチャネルドープが行われている。トランジス
タの構造は公知の酸化膜の側壁によるライトリ−ドープ
トドレイン（Ｌ Ｄ Ｉ） ）構造となっており、ソー
スおよびドレイン領域にはＮ型拡散層５が形成されてい
る（第１図（ａ））。この後、ウェル上および選択トラ
ンジスタ４上に、セル容量を形成することになるので、
選択トランジスタ４とセル容量電極を電気的に絶縁する
ため、６５０℃でテトラエトキシオルソシラン（ＴＥ０
１）を原料としてＬＰＣＶＤ法により酸化膜６を１１０
０ｎ堆積する。その後、ｉ！択トランジスタ４のソース
領域のＮ型拡散層５上の酸化膜６の所定の部分に、選択
トランジスタ４のソース部分と、セル容量電極の一方と
を電気的に接続するためのコンタクト窓を開口する。そ
の後、ＬＰＣＶＤ法により６００℃で燐原子を３ ｘ
１０２０／ｃｊ含有した多結晶シリコン膜を３００ｎｍ
堆積し、公知のフォトリソグラフィー技術により容ｊｕ
ｔ極となる多結晶シリコン電極７を形成する（第１図（
ｂ））。続いてＣＶＤ法によりチタン（Ｔｊ）＃を４０
ｎｍ堆積し、アークランプを熱源とするラビッドサーマ
ルプロセス（ＲＴＰ３法により純アンモニア雰囲気中に
おいて６５０℃で２０秒間窒化処理を施して、窒化チタ
ン（ＴｉＮ）ｌＩ８を形成する。次に公知のフォトリソ
グラフィー技術と選択エツチング技術により窒化チタン
膜８を選択的にエッチし、容量電極となる多結晶シリコ
ン電極７の表面を窒化チタン膜８が覆うようにする。そ
の後、減圧ＣＶＤ法によりＴａ （Ｎ （ＣＨ，）２）
、ガスと酸素ガスを原料として、６５０℃で酸化タンタ
ル（Ｔ ａ ２０６ ）膜９を１０ｎｍ堆積する（第１
図（Ｃ））。その後、セル容量電極のもう一方の電極と
してＣＶＤ法によりタングステン電極１０を２００ｎｍ
堆積し、公知のドライエツチング技術により電極形成を
行いスタック型のメモリーセルを形成する（第１図（ｄ
））。
御のためのチャネルドープが行われている。トランジス
タの構造は公知の酸化膜の側壁によるライトリ−ドープ
トドレイン（Ｌ Ｄ Ｉ） ）構造となっており、ソー
スおよびドレイン領域にはＮ型拡散層５が形成されてい
る（第１図（ａ））。この後、ウェル上および選択トラ
ンジスタ４上に、セル容量を形成することになるので、
選択トランジスタ４とセル容量電極を電気的に絶縁する
ため、６５０℃でテトラエトキシオルソシラン（ＴＥ０
１）を原料としてＬＰＣＶＤ法により酸化膜６を１１０
０ｎ堆積する。その後、ｉ！択トランジスタ４のソース
領域のＮ型拡散層５上の酸化膜６の所定の部分に、選択
トランジスタ４のソース部分と、セル容量電極の一方と
を電気的に接続するためのコンタクト窓を開口する。そ
の後、ＬＰＣＶＤ法により６００℃で燐原子を３ ｘ
１０２０／ｃｊ含有した多結晶シリコン膜を３００ｎｍ
堆積し、公知のフォトリソグラフィー技術により容ｊｕ
ｔ極となる多結晶シリコン電極７を形成する（第１図（
ｂ））。続いてＣＶＤ法によりチタン（Ｔｊ）＃を４０
ｎｍ堆積し、アークランプを熱源とするラビッドサーマ
ルプロセス（ＲＴＰ３法により純アンモニア雰囲気中に
おいて６５０℃で２０秒間窒化処理を施して、窒化チタ
ン（ＴｉＮ）ｌＩ８を形成する。次に公知のフォトリソ
グラフィー技術と選択エツチング技術により窒化チタン
膜８を選択的にエッチし、容量電極となる多結晶シリコ
ン電極７の表面を窒化チタン膜８が覆うようにする。そ
の後、減圧ＣＶＤ法によりＴａ （Ｎ （ＣＨ，）２）
、ガスと酸素ガスを原料として、６５０℃で酸化タンタ
ル（Ｔ ａ ２０６ ）膜９を１０ｎｍ堆積する（第１
図（Ｃ））。その後、セル容量電極のもう一方の電極と
してＣＶＤ法によりタングステン電極１０を２００ｎｍ
堆積し、公知のドライエツチング技術により電極形成を
行いスタック型のメモリーセルを形成する（第１図（ｄ
））。
この製造方法により形成された構造のメモリセルによる
と、セル容量は多結晶シリコン膜上に形成された透明導
電層である窒化チタン膜の存在により、多結晶シリコン
膜上の自然酸化膜の影響を受けることなく、さらに窒化
チタン膜が、容量絶縁膜である酸化タンタル膜と多結晶
シリコン膜との反応に対して障壁となる。このようにし
て酸化タンタル膜の特徴である比誘電率２０〜２８とい
う高誘電率を活用することができる。その結果、メモリ
セル容量として必要な容量を従来構造と同一であり、か
つ酸化タンタル膜の膜厚を従来構造と同一膜厚とすれば
、酸化シリコン膜を容量絶縁膜として用いた場合の１１
５〜１／７、酸化シリコン膜と窒化シリコン膜の複合膜
を用いた場合の１／４〜１１５のセル面積のメモリセル
を実現することかできる。
と、セル容量は多結晶シリコン膜上に形成された透明導
電層である窒化チタン膜の存在により、多結晶シリコン
膜上の自然酸化膜の影響を受けることなく、さらに窒化
チタン膜が、容量絶縁膜である酸化タンタル膜と多結晶
シリコン膜との反応に対して障壁となる。このようにし
て酸化タンタル膜の特徴である比誘電率２０〜２８とい
う高誘電率を活用することができる。その結果、メモリ
セル容量として必要な容量を従来構造と同一であり、か
つ酸化タンタル膜の膜厚を従来構造と同一膜厚とすれば
、酸化シリコン膜を容量絶縁膜として用いた場合の１１
５〜１／７、酸化シリコン膜と窒化シリコン膜の複合膜
を用いた場合の１／４〜１１５のセル面積のメモリセル
を実現することかできる。
第２図はセル容量の電荷蓄積ノードとして、シリコン基
板を利用する場合のプレーンキャパシタセルでの本発明
の第２の実施例を示す。
板を利用する場合のプレーンキャパシタセルでの本発明
の第２の実施例を示す。
Ｐ型（１００）面、比抵抗５〜２０ΩｃＩｌ＋のシリコ
ン基板１に公知の選択拡散技術により深さ３．２μｍの
Ｐ型ウェル２を形成し、このウェル領域内にはすでに公
知の選択酸化技術により分離領域となる分離酸化膜３が
形成されている。次にセル容量の一方の電極となるべき
Ｐ型ウェル２上の所定の部分に公知の選択拡散技術によ
りＮ型拡散層５を形成し、容量電極とする（第２図（ａ
））。次に、反応性スパッタ法により窒化チタン膜８を
４０ｎｍ堆積しＮ型拡散層５の容量電極を覆うように形
成し、公知のエツチング技術により電極領域よりやや広
い所定の形状にエツチングする（第２図（ｂ））。
ン基板１に公知の選択拡散技術により深さ３．２μｍの
Ｐ型ウェル２を形成し、このウェル領域内にはすでに公
知の選択酸化技術により分離領域となる分離酸化膜３が
形成されている。次にセル容量の一方の電極となるべき
Ｐ型ウェル２上の所定の部分に公知の選択拡散技術によ
りＮ型拡散層５を形成し、容量電極とする（第２図（ａ
））。次に、反応性スパッタ法により窒化チタン膜８を
４０ｎｍ堆積しＮ型拡散層５の容量電極を覆うように形
成し、公知のエツチング技術により電極領域よりやや広
い所定の形状にエツチングする（第２図（ｂ））。
続いて容量絶縁膜として減圧ＣＶＤ法によりテトラエト
キシタンタルガス（Ｔａ （ＱＣ，Ｈ５）５）と酸素ガ
スを原料として、６５０℃で酸化タンタル（Ｔａ２０５
）膜９を１０ｎｍ堆積する。その後、容量のもう一方の
タングステン電極１０としてタングステンをスパッタ法
により３００ｎｍ堆積しく第２図（Ｃ））、タングステ
ン電極１０／酸化タンタル膜９．／窒化チタン膜８を公
知のドライエツチング技術によりエッヂし、セル容量部
分を形成する。この工程の後、Ｎ型拡散層５からなるセ
ル容量の一方の電極と電気的に接続されたソースを有す
る選択トランジスタ４を形成し、メモリセルが完成する
（第２図（ｄ））。
キシタンタルガス（Ｔａ （ＱＣ，Ｈ５）５）と酸素ガ
スを原料として、６５０℃で酸化タンタル（Ｔａ２０５
）膜９を１０ｎｍ堆積する。その後、容量のもう一方の
タングステン電極１０としてタングステンをスパッタ法
により３００ｎｍ堆積しく第２図（Ｃ））、タングステ
ン電極１０／酸化タンタル膜９．／窒化チタン膜８を公
知のドライエツチング技術によりエッヂし、セル容量部
分を形成する。この工程の後、Ｎ型拡散層５からなるセ
ル容量の一方の電極と電気的に接続されたソースを有す
る選択トランジスタ４を形成し、メモリセルが完成する
（第２図（ｄ））。
この製造方法により形成された構造のメモリセルによる
と、セル容量は多結晶シリコン膜上に形成された透明導
電層である窒化チタン膜の存在により、多結晶シリコン
膜上の自然酸化膜の影響を受けることなく、さらに窒化
チタン膜が、容量絶縁膜である酸化タンタル膜と多結晶
シリコン膜との反応に対して障壁となる。このようにし
て酸化タンタル膜の特徴である比誘電率２０〜２８とい
う高誘電率を活用することができる。その結果、メモリ
セル容量として必要な容量を従来構造と同一であり、か
つ酸化タンタル膜の膜厚を従来構造と同一膜厚とすれば
、酸化シリコン膜を容量絶縁膜として用いた場合の１１
５〜ｌ 、、／ ７ 、酸化シリコン膜と窒化シリコン
膜の複合膜を用いた場合の１／４〜１，１５のセル面積
のメモリセルを実現することができる。
と、セル容量は多結晶シリコン膜上に形成された透明導
電層である窒化チタン膜の存在により、多結晶シリコン
膜上の自然酸化膜の影響を受けることなく、さらに窒化
チタン膜が、容量絶縁膜である酸化タンタル膜と多結晶
シリコン膜との反応に対して障壁となる。このようにし
て酸化タンタル膜の特徴である比誘電率２０〜２８とい
う高誘電率を活用することができる。その結果、メモリ
セル容量として必要な容量を従来構造と同一であり、か
つ酸化タンタル膜の膜厚を従来構造と同一膜厚とすれば
、酸化シリコン膜を容量絶縁膜として用いた場合の１１
５〜ｌ 、、／ ７ 、酸化シリコン膜と窒化シリコン
膜の複合膜を用いた場合の１／４〜１，１５のセル面積
のメモリセルを実現することができる。
上記実施例ではブレーナ構造をスタックトキャパンタお
よびブレーナキャパシタを例にとって説明したが、トレ
ンチなどの二次元構造を有するスタックドトレンチ４−
ヤバシタセル、トレンヂキャパシタ七ルにおいても本発
明の技術を適用Ｊることでさらに大きいメモリ」Ｙル容
量をもつメモリセルを実現４ることかできる。
よびブレーナキャパシタを例にとって説明したが、トレ
ンチなどの二次元構造を有するスタックドトレンチ４−
ヤバシタセル、トレンヂキャパシタ七ルにおいても本発
明の技術を適用Ｊることでさらに大きいメモリ」Ｙル容
量をもつメモリセルを実現４ることかできる。
発明の効果
以−Ｆのように本発明によればきわめて大きいメモリセ
ル容量をもつ構造のメモリセルを実現することが可能で
あり、半導体記憶装置の一層の高集積化、大容量化を可
能としている。
ル容量をもつ構造のメモリセルを実現することが可能で
あり、半導体記憶装置の一層の高集積化、大容量化を可
能としている。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す工程断面図、第２
図は本発明の第２の実施例を示す工程断面図、第３図は
従来例を示す工程断面図である。 １・・・・・・シリコン基板、２・・・・・・Ｐ型ウェ
ル、３・・・・・・分離酸化膜、４・・・・・・トラン
ジスタ、５・・・・・・Ｎ型拡散層、６・・・・・・酸
化膜、７・・・・・・多結晶シリコン電極、８・・・・
・・窒化チタン膜、９・・・・・・酸化タンタル膜、１
０・・・・・・タングステン電極、】１・・・・・・酸
化シリコン／窒化シリコン／酸化シリコン積層絶縁膜、
１２・・・・・・多結晶シリコン電極。 代理人の氏名 弁理士 粟野重孝 ほか１名１図 第２図 々ト１１！酸イと１月舞 りうンジスタ Ｎ竺Ｓ、散層 Ｉ／＆化順 タタ季乙轟アソコＪ訴 ｆρ タンゲスナノ電蹄
図は本発明の第２の実施例を示す工程断面図、第３図は
従来例を示す工程断面図である。 １・・・・・・シリコン基板、２・・・・・・Ｐ型ウェ
ル、３・・・・・・分離酸化膜、４・・・・・・トラン
ジスタ、５・・・・・・Ｎ型拡散層、６・・・・・・酸
化膜、７・・・・・・多結晶シリコン電極、８・・・・
・・窒化チタン膜、９・・・・・・酸化タンタル膜、１
０・・・・・・タングステン電極、】１・・・・・・酸
化シリコン／窒化シリコン／酸化シリコン積層絶縁膜、
１２・・・・・・多結晶シリコン電極。 代理人の氏名 弁理士 粟野重孝 ほか１名１図 第２図 々ト１１！酸イと１月舞 りうンジスタ Ｎ竺Ｓ、散層 Ｉ／＆化順 タタ季乙轟アソコＪ訴 ｆρ タンゲスナノ電蹄
Claims (3)
- （１）半導体基板と、前記半導体基板表面に形成された
拡散層と、少なくとも前記拡散層に接して前記半導体基
板上に形成された第１の導電層と、前記第１の導電層上
に形成された窒化チタン膜と、前記窒化チタン膜上に形
成された酸化タンタル膜と、前記酸化タンタル膜上に少
なくとも形成された第２の導電層を有することを特徴と
する半導体記憶装置。 - （２）酸化タンタル膜と窒化シリコン膜と酸化タンタル
膜とが複数層交互に積層されていることを特徴とする請
求項１記載の半導体記憶装置。 - （３）一導電型の半導体基板に前記半導体基板と逆導電
型の拡散層を形成する工程と、前記半導体基板上に絶縁
膜を形成する工程と、前記拡散層の少なくとも一部が露
出するように前記絶縁膜を除去して窓を形成する工程と
、少なくとも前記窓を介して前記拡散層と接続された第
１の導電層を形成する工程と、前記導電層上に窒化チタ
ン膜を形成する工程と、前記窒化チタン膜上に酸化タン
タル膜を形成する工程と、前記酸化タンタル膜上に第２
の導電層を形成する工程とを備えたことを特徴とする半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152056A JPH0443674A (ja) | 1990-06-11 | 1990-06-11 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152056A JPH0443674A (ja) | 1990-06-11 | 1990-06-11 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0443674A true JPH0443674A (ja) | 1992-02-13 |
Family
ID=15532085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152056A Pending JPH0443674A (ja) | 1990-06-11 | 1990-06-11 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0443674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608247A (en) * | 1994-06-14 | 1997-03-04 | Micron Technology Inc. | Storage capacitor structures using CVD tin on hemispherical grain silicon |
| US6255688B1 (en) * | 1997-11-21 | 2001-07-03 | Agere Systems Guardian Corp. | Capacitor having aluminum alloy bottom plate |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074556A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | キヤパシタ |
| JPS6110271A (ja) * | 1985-05-02 | 1986-01-17 | Hitachi Ltd | 半導体装置 |
| JPH0194645A (ja) * | 1987-10-06 | 1989-04-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01222469A (ja) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| JPH03157965A (ja) * | 1989-11-15 | 1991-07-05 | Nec Corp | 半導体装置 |
-
1990
- 1990-06-11 JP JP2152056A patent/JPH0443674A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074556A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | キヤパシタ |
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|---|---|---|---|---|
| US5608247A (en) * | 1994-06-14 | 1997-03-04 | Micron Technology Inc. | Storage capacitor structures using CVD tin on hemispherical grain silicon |
| US6255688B1 (en) * | 1997-11-21 | 2001-07-03 | Agere Systems Guardian Corp. | Capacitor having aluminum alloy bottom plate |
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