KR0179556B1 - 반도체소자의캐패시터및그제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로 보다 구체적으로는 반도체 소자의 캐패시터 형성 공정시 전하 저장 전극의 제조를 트렌치 형식으로 제조함으로써, 캐패시터의 용량을 증대할 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로, 본 발명은 고집적 메모리 소자의 용량을 증대시키기 위하여 트렌치 구조에 원기등 형태로 전하 저장 전극을 형성한 다음 원기둥 형태의 전하 저장 전극 표면에 ONO를 유전체막으로 이용하여 피복한다.
Description
제1도 (a) 내지 (e)는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조방법을 보인 요부단면도.
제2도 (a) 내지 (e)는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 제조방법을 순차적으로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기관 2 : 필드 산화막
3 : MOS 트랜지스터 4 : 필드 트랜지스터
5 : 질화막 6 : 측벽 스페이서용 산화막
7 : 전하 저장 전극 8 : ONO막
9 : 플레이트 전국 10, 20 : PR 패턴
11 : PR층 12 : 측벽 스페이서
13 : 산화막
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로 보다 구체적으로는 반도체 소자의 캐패시터 형성 공정시 전하 저장 전극의 제조를 트렌치 구조로 형성하여, 캐패시터의 용량을 증대할 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어 메모리 소자의 수요가 급증함에 따라 좁은 면적에 높은 캐패시턴스를 요구하는 고집적화가 요청되었다.
이러한 캐패시터의 용량을 극대화하기 위한 방법으로 전극간의 유전체로 고유전율을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법등이 제안되었다. 이에 반도체 메모리 소자의 고집적화에 대한 고용량을 제공하기 위하여 유전체로서 ONO(oxide- nitride-oxide) 또는 Ta2O5등이 이용되고, 전극 면적을 확장시키는 방법으로는 플래너 캐패시터 셀에서 스택형 또는 트렌치 형의 3차원적 구조가 제안되었고, 현재는 더욱 진보된 구조인 더블스택 핀 형과 실린더 형 및 스택 - 트렌치 병합형으로 전극을 제조하였다.
종래의 트렌치형 캐패시터 구조에 대하여 살펴보면, MOS 트랜지스터가 구비된 기판 상부에 캐패시터가 형성되어질 영역에 3 내지 5㎛ 두께의 트렌치를 형성하고, 전극물질, 유전체 및 전극물질을 차례로 적층하고, 소정의 패턴으로 식각함으로써, 반도체 메모리 소자의 전하 저장 전극을 형성한다.
그러나, 상기와 같은 트렌치 구조의 캐패시터 형성 공정시 기판부를 수㎛ 깊이 만큼 식각을 진행하여야 하므로 식각 시간이 길어지게 되어 쓰루 풋(through put)이 감소되고, 식각 깊이가 깊은 곳일수록 트렌치 폭이 감소하여 이후의 전극 물질 형성시 어려움이 상존하였고, 특히, 상기 트렌치 영역을 형성하고자 하는 중대한 목적인 용량 증대를 트렌치 하부 폭의 감소로 인하여 실현시키지 못하는 문제점이 있었다.
따라서, 전술한 종래의 문제점을 해결하기 위한 본 발명은, 반도체 기판 깊숙히 갈수록 트렌치 폭이 감소되더라도 캐패시터의 용량을 확보시킬수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 모스 트랜지스터를 형성하는 단계와, 상기 모스 트랜지스터가 형성돤 반도체 기판 상에 질화막을 형성하는 단계와, 상기 캐패시터 예정 영역에 트렌치를 소정 깊이로 형성하는 단계와, 상기 트렌치 내부 및 반도체 기판결과물 상부에 전하 저장 전극용 폴리실리콘을 증착하는 단계와, 상기 전하저장 전극용 폴리실리콘을 트렌치 내부에 실린더 형태로 존재하도록 패터닝하여, 전하 저장 전극을 형성하는 단계와, 상기 전하 저장 전극 및 트렌치 내벽에 불순물을 도핑하여, 트렌치 내벽에 접합 영역을 형성하면서, 전하 저장 전극을 도전화하는 단계와, 상기 전하 저장 전극 및 트렌치 내벽에 유전체막을 증착하는 단계, 및 상기 유전체막 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판 상부에 모스 트랜지스터를 형성하는 단계와, 상기 반도체 기판 결과물 상부에 산화막 및 질화막을 형성하는 단계와, 상기 캐패시터 형성 예정영역에 트렌치를 소정 깊이로 형성하는 단게 ; 상기 트렌치 측벽에 스페이서를형성하는 단계와, 상기 스페이서를 마스크로 하여 노출된 트렌치 저면 바닥부를 소정 깊이만큼 에칭하는 단계와, 상기 트렌치 내부 및 기판 상부에 폴리실리콘을 증착하는 단계와, 상기 폴리실리콘의 소정 부분을 식각하여 트렌치 내부에 원기둥 형태로 존재하도록 전하저장 전극을 형성하는 단계와, 상기 트렌치 내부의 측벽 스페이서를 제거하는 단계와 상기 전하 저장 전극 및 트렌치 내벽에 불순물을 도핑하여, 트렌치 내벽에 접합 영역을 형성하면서, 전하 저장 전극을 도전화하는 단계와, 상기 트렌치 내벽 및 전하 저장 전극에 ONO막을 형성하는 단계와, 상기 ONO막 상에 플레이트 전극을 형성하는 단계를 포함한다.
본 발명의 다른 견지에 따르면, 본 발명은 반도체 기판과, 상기 반도체 기판의 소정 부분에 형성된 트렌치와, 상기 트렌치 내벽 및 저부에 형성된 불순물 영역과, 상기 트렌치 중앙에 트렌치 내벽과 소정 간격을 두고 이격된 위치에 원기둥 형태로 형성되며, 상기 트렌치 저부의 불순물 영역과 콘택되는 전하 저장 전극과, 상기 전하 저장 전극의 표면 및 트렌치 내벽에 피복되는 유전체막, 및 상기 트렌치 내의 유전체막 표면에 배치되는 플레이트 전극을 포함하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명을 자세히 설명하기로 한다.
[실시예 1]
첨부한 도면 제1도 (a) 내지 (e)는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조방법을 보인 요부단면도로서, 먼저 제1도 (a)에 도시된 바와 같이, 반도체 기판(1) 상부에 소자 분리 영역인 필드 산화막(2)을 형성한다. 이어서, 게이트 절연막, 폴리실리콘 및 스페이서로 이루어진 게이트 전극을 기판 및 필드 산화막 상부에 형성하고, 상기 게이트 전극 양측 부위에 소오스, 드레인의 접합 영역(도시되지 않음)을 형성하여 MOS 트랜지스터(3) 및 필드 산화막(2) 상부의 필드 트랜지스터(4)를 형성한다. 그후, 상기 전체 구조 상부에 질화막(5)을 소정의 두께로 증착한다. 그런다음, 상기 스토리지 캐패시터가 형성되어질 접합 영역(도시되지 않음) 상부에 트렌치를 형성하기 위한 포토레지스트 패턴(10 : 이하 PR 패턴)을 형성한다.
그후, 제1도(b)에 도시된 바와 같이, 상기 PR 패턴(10)의 형태로 하부의 기판 부분을 0.2 내지 0.8㎛ 의 깊이로 식각한다음 상기 PR 패턴(10)을 제거한다. 이어, 상기 트렌치 내부 및 전체 구조 상부에 1000 내지 3000Å 두께로 측벽 스페이서용 산화막(6)으로 LPCVD법에 의한 TEOS산화막을 증착한다.
그리고 나서, 제1도(c)에 나타낸 바와 같이, 상기 측벽 스페이서용 산화막(6)을 블랭킷 에칭하여 상기 트렌치 내벽에 측벽 스페이서(12)를 형성하고, 상기 결과물 상부에 전하 저장 전극용 폴리실리콘(70)을 증착한다음 전도성 개선을 위한 도핑을 실시한다. 이과정에서, 폴리실리콘(70)을 전도성화하기 위한 불순물이 기판으로 확산되어, 트렌치 내벽 및 저면에는 접합영역 역할을 하는 불순물 영역(100)이 형성된다. 그후, 상기 전체 구조 상부에 PR층(11)을 소정 두께로 코팅한다.
그런다음, 제1도 (d)에 도시된 바와 같이, 상기 PR층(11)을 에치백하여 상기 트렌치 내부의 전하 저장 전극용 폴리실리콘이 원기둥 형상으로 잔류하도록 식각하여 전하 저장 전극(7)을 형성한 다음, 상기 트렌치 측벽부분의 스페이서(12)를 제거하기 위하여 HF 용액에 담그어 제거한다. 이때, 상기 기판 상부의 모스 트랜지스터(3) 영역은 스페이서(12)와 식각 선택비가 현저한 질화막(5)이 피복되어 있어 식각하고자 하는 측벽 스페이서(12) 부분만 제거할 수 있다.
그리고 나서, 상기 제1도 (e)에 도시된 바와 같이, 상기 트렌치 내벽 및 전하 저장 전극(7)의 전부분에 산화막과 질화막의 적층막인 유전체막으로서, ONO막(8)을 증착시킨후, 상기 전체 구조 상부에 플레이트 전극용 폴리실리콘을 증착하고, N+포클 도핑을 실시한다음, 소정의 패턴으로 식각하여 플레이트 전극(9)을 형성함으로써 소망하는 반도체 소자의 캐패시터를 형성할 수 있다.
본 실시예에 의하면, 트렌치 중앙에 원기둥 형상으로 전하 저장 전극(7)을 형성하므로서, 트렌치 폭이 감소되더라도, 전하 저장 전극의 표면적에 영향을 받지 않는다. 더욱이, 전하 저장 전극(7)의 전 표면에 ONO막(8)이 피복되므로, 종래의 트렌치형 캐패시터 보다 캐패시턴스가 더욱 증대된다.
[실시예 2]
첨부한 도면 제2도(a) 내지 (e)는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 제조방법을 보인 요부단면도로서, 본 실시예는 MOS 트랜지스터 및 필드 트랜지스터를 형성하는 단계는 상기 [실시예 1]과 동일한 단계로 구성되고, 그 이후의 공정에 대해 설명하기로 한다.
먼저, 제2도 (a)에 도시된 바와 같이, MOS 트랜지스터(3) 및 필드 트랜지스터(4) 상부에 산화막(13)을 증착하고, 그 상부에 질화막(5)을 1000 내지 3000Å 두께 정도로 증착한 다음, 상기 캐패시터가 형성되어질 접합 영역 상부에 트렌치를 형성하기 위한 PR 패턴(10)을 형성한다. 이때, 산화막(13)을 질화막(5)과 반도체 기판(1) 구조물 간의 접착 특성을 개선하기 위하여 형성된다,
그후, 제2도(b)에 도시된 바와 같이, 상기 PR 패턴(10)의 형태로 하부의 기판 부분을 0.2 내지 0.8㎛ 의 깊이로 식각한다음 상기 PR 패턴(10)을 제거하고, 상기 트렌치 내부 및 전체 구조 상부에 2000 내지 5000Å 두께로 측벽 스페이서용 산화막(6)으로 LPCVD법에 의한 TEOS 산화막으로 형성한다음 상기 측벽 스페이서용 산화막(6)을 블랭킷 에칭하여 상기 트렌치 내벽에 측벽 스페이서(12)를 형성한다.
그리고 나서, 제2도(c)에 도시된 바와 같이, 상기 노출된 트렌치 영역의 바닥부를 마스크를 이용하지 않고 0.2 내지 1㎛ 정도의 깊이로 식각한후 상기 결과물 상부에 전하 저장 전극을 형성하기 위한 폴리실리콘(70)을 증착하고, 상기 트렌치 영역 내부에 실린더 형상의 전하 저장 전극을 형성하기 위한 PR 패턴(20)을 형성한다. 이때 상기 전하 저장 전극을 형성하기 위한 폴리실리콘은 도핑이 이루어지지 않은 순수한 폴리실리콘이다.
그런다음 제2도(d)에 도시된 바와 같이, 상기 PR 패턴(20)의 형태로 폴리실리콘을 식각하여 전하 저장 전극(7)을 형성한 다음, 상기 트렌치 측벽 부분의 스페이서(12)를 제거하기 위하여 HF 용액에 담그어 제거한다. 이때, 상기 기판 상부의 MOS 트랜지스터 영역을 상기 [실시예 1]과 마찬가지로 질화막(5)이 피복되어 있어 식각하고자 하는 측벽 스페이서(12) 부분만 제거할 수 있다. 또한, 상술한 실시예1과 같이 블랭킷 에칭 방식으로 전하 저장 전극(7)을 형성할 수 있다.
그리고 나서, 상기 제2도(e)에 도시된 바와 같이, 상기 노출된 트렌치 내벽 부분과 상기 전하 저장 전극(7)의 전도성 개선을 위하여 N+포클(POC13) 이온으로 도핑을 실시한다. 이때, 이 포클 이온들이 트렌치 내벽으로 확산되어, 불순물 영역(100)을 이룬다. 그리고나서, 상기 트렌치 내벽 및 전하 저장 전극(7) 전부분에 ONO막(8)을 증착시킨후, 상기 전체 구조 상부에 플레이트 전극용 폴리실리콘을 증착하고, 포클 도핑을 실시한다음 소정의 패턴으로 식각하여 플레이트 전극(9)을 형성함으로써 소망하는 반도체 소자의 캐패시터를 형성할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 트렌치 내부에 원기둥 형태로 전하 저장 전극을 형성하여, 트렌치의 폭이 기판 깊숙히 갈수록 좁아지더라도, 전하 저장 전극의 표면적을 확보할 수 있다.
또한, 원기둥 형상의 전하 저장 전극 대부분의 표면에 ONO막이 피복되므로, 종래의 트렌치 캐패시터보다 캐패시턴스가 증대된다.
본 발명은 상기 실시예에서만 한정되는 것은 아니다. 상기 실시예에서는 유전체로써 ONO막을 이용하였지만 그밖의 다른 막들을 이용하여도 동일한 효과를 얻을 수 있다.
Claims (13)
- 반도체 기판 상부에 모스 트랜지스터를 형성하는 단계 ; , 상기 모스 트랜지스터가 형성된 반도체 기판 상에 질화막을 형성하는 단계와, 상기 캐패시터 예정 영역에 트렌치를 소정 깊이로 형성하는 단계 ; , 상기 트렌치 내부 및 반도체 기판 결과물 상부에 전하 저장 전극용 폴리실리콘을 증착하는 단계 ; 상기 전하 저장 전극용 폴리실리콘을 트렌치 내부에 원기둥 형태로 존재하도록 패터닝하여, 전하 저장 전극을 형성하는 단계 ; 상기 전하 저장 전극 및 트렌치 내벽에 불순물을 도핑하여, 트렌치 내벽에 접합 영역을 형성하면서, 전하 저장 전극을 도전화하는 단계 ; 상기 전하 저장 전극 및 트렌치 내벽에 유전체막을 증착하는 단계 ; 및 상기 유전체막 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 트렌치는 0.2 내지 0.8㎛ 깊이로 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 트렌치 측벽 스페이서는 트렌치 내부 및 기판영역에 스페이서 형성용 산화막을 형성하고 이방성 식각을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 스페이서 형성용 산화막의 두께는 1000 내지 3000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제4항에 있어서, 상기 스페이서 형성용 산화막은 LPCVD에 의한 TEOS 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 전하 저장 전극을 형성하기 위하여 상기 증착된 폴리실리콘 상부에 포토레지스트를 코팅한 후, 블랭킷 식각을 실시하여 실린더 형의 전하 저장 전극을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 트렌치 내부의 측벽 스페이서는 HF 용액에 담그어 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 반도체 기판 상부에 모스 트랜지스터를 형성하는 단계 ; 상기 반도체 기판 결과물 상부에 산화막 및 질화막을 형성하는 단계 ; 상기 캐패시터 형성 예정영역에 트렌치를 소정 깊이로 형성하는 단계 ; 상기 트렌치 측벽에 스페이서를 형성하는 단계 ; 상기 스페이서를 마스크로 하여 노출된 트렌치 저면 바닥부를 소정 깊이만큼 에칭하는 단계 ; 상기 트렌치 내부, 트렌치 바닥부 및 기판 상부에 폴리실리콘을 증착하는 단계 ; 상기 폴리실리콘의 소정 부분을 식각하여 트렌치 내부에 원기둥 형태로 존재하도록 전하 저장 전극을 형성하는 단계 ; 상기 트렌치 내부의 측벽 스페이서를 제거하는 단계 ; 상기 전하 저장 전극 및 트렌치 내벽에 불순물을 도핑하여, 트렌치 내벽에 접합 영역을 형성하면서, 전하 저장 전극을 도전화하는 단계 ; 상기 트렌치 내벽 및 전하 저장 전극에 유전체막을 형성하는 단계 ; 상기 ONO막 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제8항에 있어서, 상기 트렌치 측벽 스페이서는 트렌치 내부 및 기판 영역에 스페이서 형성용 산화막을 형성하고 이방성 식각을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제8항에 있어서, 상기 트렌치 내부의 측벽 스페이서는 HF 용액에 담그어 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제9항에 있어서, 상기 스페이서 형성용 산화막의 두께는 2000 내지 5000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제9항에 있어서, 상기 스페이서 형성용 산화막은 LPCVD에 의한 TEOS 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 반도체 기판 ; 상기 반도체 기판의 소정 부분에 형성된 트렌치 ; 상기 트렌치 내벽 및 저부에 형성된 불순물 영역 ; 상기 트렌치 중앙에 트렌치 내벽과 소정 간격을 두고 이격된 위치에 원기둥 형태로 형성되며, 상기 트렌치 저부의 불순물 영역과 콘택되는 전하 저장 전극 ; 상기 전하 저장 전극의 표면 및 트렌치 내벽에 피복되는 유전체막 ; 및 상기 트렌치 내의 유전체막 표면에 배치되는 플레이트 전극을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
Priority Applications (1)
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| KR1019950016338A KR0179556B1 (ko) | 1995-06-20 | 1995-06-20 | 반도체소자의캐패시터및그제조방법 |
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Country Status (1)
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Cited By (1)
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| JP2003533889A (ja) * | 2000-05-13 | 2003-11-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチゲート半導体装置 |
-
1995
- 1995-06-20 KR KR1019950016338A patent/KR0179556B1/ko not_active IP Right Cessation
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