JPH01149452A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH01149452A JPH01149452A JP62307902A JP30790287A JPH01149452A JP H01149452 A JPH01149452 A JP H01149452A JP 62307902 A JP62307902 A JP 62307902A JP 30790287 A JP30790287 A JP 30790287A JP H01149452 A JPH01149452 A JP H01149452A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- transfer transistor
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000013078 crystal Substances 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 17
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- -1 oxygen ions Chemical class 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 238000005530 etching Methods 0.000 abstract description 7
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 238000005224 laser annealing Methods 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 238000005304 joining Methods 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 19
- 238000010586 diagram Methods 0.000 description 14
- 239000004020 conductor Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000001364 causal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000005260 alpha ray Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(概要〕
本発明は半導体記憶装置及びその製造方法、特に高集積
、高性能のダイナミックランダムアクセスメモリ(DR
AM)セルの構造とその形成方法に関し、 ビット線コンタクトホールのアスペクト比に左右される
ことなく、メモリセルの蓄積電極面積を同一平面内に立
体的に積層して増加させ、蓄積容量を増加させることを
目的とし、 その装置を半導体基板に、所望の不純物拡散層、ゲート
電極及びビット線から成る転送トランジスタと、蓄積電
極、誘電体膜及び対向電極から成る蓄積容量とを有する
半導体記憶装置において、前記ビット線が転送トランジ
スタ及び蓄積容量の下層にビット線コンタクトホールを
有する絶縁膜を介して設けられていることを含み構成し
、その形成方法を半導体基板上の全面に第1の絶縁膜を
形成する工程と、 前記第1の絶縁股上に第1の導電体膜を選択的形成し、
その後接導電体膜を絶縁する第2絶縁膜を形成する工程
と、 前記第2の絶縁膜を選択的に除去して前記第1の導電体
膜を露出し、該絶縁膜に第1の開口部を形成し、その後
該絶縁膜の全面に多結晶半導体膜を形成す不工程と、 前記多結晶半導体膜を熱処理して単結晶化し、前記第2
の絶縁膜上に半導体膜を形成し、その後選択酸化してフ
ィールド酸化膜を形成し、転送トランジスタ形成領域を
画定する工程と、前記転送トランジスタ形成領域にゲー
ト電極と、所望の不純物拡散層とを形成する工程と、前
記ゲート電極と不純物拡散層とを設けた半導体基板の全
面に第3の絶縁膜を形成し、その後選択的に該絶縁膜を
除去して開口し、該絶縁膜に第2の開口部を形成する工
程と、 前記第2の開口部を設けた半導体基板の全面に第2の導
電体膜を選択的に形成する工程とを有することを含み構
成する。
、高性能のダイナミックランダムアクセスメモリ(DR
AM)セルの構造とその形成方法に関し、 ビット線コンタクトホールのアスペクト比に左右される
ことなく、メモリセルの蓄積電極面積を同一平面内に立
体的に積層して増加させ、蓄積容量を増加させることを
目的とし、 その装置を半導体基板に、所望の不純物拡散層、ゲート
電極及びビット線から成る転送トランジスタと、蓄積電
極、誘電体膜及び対向電極から成る蓄積容量とを有する
半導体記憶装置において、前記ビット線が転送トランジ
スタ及び蓄積容量の下層にビット線コンタクトホールを
有する絶縁膜を介して設けられていることを含み構成し
、その形成方法を半導体基板上の全面に第1の絶縁膜を
形成する工程と、 前記第1の絶縁股上に第1の導電体膜を選択的形成し、
その後接導電体膜を絶縁する第2絶縁膜を形成する工程
と、 前記第2の絶縁膜を選択的に除去して前記第1の導電体
膜を露出し、該絶縁膜に第1の開口部を形成し、その後
該絶縁膜の全面に多結晶半導体膜を形成す不工程と、 前記多結晶半導体膜を熱処理して単結晶化し、前記第2
の絶縁膜上に半導体膜を形成し、その後選択酸化してフ
ィールド酸化膜を形成し、転送トランジスタ形成領域を
画定する工程と、前記転送トランジスタ形成領域にゲー
ト電極と、所望の不純物拡散層とを形成する工程と、前
記ゲート電極と不純物拡散層とを設けた半導体基板の全
面に第3の絶縁膜を形成し、その後選択的に該絶縁膜を
除去して開口し、該絶縁膜に第2の開口部を形成する工
程と、 前記第2の開口部を設けた半導体基板の全面に第2の導
電体膜を選択的に形成する工程とを有することを含み構
成する。
本発明は半導体記憶装置及びその製造方法に関するもの
であり、更に詳しく言えば高集積・高性能のダイナミッ
クランダムアクセスメモリ(DRAM)セルの構造とそ
の形成方法に関するものである。
であり、更に詳しく言えば高集積・高性能のダイナミッ
クランダムアクセスメモリ(DRAM)セルの構造とそ
の形成方法に関するものである。
第4図は従来例に係るDRAMセルに係る説明図である
。
。
同図(a)はDRAMセルの電気回路図である。
図において、データ(電荷)を転送するMOSトランジ
スタ等により構成される転送トランジスタ、Cは電荷を
蓄積する蓄積容量、WLはワード線、BLはビット線で
ある。なお、6は蓄積電極、7は誘導体膜、8は対向電
極である。
スタ等により構成される転送トランジスタ、Cは電荷を
蓄積する蓄積容量、WLはワード線、BLはビット線で
ある。なお、6は蓄積電極、7は誘導体膜、8は対向電
極である。
同図(b)DRAMセル構造を示す断面図である0図に
おいて、1はp型エピタキシャル層のSi基板、2は選
択ロコス法等により形成されるフィールド酸化膜(Si
O2膜)、3.4はAs’イオン等を拡散して形成され
る不純物拡散層であり、転送トランジスタTのソース又
はドレインである。
おいて、1はp型エピタキシャル層のSi基板、2は選
択ロコス法等により形成されるフィールド酸化膜(Si
O2膜)、3.4はAs’イオン等を拡散して形成され
る不純物拡散層であり、転送トランジスタTのソース又
はドレインである。
5はワード線WLを絶縁する絶縁膜であり、cvD酸化
膜(s tiNn膜)等である。
膜(s tiNn膜)等である。
6はポリSt膜に不純物イオンをドープして形成される
電極であり、蓄積容量Cを構成する蓄積電極である。7
はSin、膜やSi、N、膜等の絶縁膜により形成され
る誘電体膜である。8はポリSt膜に不純物イオンをド
ープして形成される電極であり、蓄積容量C1を構成す
る対向電極である。
電極であり、蓄積容量Cを構成する蓄積電極である。7
はSin、膜やSi、N、膜等の絶縁膜により形成され
る誘電体膜である。8はポリSt膜に不純物イオンをド
ープして形成される電極であり、蓄積容量C1を構成す
る対向電極である。
9は対向電極8を絶縁する絶縁膜であり、PsG膜等で
ある。工0はビットIBLのコンタクトホールである。
ある。工0はビットIBLのコンタクトホールである。
また、aはビット線コンタクトホール10の幅であり、
bはその深さである。なおアスペクト比b / aであ
り、微細化と共にアスペクト比はますます大きくなる。
bはその深さである。なおアスペクト比b / aであ
り、微細化と共にアスペクト比はますます大きくなる。
なおWLは、ポリSt膜等により形成される転送トラン
ジスタTのゲート電極であり、ワード線である。また、
BLは不純物をドープしたポリs1膜又はポリサイドn
々により形成されるビット線である。
ジスタTのゲート電極であり、ワード線である。また、
BLは不純物をドープしたポリs1膜又はポリサイドn
々により形成されるビット線である。
ところで従来例によれば、半導体記憶装置の集積度の増
加と、半導体素子の微細化とに従って、DRAMのメモ
リセルの面積はますます縮小化される。
加と、半導体素子の微細化とに従って、DRAMのメモ
リセルの面積はますます縮小化される。
このため下記のような問題点がある。
(1)M積電極面積に依存するメモリセルの蓄積容量C
が少なくなる。
が少なくなる。
(2)蓄積容量Cが減少したことによりα線入射による
ソフトエラーが増大する。
ソフトエラーが増大する。
(3)ビット線、コンタクトホール10のアスペクト比
(b/a)が大きくなりパターン形成が困難になる。
(b/a)が大きくなりパターン形成が困難になる。
(4)ビット線BL同志の分離部分の間隔が狭い。
(5)ビット線B、Lとワード線WLとの位置合わせ余
裕が少なくなる。
裕が少なくなる。
(6)絶縁耐圧が落ちて誤動作をする。
本発明はかかる従来例の問題点に鑑み創作されたもので
あり、ビット線コンタクトホールのアスペクト比に左右
されることなくメモリセルの蓄積電極面積を同一平面内
に立体的増加させて、蓄積容量を増加させることを可能
とする半導体記憶装置及びその製造方法の提供を目的と
する。
あり、ビット線コンタクトホールのアスペクト比に左右
されることなくメモリセルの蓄積電極面積を同一平面内
に立体的増加させて、蓄積容量を増加させることを可能
とする半導体記憶装置及びその製造方法の提供を目的と
する。
本発明の半導体記憶装置及びその製造方法は、その一実
施例を第1.2及び3図に示すように、その装置を半導
体基vi11に、所望の不純物拡散層19,20.ゲー
ト電極wt3、、WL、及びビット線BL、から成る転
送トランジスタT、と、蓄積電極23a、誘電体膜24
及び対向電極25から成る蓄積容量CIとを有する半導
体記憶装置において、 前記ビット線BL、が転送トランジスタTt及び蓄積容
量CIの下層に絶縁膜14を介して設けられていること
を特徴とし、 その製造方法を半導体基板ll上の全面に第1の絶縁膜
12を形成する工程と、 前記第1の絶縁膜12上に第1の導電体[13を選択的
形成し、その後接導電体膜13を絶縁する第2絶縁11
114を形成する工程と、前記第2の絶縁Wi14を選
択的に除去して前記第1の導電体11!13を露出し、
該絶縁膜14に第1の開口部15を形成し、その後該絶
縁膜14の全面に第2の多結晶半導体膜16を形成する
工程と、 前記第1の多結晶半導体膜16を熱処理して単結晶化し
、前記第2の絶!!膜上に半導体F! 16 aを形成
し、その後選択酸化してフィールド酸化膜18を形成し
、転送トランジスタ形成領域17を画定する工程と、 前記転送トランジスタ形成領域17にゲート電極WL、
と、所望の不純物拡散層19.20とを形成する工程と
、 前記ゲート電極WL、と不純物拡散層19゜20とを設
けた半導体基板11の全面に第3の絶縁M21を形成し
、その後選択的に該絶縁膜21を除去して開口し、該絶
縁膜21に第2の開口部22を形成する工程と、 前記第2の開口部22を設けた半導体基板11の全面に
第2の導電体膜23を選択的に形成する工程とを有する
ことを特徴とし、 上記目的を達成する。
施例を第1.2及び3図に示すように、その装置を半導
体基vi11に、所望の不純物拡散層19,20.ゲー
ト電極wt3、、WL、及びビット線BL、から成る転
送トランジスタT、と、蓄積電極23a、誘電体膜24
及び対向電極25から成る蓄積容量CIとを有する半導
体記憶装置において、 前記ビット線BL、が転送トランジスタTt及び蓄積容
量CIの下層に絶縁膜14を介して設けられていること
を特徴とし、 その製造方法を半導体基板ll上の全面に第1の絶縁膜
12を形成する工程と、 前記第1の絶縁膜12上に第1の導電体[13を選択的
形成し、その後接導電体膜13を絶縁する第2絶縁11
114を形成する工程と、前記第2の絶縁Wi14を選
択的に除去して前記第1の導電体11!13を露出し、
該絶縁膜14に第1の開口部15を形成し、その後該絶
縁膜14の全面に第2の多結晶半導体膜16を形成する
工程と、 前記第1の多結晶半導体膜16を熱処理して単結晶化し
、前記第2の絶!!膜上に半導体F! 16 aを形成
し、その後選択酸化してフィールド酸化膜18を形成し
、転送トランジスタ形成領域17を画定する工程と、 前記転送トランジスタ形成領域17にゲート電極WL、
と、所望の不純物拡散層19.20とを形成する工程と
、 前記ゲート電極WL、と不純物拡散層19゜20とを設
けた半導体基板11の全面に第3の絶縁M21を形成し
、その後選択的に該絶縁膜21を除去して開口し、該絶
縁膜21に第2の開口部22を形成する工程と、 前記第2の開口部22を設けた半導体基板11の全面に
第2の導電体膜23を選択的に形成する工程とを有する
ことを特徴とし、 上記目的を達成する。
本発明の半導体記憶装置によれば、ビット線は転送トラ
ンジスタや蓄積容量の下層に設けられている。これによ
り蓄積電極を立体的に積層しても、ビット線コンタクト
ホールのアスペクト比と蓄積電極の積層高さとの因果関
係を無くすことが可能となる。
ンジスタや蓄積容量の下層に設けられている。これによ
り蓄積電極を立体的に積層しても、ビット線コンタクト
ホールのアスペクト比と蓄積電極の積層高さとの因果関
係を無くすことが可能となる。
また本発明の製造方法によれば、ビット線とビット線コ
ンタクトホールとを先に形成し、その後SOr構造工程
によりビット線上に絶縁膜を介して転送トランジスタと
蓄積容量とを形成している。
ンタクトホールとを先に形成し、その後SOr構造工程
によりビット線上に絶縁膜を介して転送トランジスタと
蓄積容量とを形成している。
これにより蓄積電極を立体的に積層して蓄積電極面積を
増加させ、従来例に比べて数倍蓄積容量を増加させるこ
とが可能となる。
増加させ、従来例に比べて数倍蓄積容量を増加させるこ
とが可能となる。
次に図を参照しながら本発明の実施例について説明する
。
。
第1.2図は本発明の実施例に係る半導体記憶装置及び
その製造方法の説明図であり、第1図は本発明の実施例
に係るDRAMセルの構造図を示している。
その製造方法の説明図であり、第1図は本発明の実施例
に係るDRAMセルの構造図を示している。
同図(a)、 (b)はDRAMセルの断面図であり
、同図(C)はその平面図である。なお、同図(a)は
同図(C)A−A’矢視断面図を示し、同図(b)は同
図(C)のB−B’矢視断面図を示している0図におい
て、11はn型やP型のS+基板、12はビット線BL
、を絶縁するSiOオ膜である。なお、B L tは不
純物イオンを含有したポリS1膜により形成されたビッ
ト線である。
、同図(C)はその平面図である。なお、同図(a)は
同図(C)A−A’矢視断面図を示し、同図(b)は同
図(C)のB−B’矢視断面図を示している0図におい
て、11はn型やP型のS+基板、12はビット線BL
、を絶縁するSiOオ膜である。なお、B L tは不
純物イオンを含有したポリS1膜により形成されたビッ
ト線である。
14はピッ、ト線BL、と、転送トランジスタ領域や蓄
積電極領域とを分離絶縁するSi0g膜等である。なお
15はビット線コンタクトホールであり、転送トランジ
スタT1のソース20と接合する開口部である。
積電極領域とを分離絶縁するSi0g膜等である。なお
15はビット線コンタクトホールであり、転送トランジ
スタT1のソース20と接合する開口部である。
16aはポリstl1gをレーザアニール等により単結
晶化したSi膜であり、SiF!16aは転送トランジ
スタT、の能動領域を形成する。18はSi膜16aを
選択ロコス酸化して形成された各素子間を分離絶縁する
フィールド酸化膜である。
晶化したSi膜であり、SiF!16aは転送トランジ
スタT、の能動領域を形成する。18はSi膜16aを
選択ロコス酸化して形成された各素子間を分離絶縁する
フィールド酸化膜である。
また19.20は5illQ16aに所望の不純物イオ
ンを、例えばAs”イオンを注入して形成されたn゛不
純物拡散層であり、転送トランジスタT。
ンを、例えばAs”イオンを注入して形成されたn゛不
純物拡散層であり、転送トランジスタT。
のソースやドレインである。
WL3、WL、はポリ5iII!J等により形成された
ゲート電極であり、DRAMセルにおけるワード線であ
る。21はゲート電極WL3、WL、を絶縁する510
8膜又は5tsNa膜等である。
ゲート電極であり、DRAMセルにおけるワード線であ
る。21はゲート電極WL3、WL、を絶縁する510
8膜又は5tsNa膜等である。
これ等により転送トランジスタT、を構成する。
また23aは所望の膜厚の不純物イオンを含有したポリ
Si膜により形成された蓄積電極である。
Si膜により形成された蓄積電極である。
24はSiO2膜等の誘電体膜であり、25は不純物イ
オンを含有したポリ5iIIlにより形成された対向電
極である。なお蓄積電極23a、誘電体IP!24及び
対向電極25により蓄積容量C3を構成する。これ等に
よりDRAMセルを構成する。
オンを含有したポリ5iIIlにより形成された対向電
極である。なお蓄積電極23a、誘電体IP!24及び
対向電極25により蓄積容量C3を構成する。これ等に
よりDRAMセルを構成する。
このようにして、ビット線BL、は転送トランジスタT
1や蓄積容量C1の下層に、ビット線コンタクトホール
15を有するSin、膜14を介して設けられている。
1や蓄積容量C1の下層に、ビット線コンタクトホール
15を有するSin、膜14を介して設けられている。
これにより蓄積電極23aを立体的に積層してもビット
線コンタクトホール15のアスペクト比と蓄積電極23
aの高さとの因果関係を無(すことが可能となる。
線コンタクトホール15のアスペクト比と蓄積電極23
aの高さとの因果関係を無(すことが可能となる。
第2図は本発明の第1実施例に係るDRAMセルの形成
工程図であり、同図(a3)〜(g+ )は第1図(C
)、DRAMセルの平面図のA−A’矢視断面に係る形
成工程を示し、同図(a2)〜(gりは同様にB−B’
矢視断面に係る形成工程を示している。
工程図であり、同図(a3)〜(g+ )は第1図(C
)、DRAMセルの平面図のA−A’矢視断面に係る形
成工程を示し、同図(a2)〜(gりは同様にB−B’
矢視断面に係る形成工程を示している。
図において、まずp型又はn型のS+基板1工を熱酸化
処理等をして絶縁膜(SiO□膜)12を形成する(同
図(aI)、(a−))。
処理等をして絶縁膜(SiO□膜)12を形成する(同
図(aI)、(a−))。
次に、5iOtWX12の全面に不純物イオンを含有し
たポリ5illl13を低圧CVD法等により膜厚15
00〜3000人程度形成し、そ変形不図示のレジスト
膜をマスクにしてポリ5illi13ヲ所望のビット線
BL3、BL寞にパターニングする0次いで熱酸化処理
等によりSin、膜14を形成し、ビット線BL3、B
L、等を絶縁する(同図(b1)、(b1))。
たポリ5illl13を低圧CVD法等により膜厚15
00〜3000人程度形成し、そ変形不図示のレジスト
膜をマスクにしてポリ5illi13ヲ所望のビット線
BL3、BL寞にパターニングする0次いで熱酸化処理
等によりSin、膜14を形成し、ビット線BL3、B
L、等を絶縁する(同図(b1)、(b1))。
さらに、不図示のレジスト膜をマスクにして、RIB法
等の異方性エツチングによりSing膜14を除去して
開口し、開口部15を形成する。
等の異方性エツチングによりSing膜14を除去して
開口し、開口部15を形成する。
なお開口部15はビット線Bt3、、BLtと転送トラ
ンジスタT1のソース20を接合するビット線コンタク
トホールとなる。また、5iOz膜14のエツチングに
用いるガスはCF 4 / Ozである。
ンジスタT1のソース20を接合するビット線コンタク
トホールとなる。また、5iOz膜14のエツチングに
用いるガスはCF 4 / Ozである。
次いで開口部15を設けたStO,膜14上の全面にノ
ンドープのポリS 1llll 6を減圧CVD法等に
より形成し、その後平坦化し、さらにレーザアニール等
によりポリSi膜」6を単結晶化して、Si膜16aを
形成し、5OXtJI造を形成する(同図(CI )、
(ct ) )。
ンドープのポリS 1llll 6を減圧CVD法等に
より形成し、その後平坦化し、さらにレーザアニール等
によりポリSi膜」6を単結晶化して、Si膜16aを
形成し、5OXtJI造を形成する(同図(CI )、
(ct ) )。
次に、転送トランジスタ形成領域17に不図示の耐熱酸
化性絶縁膜(SisN4膜)や5iOt膜をマスクにし
て、Si膜16aを選択ロコス酸化し、フィールド酸化
膜18を形成する(同図(tL)、(dd。
化性絶縁膜(SisN4膜)や5iOt膜をマスクにし
て、Si膜16aを選択ロコス酸化し、フィールド酸化
膜18を形成する(同図(tL)、(dd。
次いでノンドープのポリSi膜又はポリサイド膜等を選
択的にフィールド酸化膜18上に形成し、ゲート電極を
形成する。なおゲート電極は転送トランジスタT、にお
けるワード線WLs 、WLa等となる。さらにSL膜
16aに所望の不純物イオン、例えばAs”イオンを注
入し、その後熱処理をすることによりn゛不純物拡散層
19.20を形成する。なお不純物拡散層19.20は
、転送トランジスタT、のソース20、ドレイン19と
なる。
択的にフィールド酸化膜18上に形成し、ゲート電極を
形成する。なおゲート電極は転送トランジスタT、にお
けるワード線WLs 、WLa等となる。さらにSL膜
16aに所望の不純物イオン、例えばAs”イオンを注
入し、その後熱処理をすることによりn゛不純物拡散層
19.20を形成する。なお不純物拡散層19.20は
、転送トランジスタT、のソース20、ドレイン19と
なる。
さらにワード線W L s 、 W L 4等を絶縁す
る膜厚1000人程度O3iOtlP!又はSi、N4
11*21等をCVD法により形成する。その後、不図
示のレジスト膜をマスクとして、5iOtl1121等
を選択的にRIB法等の異方性エツチングにより除去し
て開口し、開口部22を形成する。なお開口部22は蓄
積電極と転送トランジスタT1を接合する蓄積電極コン
タクトホールとなる(同図(t3)、 (ft ))
。
る膜厚1000人程度O3iOtlP!又はSi、N4
11*21等をCVD法により形成する。その後、不図
示のレジスト膜をマスクとして、5iOtl1121等
を選択的にRIB法等の異方性エツチングにより除去し
て開口し、開口部22を形成する。なお開口部22は蓄
積電極と転送トランジスタT1を接合する蓄積電極コン
タクトホールとなる(同図(t3)、 (ft ))
。
次いで、開口部22を設けた5int膜21等の全面に
所望の膜厚の不純物イオンを含有したポ’) S i膜
23を減圧CVD法により形成する。なお、ポリSi膜
23をRIB等の異方性エツチングによりパターニング
して蓄積電極23aを形成する。なお、ポリ5ill’
J23のエツチングガスはCCβ410tを用いて行う
(同図(g1)、(gz))− なお、同図(g+ )、(gi )の形成工程後は、従
来と同様に蓄積電極23aを熱処理してS i O。
所望の膜厚の不純物イオンを含有したポ’) S i膜
23を減圧CVD法により形成する。なお、ポリSi膜
23をRIB等の異方性エツチングによりパターニング
して蓄積電極23aを形成する。なお、ポリ5ill’
J23のエツチングガスはCCβ410tを用いて行う
(同図(g1)、(gz))− なお、同図(g+ )、(gi )の形成工程後は、従
来と同様に蓄積電極23aを熱処理してS i O。
膜等の誘電体膜24を形成し、さらに対向電極25とし
て不純物イオンを含有したポリSi膜を誘電体膜24の
全面に形成する。これにより第1図(a)、 (b)
に示すようなりRAMセルを製造する。
て不純物イオンを含有したポリSi膜を誘電体膜24の
全面に形成する。これにより第1図(a)、 (b)
に示すようなりRAMセルを製造する。
このようにして、不純物を含有したポリSl膜13によ
るビット線B L r と、Sin、膜14を選択的に
開口するビット線コンタクトホール15とを先に形成し
、その後Sol構造工程によりビット線BL、上にSt
O□lpH4を介して転送トランジスタT、とsin容
量C1とを形成している。
るビット線B L r と、Sin、膜14を選択的に
開口するビット線コンタクトホール15とを先に形成し
、その後Sol構造工程によりビット線BL、上にSt
O□lpH4を介して転送トランジスタT、とsin容
量C1とを形成している。
これにより、蓄積電極23aを立体的に積層して蓄積電
極面積を増加させることが可能となる。
極面積を増加させることが可能となる。
第3図は本発明の第2の実施例に係るDRAMセルの形
成工程図である。同図(a3)〜(fl)は第1図(C
) 、DRAMセルの平面図のA−A’矢視断面に係る
形成工程を示し、同図(a2)〜(rりは同様にB−B
’矢視断面に係る形成工程を示している。
成工程図である。同図(a3)〜(fl)は第1図(C
) 、DRAMセルの平面図のA−A’矢視断面に係る
形成工程を示し、同図(a2)〜(rりは同様にB−B
’矢視断面に係る形成工程を示している。
なお、第1の実施例に対して第2の実施例ではビット線
と転送トランジスタを形成する領域の絶縁膜に係る形成
工程が異なっている。
と転送トランジスタを形成する領域の絶縁膜に係る形成
工程が異なっている。
まず鏡面化したp型Si基′41i31上にレジスト膜
32をマスクにして、所望の不純物イオンをイオンイン
ブラ法等により注入してn″″拡散層33を形成する。
32をマスクにして、所望の不純物イオンをイオンイン
ブラ法等により注入してn″″拡散層33を形成する。
なお、n+拡散層33はビット線BLとなる(同図(a
3)、(az))− 次いで、p型S−i基板31の全面に膜厚1500〜3
000人程度のp型のエ変形キシャルN34を形成する
(同図(r、1)、 (r1))。
3)、(az))− 次いで、p型S−i基板31の全面に膜厚1500〜3
000人程度のp型のエ変形キシャルN34を形成する
(同図(r、1)、 (r1))。
次にバターニングしたレジスト膜35をマスクにして、
0□イオン36をイオンインプラ法等により注入する(
同図(CI)、 (Cり)。
0□イオン36をイオンインプラ法等により注入する(
同図(CI)、 (Cり)。
さらに、0.イオン36を活性化してSiO□膜37膜
形7する。なお、Sing膜37はレジスト膜35のマ
スクパターンに従ってビット線コンタクトホール37a
を有している(同図(a1)、 (d2))。
形7する。なお、Sing膜37はレジスト膜35のマ
スクパターンに従ってビット線コンタクトホール37a
を有している(同図(a1)、 (d2))。
なお、同図(dl)、(dz)以後の形成工程は第1の
実施例に係る形成工程図(dl)、 (ax)以降の
形成工程と同様となる。すなわち、転送トランジスタ形
成領域を画定するフィールド酸化膜38の形成(同図(
e3)、(e=))及び転送トランジスタのソース40
、ドレイン41、ワード線(ゲート電極”)WL3、W
L&の形成(同図(f3)。
実施例に係る形成工程図(dl)、 (ax)以降の
形成工程と同様となる。すなわち、転送トランジスタ形
成領域を画定するフィールド酸化膜38の形成(同図(
e3)、(e=))及び転送トランジスタのソース40
、ドレイン41、ワード線(ゲート電極”)WL3、W
L&の形成(同図(f3)。
(ri))等であり、さらにゲート電極を絶縁し、その
後蓄積電極、誘電体膜及び対向電極を形成してDRAM
セルを製造する。
後蓄積電極、誘電体膜及び対向電極を形成してDRAM
セルを製造する。
このようにして、p型Si基板31に不純物イオンを注
入したno拡散M33によるビット線と、0、イオン3
6を選択的に注入してビット線コンタクトホール37a
を有するSiO□膜37膜形7に形成し、その後Sol
構造により、ビット線(n・拡散層33)上にSiO□
膜37膜形7て転送トランジスタT、と蓄積容量C3と
を形成している。これにより蓄積容量を立体的に積層し
て、蓄積電極面積を増加させることが可能となる。
入したno拡散M33によるビット線と、0、イオン3
6を選択的に注入してビット線コンタクトホール37a
を有するSiO□膜37膜形7に形成し、その後Sol
構造により、ビット線(n・拡散層33)上にSiO□
膜37膜形7て転送トランジスタT、と蓄積容量C3と
を形成している。これにより蓄積容量を立体的に積層し
て、蓄積電極面積を増加させることが可能となる。
以上説明したように本発明によれば、ビット線のコンタ
クトホールのアスペクト比に無関係に蓄積電極を立体的
に積層することができる。これにより蓄積容量を従来例
に比べて2〜3倍程度増加させることが可能となる。
クトホールのアスペクト比に無関係に蓄積電極を立体的
に積層することができる。これにより蓄積容量を従来例
に比べて2〜3倍程度増加させることが可能となる。
また蓄積容量の増加により、α線入射等によるソフトエ
ラーを大幅に低減すること、及びビット線の絶縁耐圧の
上昇によりDRAMセルの特性。
ラーを大幅に低減すること、及びビット線の絶縁耐圧の
上昇によりDRAMセルの特性。
信顛度等の向上を図ることが可能となる。
第1図は本発明の実施例に係るDRAMセルの構造図、
第2図は本発明の第1実施例に係るDRAMセルの形成
工程図、 第3図は本発明の第2実施例に係るDRAMセルの形成
工程図、 第4図は従来例に係るDRAMセルの説明図である。 (符号の説明) T、T、・・・転送トランジスタ、 C,C,・・・蓄積容量、 1.11.31・・・Si基板(一導電型の半導体基板
)、 33・・・n4拡散層(反対導電型の不純物拡散層)、
34・・・エピタキシャル層(一導電型のエピタキシャ
ル層)、 2.18.38・・・フィールド酸化膜(SiO□Wi
)、 3.19.41・・・ドレイン(不純物拡散層)、4.
20.40・・・ソース(不純物拡散層)、36・・・
08イオン(酸素イオン)、12.14.37・・・S
iO□膜(第1.2の絶縁膜)、 5.21=SiO,成文!;!S i3N、 IPJ
(ff$3の絶縁膜)、 6.23a・・・蓄積電極、 7.24・・・誘電体膜、 8.25・・・対向電極、 9・・・PSG膜、 32.35・・・レジスト膜、 10.15・・・ビット線コンタクトホール(開口部)
、 13・・・ポリSi膜(第1導電体膜又はビット線BL
3)、 16・・・ポリSi膜(多結晶半導体膜)、16 a−
8ilP! (半導体膜)、17.39・・・転送トラ
ンジスタ形成領域、22・・・開口部(蓄積電極のコン
タクトホーJし)、23・・・ポリSi膜(第3の導電
体膜)、WL、WL+〜W L &・・・ワード線(ゲ
ート電極)BL、BL3、BL、・・・ビット線、a・
・・ビット線コンタクトホールの幅、b・・・ビット線
コンタクトホールの深さ。 −・−旬・′ 22開口部 (fl) 本発明の第1実施例に係る 第2 (fl) DRAMセルの形成工程図 図(その3) (dl) (fl) 本発明の第2の実施例に係。 第3図 (dl) (e2) (fl) るDRAMセルの形成工程図 (その2)
工程図、 第3図は本発明の第2実施例に係るDRAMセルの形成
工程図、 第4図は従来例に係るDRAMセルの説明図である。 (符号の説明) T、T、・・・転送トランジスタ、 C,C,・・・蓄積容量、 1.11.31・・・Si基板(一導電型の半導体基板
)、 33・・・n4拡散層(反対導電型の不純物拡散層)、
34・・・エピタキシャル層(一導電型のエピタキシャ
ル層)、 2.18.38・・・フィールド酸化膜(SiO□Wi
)、 3.19.41・・・ドレイン(不純物拡散層)、4.
20.40・・・ソース(不純物拡散層)、36・・・
08イオン(酸素イオン)、12.14.37・・・S
iO□膜(第1.2の絶縁膜)、 5.21=SiO,成文!;!S i3N、 IPJ
(ff$3の絶縁膜)、 6.23a・・・蓄積電極、 7.24・・・誘電体膜、 8.25・・・対向電極、 9・・・PSG膜、 32.35・・・レジスト膜、 10.15・・・ビット線コンタクトホール(開口部)
、 13・・・ポリSi膜(第1導電体膜又はビット線BL
3)、 16・・・ポリSi膜(多結晶半導体膜)、16 a−
8ilP! (半導体膜)、17.39・・・転送トラ
ンジスタ形成領域、22・・・開口部(蓄積電極のコン
タクトホーJし)、23・・・ポリSi膜(第3の導電
体膜)、WL、WL+〜W L &・・・ワード線(ゲ
ート電極)BL、BL3、BL、・・・ビット線、a・
・・ビット線コンタクトホールの幅、b・・・ビット線
コンタクトホールの深さ。 −・−旬・′ 22開口部 (fl) 本発明の第1実施例に係る 第2 (fl) DRAMセルの形成工程図 図(その3) (dl) (fl) 本発明の第2の実施例に係。 第3図 (dl) (e2) (fl) るDRAMセルの形成工程図 (その2)
Claims (3)
- (1)半導体基板(11)に、所望の不純物拡散層(1
9、20)、ゲート電極(WL_3、WL_4及びビッ
ト線(BL_1)から成る転送トランジスタ(T_1)
と、蓄積電極(23a)、誘電体膜(24)及び対向電
極(25)から成る蓄積容量(C_1)とを有する半導
体記憶装置において、前記ビット線(BL_1)が転送
トランジスタ(T_1)及び蓄積容量(C_1)の下層
に絶縁膜(14)を介して設けられていることを特徴と
する半導体記憶装置。 - (2)半導体基板(11)上の全面に第1の絶縁膜(1
2)を形成する工程と、 前記第1の絶縁膜(12)上に第1の導電体膜(13)
を選択的形成し、その後該導電体膜(13)を絶縁する
第2絶縁膜(14)を形成する工程と、 前記第2の絶縁膜(14)を選択的に除去して前記第1
の導電体膜(13)を露出し、該絶縁膜(14)に第1
の開口部(15)を形成し、その後該絶縁膜(14)の
全面に多結晶半導体膜(16)を形成する工程と、 前記多結晶半導体膜(16)を熱処理して単結晶化し、
前記第2の絶縁膜(14)上に半導体膜(16a)を形
成し、その後選択酸化してフィールド絶縁膜(18)を
形成し、転送トランジスタ形成領域(17)を画定する
工程と、 前記転送トランジスタ形成領域(17)にゲート電極(
WL_3)と、所望の不純物拡散層(19、20)とを
形成する工程と、 前記ゲート電極(WL_3)と不純物拡散層(19、2
0)とを設けた半導体基板(11)の全面に第3の絶縁
膜(21)を形成し、その後選択的に該絶縁膜(21)
を除去して開口し、該絶縁膜(21)に第2の開口部(
22)を形成する工程と、 前記第2の開口部(22)を設けた半導体基板11)の
全面に第2の導電体膜(23)を選択的に形成する工程
とを有することを特徴とする半導体記憶装置の製造方法
。 - (3)一導電型の半導体基板(31)に選択的に反対導
電型の不純物拡散層(33)を形成する工程と、 前記不純物拡散層(33)を設けた半導体基板(31)
の全面に一導電型のエピタキシャル層(34)を形成す
る工程と、 前記エピタキシャル層(34)に選択的に酸素イオンを
注入して、活性化し、該エピタキシャル層(34)と前
記不純物拡散層(33)との間に選択的に絶縁膜(37
)を形成する工程と、前記エピタキシャル層(34)を
選択酸化してフィールド絶縁膜(38)を形成し、転送
トランジスタ形成領域を画定する工程とを有することを
特徴とする特許請求の範囲第2項に記載する半導体記憶
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62307902A JPH01149452A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62307902A JPH01149452A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01149452A true JPH01149452A (ja) | 1989-06-12 |
Family
ID=17974547
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62307902A Pending JPH01149452A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01149452A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0449422A2 (en) * | 1990-02-26 | 1991-10-02 | Nec Corporation | Semiconductor memory device |
WO1991018418A1 (en) * | 1990-05-23 | 1991-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
JPH06216338A (ja) * | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
US5356830A (en) * | 1988-09-19 | 1994-10-18 | Kabushiki Kaisha Tobshiba | Semiconductor device and its manufacturing method |
DE19638180A1 (de) * | 1995-09-19 | 1997-03-20 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung |
-
1987
- 1987-12-04 JP JP62307902A patent/JPH01149452A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5356830A (en) * | 1988-09-19 | 1994-10-18 | Kabushiki Kaisha Tobshiba | Semiconductor device and its manufacturing method |
EP0449422A2 (en) * | 1990-02-26 | 1991-10-02 | Nec Corporation | Semiconductor memory device |
WO1991018418A1 (en) * | 1990-05-23 | 1991-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
JPH06216338A (ja) * | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
DE19638180A1 (de) * | 1995-09-19 | 1997-03-20 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung |
US6031260A (en) * | 1995-09-19 | 2000-02-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
US6258650B1 (en) | 1995-09-19 | 2001-07-10 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940005886B1 (ko) | 반도체기억장치 및 그 제조방법 | |
JPH0210867A (ja) | 半導体メモリ装置 | |
US6333233B1 (en) | Semiconductor device with self-aligned contact and its manufacture | |
JP3571088B2 (ja) | Dramセルコンタクトの構造及びその形成方法 | |
JP2000058482A (ja) | 自己整列コンタクト及びその製造方法 | |
JP2865155B2 (ja) | 半導体装置およびその製造方法 | |
JPH03173174A (ja) | 半導体記憶装置 | |
JP2648448B2 (ja) | 半導体記憶装置のキャパシター製造方法 | |
JPS6156445A (ja) | 半導体装置 | |
JPH01149452A (ja) | 半導体記憶装置及びその製造方法 | |
JP2772375B2 (ja) | 半導体記憶装置 | |
JPH0888333A (ja) | 半導体装置の製造方法 | |
JP3241789B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JPH01147857A (ja) | 半導体記憶装置及びその製造方法 | |
JPH0423467A (ja) | 半導体記憶装置の製造方法 | |
JP2005236135A (ja) | 半導体装置の製造方法 | |
JP2627515B2 (ja) | 半導体記憶装置及びその製造方法 | |
JPH06209088A (ja) | 半導体記憶装置及びその製造方法 | |
JPS61107768A (ja) | 半導体記憶装置 | |
JPH01265556A (ja) | 半導体記憶装置及びその製造方法 | |
JPH01189949A (ja) | 半導体記憶装置の製造方法 | |
JP3354333B2 (ja) | 半導体記憶装置 | |
JPH01143351A (ja) | 半導体記憶装置及びその製造方法 | |
JPH06302778A (ja) | 半導体装置とその製造方法 | |
JP3067316B2 (ja) | 半導体メモリセルの形成方法 |