JPH01149452A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH01149452A JPH01149452A JP62307902A JP30790287A JPH01149452A JP H01149452 A JPH01149452 A JP H01149452A JP 62307902 A JP62307902 A JP 62307902A JP 30790287 A JP30790287 A JP 30790287A JP H01149452 A JPH01149452 A JP H01149452A
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- insulating film
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- transfer transistor
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Classifications
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
本発明は半導体記憶装置及びその製造方法、特に高集積
、高性能のダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）セルの構造とその形成方法に関し、 ビット線コンタクトホールのアスペクト比に左右される
ことなく、メモリセルの蓄積電極面積を同一平面内に立
体的に積層して増加させ、蓄積容量を増加させることを
目的とし、 その装置を半導体基板に、所望の不純物拡散層、ゲート
電極及びビット線から成る転送トランジスタと、蓄積電
極、誘電体膜及び対向電極から成る蓄積容量とを有する
半導体記憶装置において、前記ビット線が転送トランジ
スタ及び蓄積容量の下層にビット線コンタクトホールを
有する絶縁膜を介して設けられていることを含み構成し
、その形成方法を半導体基板上の全面に第１の絶縁膜を
形成する工程と、 前記第１の絶縁股上に第１の導電体膜を選択的形成し、
その後接導電体膜を絶縁する第２絶縁膜を形成する工程
と、 前記第２の絶縁膜を選択的に除去して前記第１の導電体
膜を露出し、該絶縁膜に第１の開口部を形成し、その後
該絶縁膜の全面に多結晶半導体膜を形成す不工程と、 前記多結晶半導体膜を熱処理して単結晶化し、前記第２
の絶縁膜上に半導体膜を形成し、その後選択酸化してフ
ィールド酸化膜を形成し、転送トランジスタ形成領域を
画定する工程と、前記転送トランジスタ形成領域にゲー
ト電極と、所望の不純物拡散層とを形成する工程と、前
記ゲート電極と不純物拡散層とを設けた半導体基板の全
面に第３の絶縁膜を形成し、その後選択的に該絶縁膜を
除去して開口し、該絶縁膜に第２の開口部を形成する工
程と、 前記第２の開口部を設けた半導体基板の全面に第２の導
電体膜を選択的に形成する工程とを有することを含み構
成する。
、高性能のダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）セルの構造とその形成方法に関し、 ビット線コンタクトホールのアスペクト比に左右される
ことなく、メモリセルの蓄積電極面積を同一平面内に立
体的に積層して増加させ、蓄積容量を増加させることを
目的とし、 その装置を半導体基板に、所望の不純物拡散層、ゲート
電極及びビット線から成る転送トランジスタと、蓄積電
極、誘電体膜及び対向電極から成る蓄積容量とを有する
半導体記憶装置において、前記ビット線が転送トランジ
スタ及び蓄積容量の下層にビット線コンタクトホールを
有する絶縁膜を介して設けられていることを含み構成し
、その形成方法を半導体基板上の全面に第１の絶縁膜を
形成する工程と、 前記第１の絶縁股上に第１の導電体膜を選択的形成し、
その後接導電体膜を絶縁する第２絶縁膜を形成する工程
と、 前記第２の絶縁膜を選択的に除去して前記第１の導電体
膜を露出し、該絶縁膜に第１の開口部を形成し、その後
該絶縁膜の全面に多結晶半導体膜を形成す不工程と、 前記多結晶半導体膜を熱処理して単結晶化し、前記第２
の絶縁膜上に半導体膜を形成し、その後選択酸化してフ
ィールド酸化膜を形成し、転送トランジスタ形成領域を
画定する工程と、前記転送トランジスタ形成領域にゲー
ト電極と、所望の不純物拡散層とを形成する工程と、前
記ゲート電極と不純物拡散層とを設けた半導体基板の全
面に第３の絶縁膜を形成し、その後選択的に該絶縁膜を
除去して開口し、該絶縁膜に第２の開口部を形成する工
程と、 前記第２の開口部を設けた半導体基板の全面に第２の導
電体膜を選択的に形成する工程とを有することを含み構
成する。
本発明は半導体記憶装置及びその製造方法に関するもの
であり、更に詳しく言えば高集積・高性能のダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）セルの構造とそ
の形成方法に関するものである。
であり、更に詳しく言えば高集積・高性能のダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）セルの構造とそ
の形成方法に関するものである。
第４図は従来例に係るＤＲＡＭセルに係る説明図である
。
。
同図（ａ）はＤＲＡＭセルの電気回路図である。
図において、データ（電荷）を転送するＭＯＳトランジ
スタ等により構成される転送トランジスタ、Ｃは電荷を
蓄積する蓄積容量、ＷＬはワード線、ＢＬはビット線で
ある。なお、６は蓄積電極、７は誘導体膜、８は対向電
極である。
スタ等により構成される転送トランジスタ、Ｃは電荷を
蓄積する蓄積容量、ＷＬはワード線、ＢＬはビット線で
ある。なお、６は蓄積電極、７は誘導体膜、８は対向電
極である。
同図（ｂ）ＤＲＡＭセル構造を示す断面図である０図に
おいて、１はｐ型エピタキシャル層のＳｉ基板、２は選
択ロコス法等により形成されるフィールド酸化膜（Ｓｉ
Ｏ２膜）、３．４はＡｓ’イオン等を拡散して形成され
る不純物拡散層であり、転送トランジスタＴのソース又
はドレインである。
おいて、１はｐ型エピタキシャル層のＳｉ基板、２は選
択ロコス法等により形成されるフィールド酸化膜（Ｓｉ
Ｏ２膜）、３．４はＡｓ’イオン等を拡散して形成され
る不純物拡散層であり、転送トランジスタＴのソース又
はドレインである。
５はワード線ＷＬを絶縁する絶縁膜であり、ｃｖＤ酸化
膜（ｓ ｔｉＮｎ膜）等である。
膜（ｓ ｔｉＮｎ膜）等である。
６はポリＳｔ膜に不純物イオンをドープして形成される
電極であり、蓄積容量Ｃを構成する蓄積電極である。７
はＳｉｎ、膜やＳｉ、Ｎ、膜等の絶縁膜により形成され
る誘電体膜である。８はポリＳｔ膜に不純物イオンをド
ープして形成される電極であり、蓄積容量Ｃ１を構成す
る対向電極である。
電極であり、蓄積容量Ｃを構成する蓄積電極である。７
はＳｉｎ、膜やＳｉ、Ｎ、膜等の絶縁膜により形成され
る誘電体膜である。８はポリＳｔ膜に不純物イオンをド
ープして形成される電極であり、蓄積容量Ｃ１を構成す
る対向電極である。
９は対向電極８を絶縁する絶縁膜であり、ＰｓＧ膜等で
ある。工０はビットＩＢＬのコンタクトホールである。
ある。工０はビットＩＢＬのコンタクトホールである。
また、ａはビット線コンタクトホール１０の幅であり、
ｂはその深さである。なおアスペクト比ｂ ／ ａであ
り、微細化と共にアスペクト比はますます大きくなる。
ｂはその深さである。なおアスペクト比ｂ ／ ａであ
り、微細化と共にアスペクト比はますます大きくなる。
なおＷＬは、ポリＳｔ膜等により形成される転送トラン
ジスタＴのゲート電極であり、ワード線である。また、
ＢＬは不純物をドープしたポリｓ１膜又はポリサイドｎ
々により形成されるビット線である。
ジスタＴのゲート電極であり、ワード線である。また、
ＢＬは不純物をドープしたポリｓ１膜又はポリサイドｎ
々により形成されるビット線である。
ところで従来例によれば、半導体記憶装置の集積度の増
加と、半導体素子の微細化とに従って、ＤＲＡＭのメモ
リセルの面積はますます縮小化される。
加と、半導体素子の微細化とに従って、ＤＲＡＭのメモ
リセルの面積はますます縮小化される。
このため下記のような問題点がある。
（１）Ｍ積電極面積に依存するメモリセルの蓄積容量Ｃ
が少なくなる。
が少なくなる。
（２）蓄積容量Ｃが減少したことによりα線入射による
ソフトエラーが増大する。
ソフトエラーが増大する。
（３）ビット線、コンタクトホール１０のアスペクト比
（ｂ／ａ）が大きくなりパターン形成が困難になる。
（ｂ／ａ）が大きくなりパターン形成が困難になる。
（４）ビット線ＢＬ同志の分離部分の間隔が狭い。
（５）ビット線Ｂ、Ｌとワード線ＷＬとの位置合わせ余
裕が少なくなる。
裕が少なくなる。
（６）絶縁耐圧が落ちて誤動作をする。
本発明はかかる従来例の問題点に鑑み創作されたもので
あり、ビット線コンタクトホールのアスペクト比に左右
されることなくメモリセルの蓄積電極面積を同一平面内
に立体的増加させて、蓄積容量を増加させることを可能
とする半導体記憶装置及びその製造方法の提供を目的と
する。
あり、ビット線コンタクトホールのアスペクト比に左右
されることなくメモリセルの蓄積電極面積を同一平面内
に立体的増加させて、蓄積容量を増加させることを可能
とする半導体記憶装置及びその製造方法の提供を目的と
する。
本発明の半導体記憶装置及びその製造方法は、その一実
施例を第１．２及び３図に示すように、その装置を半導
体基ｖｉ１１に、所望の不純物拡散層１９，２０．ゲー
ト電極ｗｔ３、、ＷＬ、及びビット線ＢＬ、から成る転
送トランジスタＴ、と、蓄積電極２３ａ、誘電体膜２４
及び対向電極２５から成る蓄積容量ＣＩとを有する半導
体記憶装置において、 前記ビット線ＢＬ、が転送トランジスタＴｔ及び蓄積容
量ＣＩの下層に絶縁膜１４を介して設けられていること
を特徴とし、 その製造方法を半導体基板ｌｌ上の全面に第１の絶縁膜
１２を形成する工程と、 前記第１の絶縁膜１２上に第１の導電体［１３を選択的
形成し、その後接導電体膜１３を絶縁する第２絶縁１１
１１４を形成する工程と、前記第２の絶縁Ｗｉ１４を選
択的に除去して前記第１の導電体１１！１３を露出し、
該絶縁膜１４に第１の開口部１５を形成し、その後該絶
縁膜１４の全面に第２の多結晶半導体膜１６を形成する
工程と、 前記第１の多結晶半導体膜１６を熱処理して単結晶化し
、前記第２の絶！！膜上に半導体Ｆ！ １６ ａを形成
し、その後選択酸化してフィールド酸化膜１８を形成し
、転送トランジスタ形成領域１７を画定する工程と、 前記転送トランジスタ形成領域１７にゲート電極ＷＬ、
と、所望の不純物拡散層１９．２０とを形成する工程と
、 前記ゲート電極ＷＬ、と不純物拡散層１９゜２０とを設
けた半導体基板１１の全面に第３の絶縁Ｍ２１を形成し
、その後選択的に該絶縁膜２１を除去して開口し、該絶
縁膜２１に第２の開口部２２を形成する工程と、 前記第２の開口部２２を設けた半導体基板１１の全面に
第２の導電体膜２３を選択的に形成する工程とを有する
ことを特徴とし、 上記目的を達成する。
施例を第１．２及び３図に示すように、その装置を半導
体基ｖｉ１１に、所望の不純物拡散層１９，２０．ゲー
ト電極ｗｔ３、、ＷＬ、及びビット線ＢＬ、から成る転
送トランジスタＴ、と、蓄積電極２３ａ、誘電体膜２４
及び対向電極２５から成る蓄積容量ＣＩとを有する半導
体記憶装置において、 前記ビット線ＢＬ、が転送トランジスタＴｔ及び蓄積容
量ＣＩの下層に絶縁膜１４を介して設けられていること
を特徴とし、 その製造方法を半導体基板ｌｌ上の全面に第１の絶縁膜
１２を形成する工程と、 前記第１の絶縁膜１２上に第１の導電体［１３を選択的
形成し、その後接導電体膜１３を絶縁する第２絶縁１１
１１４を形成する工程と、前記第２の絶縁Ｗｉ１４を選
択的に除去して前記第１の導電体１１！１３を露出し、
該絶縁膜１４に第１の開口部１５を形成し、その後該絶
縁膜１４の全面に第２の多結晶半導体膜１６を形成する
工程と、 前記第１の多結晶半導体膜１６を熱処理して単結晶化し
、前記第２の絶！！膜上に半導体Ｆ！ １６ ａを形成
し、その後選択酸化してフィールド酸化膜１８を形成し
、転送トランジスタ形成領域１７を画定する工程と、 前記転送トランジスタ形成領域１７にゲート電極ＷＬ、
と、所望の不純物拡散層１９．２０とを形成する工程と
、 前記ゲート電極ＷＬ、と不純物拡散層１９゜２０とを設
けた半導体基板１１の全面に第３の絶縁Ｍ２１を形成し
、その後選択的に該絶縁膜２１を除去して開口し、該絶
縁膜２１に第２の開口部２２を形成する工程と、 前記第２の開口部２２を設けた半導体基板１１の全面に
第２の導電体膜２３を選択的に形成する工程とを有する
ことを特徴とし、 上記目的を達成する。
本発明の半導体記憶装置によれば、ビット線は転送トラ
ンジスタや蓄積容量の下層に設けられている。これによ
り蓄積電極を立体的に積層しても、ビット線コンタクト
ホールのアスペクト比と蓄積電極の積層高さとの因果関
係を無くすことが可能となる。
ンジスタや蓄積容量の下層に設けられている。これによ
り蓄積電極を立体的に積層しても、ビット線コンタクト
ホールのアスペクト比と蓄積電極の積層高さとの因果関
係を無くすことが可能となる。
また本発明の製造方法によれば、ビット線とビット線コ
ンタクトホールとを先に形成し、その後ＳＯｒ構造工程
によりビット線上に絶縁膜を介して転送トランジスタと
蓄積容量とを形成している。
ンタクトホールとを先に形成し、その後ＳＯｒ構造工程
によりビット線上に絶縁膜を介して転送トランジスタと
蓄積容量とを形成している。
これにより蓄積電極を立体的に積層して蓄積電極面積を
増加させ、従来例に比べて数倍蓄積容量を増加させるこ
とが可能となる。
増加させ、従来例に比べて数倍蓄積容量を増加させるこ
とが可能となる。
次に図を参照しながら本発明の実施例について説明する
。
。
第１．２図は本発明の実施例に係る半導体記憶装置及び
その製造方法の説明図であり、第１図は本発明の実施例
に係るＤＲＡＭセルの構造図を示している。
その製造方法の説明図であり、第１図は本発明の実施例
に係るＤＲＡＭセルの構造図を示している。
同図（ａ）、 （ｂ）はＤＲＡＭセルの断面図であり
、同図（Ｃ）はその平面図である。なお、同図（ａ）は
同図（Ｃ）Ａ−Ａ’矢視断面図を示し、同図（ｂ）は同
図（Ｃ）のＢ−Ｂ’矢視断面図を示している０図におい
て、１１はｎ型やＰ型のＳ＋基板、１２はビット線ＢＬ
、を絶縁するＳｉＯオ膜である。なお、Ｂ Ｌ ｔは不
純物イオンを含有したポリＳ１膜により形成されたビッ
ト線である。
、同図（Ｃ）はその平面図である。なお、同図（ａ）は
同図（Ｃ）Ａ−Ａ’矢視断面図を示し、同図（ｂ）は同
図（Ｃ）のＢ−Ｂ’矢視断面図を示している０図におい
て、１１はｎ型やＰ型のＳ＋基板、１２はビット線ＢＬ
、を絶縁するＳｉＯオ膜である。なお、Ｂ Ｌ ｔは不
純物イオンを含有したポリＳ１膜により形成されたビッ
ト線である。
１４はピッ、ト線ＢＬ、と、転送トランジスタ領域や蓄
積電極領域とを分離絶縁するＳｉ０ｇ膜等である。なお
１５はビット線コンタクトホールであり、転送トランジ
スタＴ１のソース２０と接合する開口部である。
積電極領域とを分離絶縁するＳｉ０ｇ膜等である。なお
１５はビット線コンタクトホールであり、転送トランジ
スタＴ１のソース２０と接合する開口部である。
１６ａはポリｓｔｌ１ｇをレーザアニール等により単結
晶化したＳｉ膜であり、ＳｉＦ！１６ａは転送トランジ
スタＴ、の能動領域を形成する。１８はＳｉ膜１６ａを
選択ロコス酸化して形成された各素子間を分離絶縁する
フィールド酸化膜である。
晶化したＳｉ膜であり、ＳｉＦ！１６ａは転送トランジ
スタＴ、の能動領域を形成する。１８はＳｉ膜１６ａを
選択ロコス酸化して形成された各素子間を分離絶縁する
フィールド酸化膜である。
また１９．２０は５ｉｌｌＱ１６ａに所望の不純物イオ
ンを、例えばＡｓ”イオンを注入して形成されたｎ゛不
純物拡散層であり、転送トランジスタＴ。
ンを、例えばＡｓ”イオンを注入して形成されたｎ゛不
純物拡散層であり、転送トランジスタＴ。
のソースやドレインである。
ＷＬ３、ＷＬ、はポリ５ｉＩＩ！Ｊ等により形成された
ゲート電極であり、ＤＲＡＭセルにおけるワード線であ
る。２１はゲート電極ＷＬ３、ＷＬ、を絶縁する５１０
８膜又は５ｔｓＮａ膜等である。
ゲート電極であり、ＤＲＡＭセルにおけるワード線であ
る。２１はゲート電極ＷＬ３、ＷＬ、を絶縁する５１０
８膜又は５ｔｓＮａ膜等である。
これ等により転送トランジスタＴ、を構成する。
また２３ａは所望の膜厚の不純物イオンを含有したポリ
Ｓｉ膜により形成された蓄積電極である。
Ｓｉ膜により形成された蓄積電極である。
２４はＳｉＯ２膜等の誘電体膜であり、２５は不純物イ
オンを含有したポリ５ｉＩＩｌにより形成された対向電
極である。なお蓄積電極２３ａ、誘電体ＩＰ！２４及び
対向電極２５により蓄積容量Ｃ３を構成する。これ等に
よりＤＲＡＭセルを構成する。
オンを含有したポリ５ｉＩＩｌにより形成された対向電
極である。なお蓄積電極２３ａ、誘電体ＩＰ！２４及び
対向電極２５により蓄積容量Ｃ３を構成する。これ等に
よりＤＲＡＭセルを構成する。
このようにして、ビット線ＢＬ、は転送トランジスタＴ
１や蓄積容量Ｃ１の下層に、ビット線コンタクトホール
１５を有するＳｉｎ、膜１４を介して設けられている。
１や蓄積容量Ｃ１の下層に、ビット線コンタクトホール
１５を有するＳｉｎ、膜１４を介して設けられている。
これにより蓄積電極２３ａを立体的に積層してもビット
線コンタクトホール１５のアスペクト比と蓄積電極２３
ａの高さとの因果関係を無（すことが可能となる。
線コンタクトホール１５のアスペクト比と蓄積電極２３
ａの高さとの因果関係を無（すことが可能となる。
第２図は本発明の第１実施例に係るＤＲＡＭセルの形成
工程図であり、同図（ａ３）〜（ｇ＋ ）は第１図（Ｃ
）、ＤＲＡＭセルの平面図のＡ−Ａ’矢視断面に係る形
成工程を示し、同図（ａ２）〜（ｇりは同様にＢ−Ｂ’
矢視断面に係る形成工程を示している。
工程図であり、同図（ａ３）〜（ｇ＋ ）は第１図（Ｃ
）、ＤＲＡＭセルの平面図のＡ−Ａ’矢視断面に係る形
成工程を示し、同図（ａ２）〜（ｇりは同様にＢ−Ｂ’
矢視断面に係る形成工程を示している。
図において、まずｐ型又はｎ型のＳ＋基板１工を熱酸化
処理等をして絶縁膜（ＳｉＯ□膜）１２を形成する（同
図（ａＩ）、（ａ−））。
処理等をして絶縁膜（ＳｉＯ□膜）１２を形成する（同
図（ａＩ）、（ａ−））。
次に、５ｉＯｔＷＸ１２の全面に不純物イオンを含有し
たポリ５ｉｌｌｌ１３を低圧ＣＶＤ法等により膜厚１５
００〜３０００人程度形成し、そ変形不図示のレジスト
膜をマスクにしてポリ５ｉｌｌｉ１３ヲ所望のビット線
ＢＬ３、ＢＬ寞にパターニングする０次いで熱酸化処理
等によりＳｉｎ、膜１４を形成し、ビット線ＢＬ３、Ｂ
Ｌ、等を絶縁する（同図（ｂ１）、（ｂ１））。
たポリ５ｉｌｌｌ１３を低圧ＣＶＤ法等により膜厚１５
００〜３０００人程度形成し、そ変形不図示のレジスト
膜をマスクにしてポリ５ｉｌｌｉ１３ヲ所望のビット線
ＢＬ３、ＢＬ寞にパターニングする０次いで熱酸化処理
等によりＳｉｎ、膜１４を形成し、ビット線ＢＬ３、Ｂ
Ｌ、等を絶縁する（同図（ｂ１）、（ｂ１））。
さらに、不図示のレジスト膜をマスクにして、ＲＩＢ法
等の異方性エツチングによりＳｉｎｇ膜１４を除去して
開口し、開口部１５を形成する。
等の異方性エツチングによりＳｉｎｇ膜１４を除去して
開口し、開口部１５を形成する。
なお開口部１５はビット線Ｂｔ３、、ＢＬｔと転送トラ
ンジスタＴ１のソース２０を接合するビット線コンタク
トホールとなる。また、５ｉＯｚ膜１４のエツチングに
用いるガスはＣＦ ４ ／ Ｏｚである。
ンジスタＴ１のソース２０を接合するビット線コンタク
トホールとなる。また、５ｉＯｚ膜１４のエツチングに
用いるガスはＣＦ ４ ／ Ｏｚである。
次いで開口部１５を設けたＳｔＯ，膜１４上の全面にノ
ンドープのポリＳ １ｌｌｌｌ ６を減圧ＣＶＤ法等に
より形成し、その後平坦化し、さらにレーザアニール等
によりポリＳｉ膜」６を単結晶化して、Ｓｉ膜１６ａを
形成し、５ＯＸｔＪＩ造を形成する（同図（ＣＩ ）、
（ｃｔ ） ）。
ンドープのポリＳ １ｌｌｌｌ ６を減圧ＣＶＤ法等に
より形成し、その後平坦化し、さらにレーザアニール等
によりポリＳｉ膜」６を単結晶化して、Ｓｉ膜１６ａを
形成し、５ＯＸｔＪＩ造を形成する（同図（ＣＩ ）、
（ｃｔ ） ）。
次に、転送トランジスタ形成領域１７に不図示の耐熱酸
化性絶縁膜（ＳｉｓＮ４膜）や５ｉＯｔ膜をマスクにし
て、Ｓｉ膜１６ａを選択ロコス酸化し、フィールド酸化
膜１８を形成する（同図（ｔＬ）、（ｄｄ。
化性絶縁膜（ＳｉｓＮ４膜）や５ｉＯｔ膜をマスクにし
て、Ｓｉ膜１６ａを選択ロコス酸化し、フィールド酸化
膜１８を形成する（同図（ｔＬ）、（ｄｄ。
次いでノンドープのポリＳｉ膜又はポリサイド膜等を選
択的にフィールド酸化膜１８上に形成し、ゲート電極を
形成する。なおゲート電極は転送トランジスタＴ、にお
けるワード線ＷＬｓ 、ＷＬａ等となる。さらにＳＬ膜
１６ａに所望の不純物イオン、例えばＡｓ”イオンを注
入し、その後熱処理をすることによりｎ゛不純物拡散層
１９．２０を形成する。なお不純物拡散層１９．２０は
、転送トランジスタＴ、のソース２０、ドレイン１９と
なる。
択的にフィールド酸化膜１８上に形成し、ゲート電極を
形成する。なおゲート電極は転送トランジスタＴ、にお
けるワード線ＷＬｓ 、ＷＬａ等となる。さらにＳＬ膜
１６ａに所望の不純物イオン、例えばＡｓ”イオンを注
入し、その後熱処理をすることによりｎ゛不純物拡散層
１９．２０を形成する。なお不純物拡散層１９．２０は
、転送トランジスタＴ、のソース２０、ドレイン１９と
なる。
さらにワード線Ｗ Ｌ ｓ 、 Ｗ Ｌ ４等を絶縁す
る膜厚１０００人程度Ｏ３ｉＯｔｌＰ！又はＳｉ、Ｎ４
１１＊２１等をＣＶＤ法により形成する。その後、不図
示のレジスト膜をマスクとして、５ｉＯｔｌ１１２１等
を選択的にＲＩＢ法等の異方性エツチングにより除去し
て開口し、開口部２２を形成する。なお開口部２２は蓄
積電極と転送トランジスタＴ１を接合する蓄積電極コン
タクトホールとなる（同図（ｔ３）、 （ｆｔ ））
。
る膜厚１０００人程度Ｏ３ｉＯｔｌＰ！又はＳｉ、Ｎ４
１１＊２１等をＣＶＤ法により形成する。その後、不図
示のレジスト膜をマスクとして、５ｉＯｔｌ１１２１等
を選択的にＲＩＢ法等の異方性エツチングにより除去し
て開口し、開口部２２を形成する。なお開口部２２は蓄
積電極と転送トランジスタＴ１を接合する蓄積電極コン
タクトホールとなる（同図（ｔ３）、 （ｆｔ ））
。
次いで、開口部２２を設けた５ｉｎｔ膜２１等の全面に
所望の膜厚の不純物イオンを含有したポ’） Ｓ ｉ膜
２３を減圧ＣＶＤ法により形成する。なお、ポリＳｉ膜
２３をＲＩＢ等の異方性エツチングによりパターニング
して蓄積電極２３ａを形成する。なお、ポリ５ｉｌｌ’
Ｊ２３のエツチングガスはＣＣβ４１０ｔを用いて行う
（同図（ｇ１）、（ｇｚ））− なお、同図（ｇ＋ ）、（ｇｉ ）の形成工程後は、従
来と同様に蓄積電極２３ａを熱処理してＳ ｉ Ｏ。
所望の膜厚の不純物イオンを含有したポ’） Ｓ ｉ膜
２３を減圧ＣＶＤ法により形成する。なお、ポリＳｉ膜
２３をＲＩＢ等の異方性エツチングによりパターニング
して蓄積電極２３ａを形成する。なお、ポリ５ｉｌｌ’
Ｊ２３のエツチングガスはＣＣβ４１０ｔを用いて行う
（同図（ｇ１）、（ｇｚ））− なお、同図（ｇ＋ ）、（ｇｉ ）の形成工程後は、従
来と同様に蓄積電極２３ａを熱処理してＳ ｉ Ｏ。
膜等の誘電体膜２４を形成し、さらに対向電極２５とし
て不純物イオンを含有したポリＳｉ膜を誘電体膜２４の
全面に形成する。これにより第１図（ａ）、 （ｂ）
に示すようなりＲＡＭセルを製造する。
て不純物イオンを含有したポリＳｉ膜を誘電体膜２４の
全面に形成する。これにより第１図（ａ）、 （ｂ）
に示すようなりＲＡＭセルを製造する。
このようにして、不純物を含有したポリＳｌ膜１３によ
るビット線Ｂ Ｌ ｒ と、Ｓｉｎ、膜１４を選択的に
開口するビット線コンタクトホール１５とを先に形成し
、その後Ｓｏｌ構造工程によりビット線ＢＬ、上にＳｔ
Ｏ□ｌｐＨ４を介して転送トランジスタＴ、とｓｉｎ容
量Ｃ１とを形成している。
るビット線Ｂ Ｌ ｒ と、Ｓｉｎ、膜１４を選択的に
開口するビット線コンタクトホール１５とを先に形成し
、その後Ｓｏｌ構造工程によりビット線ＢＬ、上にＳｔ
Ｏ□ｌｐＨ４を介して転送トランジスタＴ、とｓｉｎ容
量Ｃ１とを形成している。
これにより、蓄積電極２３ａを立体的に積層して蓄積電
極面積を増加させることが可能となる。
極面積を増加させることが可能となる。
第３図は本発明の第２の実施例に係るＤＲＡＭセルの形
成工程図である。同図（ａ３）〜（ｆｌ）は第１図（Ｃ
） 、ＤＲＡＭセルの平面図のＡ−Ａ’矢視断面に係る
形成工程を示し、同図（ａ２）〜（ｒりは同様にＢ−Ｂ
’矢視断面に係る形成工程を示している。
成工程図である。同図（ａ３）〜（ｆｌ）は第１図（Ｃ
） 、ＤＲＡＭセルの平面図のＡ−Ａ’矢視断面に係る
形成工程を示し、同図（ａ２）〜（ｒりは同様にＢ−Ｂ
’矢視断面に係る形成工程を示している。
なお、第１の実施例に対して第２の実施例ではビット線
と転送トランジスタを形成する領域の絶縁膜に係る形成
工程が異なっている。
と転送トランジスタを形成する領域の絶縁膜に係る形成
工程が異なっている。
まず鏡面化したｐ型Ｓｉ基′４１ｉ３１上にレジスト膜
３２をマスクにして、所望の不純物イオンをイオンイン
ブラ法等により注入してｎ″″拡散層３３を形成する。
３２をマスクにして、所望の不純物イオンをイオンイン
ブラ法等により注入してｎ″″拡散層３３を形成する。
なお、ｎ＋拡散層３３はビット線ＢＬとなる（同図（ａ
３）、（ａｚ））− 次いで、ｐ型Ｓ−ｉ基板３１の全面に膜厚１５００〜３
０００人程度のｐ型のエ変形キシャルＮ３４を形成する
（同図（ｒ、１）、 （ｒ１））。
３）、（ａｚ））− 次いで、ｐ型Ｓ−ｉ基板３１の全面に膜厚１５００〜３
０００人程度のｐ型のエ変形キシャルＮ３４を形成する
（同図（ｒ、１）、 （ｒ１））。
次にバターニングしたレジスト膜３５をマスクにして、
０□イオン３６をイオンインプラ法等により注入する（
同図（ＣＩ）、 （Ｃり）。
０□イオン３６をイオンインプラ法等により注入する（
同図（ＣＩ）、 （Ｃり）。
さらに、０．イオン３６を活性化してＳｉＯ□膜３７膜
形７する。なお、Ｓｉｎｇ膜３７はレジスト膜３５のマ
スクパターンに従ってビット線コンタクトホール３７ａ
を有している（同図（ａ１）、 （ｄ２））。
形７する。なお、Ｓｉｎｇ膜３７はレジスト膜３５のマ
スクパターンに従ってビット線コンタクトホール３７ａ
を有している（同図（ａ１）、 （ｄ２））。
なお、同図（ｄｌ）、（ｄｚ）以後の形成工程は第１の
実施例に係る形成工程図（ｄｌ）、 （ａｘ）以降の
形成工程と同様となる。すなわち、転送トランジスタ形
成領域を画定するフィールド酸化膜３８の形成（同図（
ｅ３）、（ｅ＝））及び転送トランジスタのソース４０
、ドレイン４１、ワード線（ゲート電極”）ＷＬ３、Ｗ
Ｌ＆の形成（同図（ｆ３）。
実施例に係る形成工程図（ｄｌ）、 （ａｘ）以降の
形成工程と同様となる。すなわち、転送トランジスタ形
成領域を画定するフィールド酸化膜３８の形成（同図（
ｅ３）、（ｅ＝））及び転送トランジスタのソース４０
、ドレイン４１、ワード線（ゲート電極”）ＷＬ３、Ｗ
Ｌ＆の形成（同図（ｆ３）。
（ｒｉ））等であり、さらにゲート電極を絶縁し、その
後蓄積電極、誘電体膜及び対向電極を形成してＤＲＡＭ
セルを製造する。
後蓄積電極、誘電体膜及び対向電極を形成してＤＲＡＭ
セルを製造する。
このようにして、ｐ型Ｓｉ基板３１に不純物イオンを注
入したｎｏ拡散Ｍ３３によるビット線と、０、イオン３
６を選択的に注入してビット線コンタクトホール３７ａ
を有するＳｉＯ□膜３７膜形７に形成し、その後Ｓｏｌ
構造により、ビット線（ｎ・拡散層３３）上にＳｉＯ□
膜３７膜形７て転送トランジスタＴ、と蓄積容量Ｃ３と
を形成している。これにより蓄積容量を立体的に積層し
て、蓄積電極面積を増加させることが可能となる。
入したｎｏ拡散Ｍ３３によるビット線と、０、イオン３
６を選択的に注入してビット線コンタクトホール３７ａ
を有するＳｉＯ□膜３７膜形７に形成し、その後Ｓｏｌ
構造により、ビット線（ｎ・拡散層３３）上にＳｉＯ□
膜３７膜形７て転送トランジスタＴ、と蓄積容量Ｃ３と
を形成している。これにより蓄積容量を立体的に積層し
て、蓄積電極面積を増加させることが可能となる。
以上説明したように本発明によれば、ビット線のコンタ
クトホールのアスペクト比に無関係に蓄積電極を立体的
に積層することができる。これにより蓄積容量を従来例
に比べて２〜３倍程度増加させることが可能となる。
クトホールのアスペクト比に無関係に蓄積電極を立体的
に積層することができる。これにより蓄積容量を従来例
に比べて２〜３倍程度増加させることが可能となる。
また蓄積容量の増加により、α線入射等によるソフトエ
ラーを大幅に低減すること、及びビット線の絶縁耐圧の
上昇によりＤＲＡＭセルの特性。
ラーを大幅に低減すること、及びビット線の絶縁耐圧の
上昇によりＤＲＡＭセルの特性。
信顛度等の向上を図ることが可能となる。
第１図は本発明の実施例に係るＤＲＡＭセルの構造図、
第２図は本発明の第１実施例に係るＤＲＡＭセルの形成
工程図、 第３図は本発明の第２実施例に係るＤＲＡＭセルの形成
工程図、 第４図は従来例に係るＤＲＡＭセルの説明図である。 （符号の説明） Ｔ、Ｔ、・・・転送トランジスタ、 Ｃ，Ｃ，・・・蓄積容量、 １．１１．３１・・・Ｓｉ基板（一導電型の半導体基板
）、 ３３・・・ｎ４拡散層（反対導電型の不純物拡散層）、
３４・・・エピタキシャル層（一導電型のエピタキシャ
ル層）、 ２．１８．３８・・・フィールド酸化膜（ＳｉＯ□Ｗｉ
）、 ３．１９．４１・・・ドレイン（不純物拡散層）、４．
２０．４０・・・ソース（不純物拡散層）、３６・・・
０８イオン（酸素イオン）、１２．１４．３７・・・Ｓ
ｉＯ□膜（第１．２の絶縁膜）、 ５．２１＝ＳｉＯ，成文！；！Ｓ ｉ３Ｎ、 ＩＰＪ
（ｆｆ＄３の絶縁膜）、 ６．２３ａ・・・蓄積電極、 ７．２４・・・誘電体膜、 ８．２５・・・対向電極、 ９・・・ＰＳＧ膜、 ３２．３５・・・レジスト膜、 １０．１５・・・ビット線コンタクトホール（開口部）
、 １３・・・ポリＳｉ膜（第１導電体膜又はビット線ＢＬ
３）、 １６・・・ポリＳｉ膜（多結晶半導体膜）、１６ ａ−
８ｉｌＰ！ （半導体膜）、１７．３９・・・転送トラ
ンジスタ形成領域、２２・・・開口部（蓄積電極のコン
タクトホーＪし）、２３・・・ポリＳｉ膜（第３の導電
体膜）、ＷＬ、ＷＬ＋〜Ｗ Ｌ ＆・・・ワード線（ゲ
ート電極）ＢＬ、ＢＬ３、ＢＬ、・・・ビット線、ａ・
・・ビット線コンタクトホールの幅、ｂ・・・ビット線
コンタクトホールの深さ。 −・−旬・′ ２２開口部 （ｆｌ） 本発明の第１実施例に係る 第２ （ｆｌ） ＤＲＡＭセルの形成工程図 図（その３） （ｄｌ） （ｆｌ） 本発明の第２の実施例に係。 第３図 （ｄｌ） （ｅ２） （ｆｌ） るＤＲＡＭセルの形成工程図 （その２）
工程図、 第３図は本発明の第２実施例に係るＤＲＡＭセルの形成
工程図、 第４図は従来例に係るＤＲＡＭセルの説明図である。 （符号の説明） Ｔ、Ｔ、・・・転送トランジスタ、 Ｃ，Ｃ，・・・蓄積容量、 １．１１．３１・・・Ｓｉ基板（一導電型の半導体基板
）、 ３３・・・ｎ４拡散層（反対導電型の不純物拡散層）、
３４・・・エピタキシャル層（一導電型のエピタキシャ
ル層）、 ２．１８．３８・・・フィールド酸化膜（ＳｉＯ□Ｗｉ
）、 ３．１９．４１・・・ドレイン（不純物拡散層）、４．
２０．４０・・・ソース（不純物拡散層）、３６・・・
０８イオン（酸素イオン）、１２．１４．３７・・・Ｓ
ｉＯ□膜（第１．２の絶縁膜）、 ５．２１＝ＳｉＯ，成文！；！Ｓ ｉ３Ｎ、 ＩＰＪ
（ｆｆ＄３の絶縁膜）、 ６．２３ａ・・・蓄積電極、 ７．２４・・・誘電体膜、 ８．２５・・・対向電極、 ９・・・ＰＳＧ膜、 ３２．３５・・・レジスト膜、 １０．１５・・・ビット線コンタクトホール（開口部）
、 １３・・・ポリＳｉ膜（第１導電体膜又はビット線ＢＬ
３）、 １６・・・ポリＳｉ膜（多結晶半導体膜）、１６ ａ−
８ｉｌＰ！ （半導体膜）、１７．３９・・・転送トラ
ンジスタ形成領域、２２・・・開口部（蓄積電極のコン
タクトホーＪし）、２３・・・ポリＳｉ膜（第３の導電
体膜）、ＷＬ、ＷＬ＋〜Ｗ Ｌ ＆・・・ワード線（ゲ
ート電極）ＢＬ、ＢＬ３、ＢＬ、・・・ビット線、ａ・
・・ビット線コンタクトホールの幅、ｂ・・・ビット線
コンタクトホールの深さ。 −・−旬・′ ２２開口部 （ｆｌ） 本発明の第１実施例に係る 第２ （ｆｌ） ＤＲＡＭセルの形成工程図 図（その３） （ｄｌ） （ｆｌ） 本発明の第２の実施例に係。 第３図 （ｄｌ） （ｅ２） （ｆｌ） るＤＲＡＭセルの形成工程図 （その２）
Claims (3)
- （１）半導体基板（１１）に、所望の不純物拡散層（１
９、２０）、ゲート電極（ＷＬ＿３、ＷＬ＿４及びビッ
ト線（ＢＬ＿１）から成る転送トランジスタ（Ｔ＿１）
と、蓄積電極（２３ａ）、誘電体膜（２４）及び対向電
極（２５）から成る蓄積容量（Ｃ＿１）とを有する半導
体記憶装置において、前記ビット線（ＢＬ＿１）が転送
トランジスタ（Ｔ＿１）及び蓄積容量（Ｃ＿１）の下層
に絶縁膜（１４）を介して設けられていることを特徴と
する半導体記憶装置。 - （２）半導体基板（１１）上の全面に第１の絶縁膜（１
２）を形成する工程と、 前記第１の絶縁膜（１２）上に第１の導電体膜（１３）
を選択的形成し、その後該導電体膜（１３）を絶縁する
第２絶縁膜（１４）を形成する工程と、 前記第２の絶縁膜（１４）を選択的に除去して前記第１
の導電体膜（１３）を露出し、該絶縁膜（１４）に第１
の開口部（１５）を形成し、その後該絶縁膜（１４）の
全面に多結晶半導体膜（１６）を形成する工程と、 前記多結晶半導体膜（１６）を熱処理して単結晶化し、
前記第２の絶縁膜（１４）上に半導体膜（１６ａ）を形
成し、その後選択酸化してフィールド絶縁膜（１８）を
形成し、転送トランジスタ形成領域（１７）を画定する
工程と、 前記転送トランジスタ形成領域（１７）にゲート電極（
ＷＬ＿３）と、所望の不純物拡散層（１９、２０）とを
形成する工程と、 前記ゲート電極（ＷＬ＿３）と不純物拡散層（１９、２
０）とを設けた半導体基板（１１）の全面に第３の絶縁
膜（２１）を形成し、その後選択的に該絶縁膜（２１）
を除去して開口し、該絶縁膜（２１）に第２の開口部（
２２）を形成する工程と、 前記第２の開口部（２２）を設けた半導体基板１１）の
全面に第２の導電体膜（２３）を選択的に形成する工程
とを有することを特徴とする半導体記憶装置の製造方法
。 - （３）一導電型の半導体基板（３１）に選択的に反対導
電型の不純物拡散層（３３）を形成する工程と、 前記不純物拡散層（３３）を設けた半導体基板（３１）
の全面に一導電型のエピタキシャル層（３４）を形成す
る工程と、 前記エピタキシャル層（３４）に選択的に酸素イオンを
注入して、活性化し、該エピタキシャル層（３４）と前
記不純物拡散層（３３）との間に選択的に絶縁膜（３７
）を形成する工程と、前記エピタキシャル層（３４）を
選択酸化してフィールド絶縁膜（３８）を形成し、転送
トランジスタ形成領域を画定する工程とを有することを
特徴とする特許請求の範囲第２項に記載する半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307902A JPH01149452A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307902A JPH01149452A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149452A true JPH01149452A (ja) | 1989-06-12 |
Family
ID=17974547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307902A Pending JPH01149452A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149452A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449422A2 (en) * | 1990-02-26 | 1991-10-02 | Nec Corporation | Semiconductor memory device |
| WO1991018418A1 (en) * | 1990-05-23 | 1991-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| JPH06216338A (ja) * | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
| US5356830A (en) * | 1988-09-19 | 1994-10-18 | Kabushiki Kaisha Tobshiba | Semiconductor device and its manufacturing method |
| DE19638180A1 (de) * | 1995-09-19 | 1997-03-20 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung |
-
1987
- 1987-12-04 JP JP62307902A patent/JPH01149452A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356830A (en) * | 1988-09-19 | 1994-10-18 | Kabushiki Kaisha Tobshiba | Semiconductor device and its manufacturing method |
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| US6031260A (en) * | 1995-09-19 | 2000-02-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| US6258650B1 (en) | 1995-09-19 | 2001-07-10 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor memory device |
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