KR100457331B1 - 펄스발생회로 - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 펄스 발생 회로에 관한 것으로서, 외부로부터 클럭 신호를 인가받아 이를 전달하는 전달 수단과; 상기 전달된 클럭 신호를 인가받아 이를 반전시켜 전달하는 제 1 반전 수단과; 상기 제 1 반전 수단으로부터 발생되는 펄스 신호를 인가받고, 이를 지연시키는 제 1 지연 수단과; 상기 제 1 지연 수단으로부터 지연된 신호를 인가받고, 이를 지연시키는 제 2 지연 수단과; 상기 제 1 지연 수단과 상기 제 2 지연 수단으로부터 발생된 신호를 인가받아 이를 조합하여 출력하는 조합 수단과; 상기 조합 수단으로부터 발생되는 조합 신호를 반전시켜 출력하는 제 2 반전 수단과; 상기 제 1 반전 수단과 상기 제 2 반전 수단으로부터 발생되는 반전 신호들을 인가받아 펄스 신호를 출력하는 출력 수단을 포함한다. 그리고, 상기 출력 수단으로부터의 펄스 신호는 상기 외부로부터 인가되는 클럭 신호의 하이 구간과 동일한 폭을 갖는다. 이와 같은 펄스 발생 회로에 의해서 보다 안정적인 펄스 신호를 얻을 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 펄스 발생 회로에 관한 것이다.
반도체 장치는 외부 클럭 신호(CLK)에 동기되어 출력되는 펄스 신호(pulse)들을 인가받아 동작하게 된다. 이때, 상기 클럭 신호의 상승 구간(tCH), 하강 구간(tCL)을 합한 것이 클럭의 주기(cycle time)에 해당되며, 상기 주기가 길고 짧아지는 것에 의해 펄스 신호의 폭이 결정된다. 그리고 상기 펄스 신호가 출력되기 전까지는 신호의 지연 등으로 인해 메모리 칩 동작에 영향을 미친다.
도 1은 종래 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도이다.
도 1을 참고하면, 펄스 발생 회로는 외부로부터 인가된 클럭 신호(CLK)에 동기되어 소정 폭을 갖는 펄스 신호를 출력한다. 그리고 상기 펄스 발생 회로는 전달 회로(10), 제 1 반전 회로(20), 지연 회로(30), 조합 회로(40), 제 2 반전 회로(50), 그리고 출력 회로(60)로 구성되어 있다. 상기 전달 회로(10)는 외부 클럭 신호(CLK)를 인가받아 이를 전달하며, 상기 제 1 반전 회로(20)는 상기 전달 회로(10)로부터 전달되는 신호를 인가받아 이를 반전시켜 제 1 노드로 출력한다. 계속해서, 상기 제 1 노드의 신호는 지연 회로(30)에 인가되어 소정시간 지연된 지연 신호를 제 2 노드로 출력한다. 상기 제 1 노드의 지연 신호는 일입력 단자가 VCC레벨로 고정되어 있는 조합 회로(40)의 낸드 게이트(nand gate)(15)에 전달된다. 상기 낸드 게이트(15)는 인가받은 상기 신호들을 조합하여 출력 신호를 제 2 반전 회로(50)로 전달한다. 상기 제 2 반전 회로(50)는 상기 신호를 반전시켜 제 3 노드로 출력한다. 상기 출력 회로(60)는 상기 제 1 노드와 제 3 노드의 신호를 인가받아 클럭 신호의 상승 구간에 해당되는 만큼의 폭을 갖는 펄스 신호(PULSE)를 출력한다.
도 2A는 도 1의 펄스 발생 동작에 따른 노드들의 출력 파형도이며, 도 2B는 도 1의 펄스 발생 동작에 따른 또다른 경우의 출력 파형도가 도시되어 있다.
소정 주기를 갖고 발생되는 클럭 신호(CLK)가 전달 회로(10)를 거쳐 제 1 반전 회로(20)를 통하게 되면, 제 1 노드로는 클럭 신호(CLK)와 폭은 동일하지만 소정 시간 지연된 신호가 발생함을 알 수 있다. 그리고 상기 지연 회로(30)는 상기 제 1 노드의 신호를 인가받아 이를 소정 시간 지연시켜 제 2 노드로 전달한다. 상기 제 2 노드는 상기 조합 회로(40)의 낸드 게이트(15)에 인가하면, 상기 낸드 게이트(15)는 일입력 단자에 인가되는 VCC 레벨의 높은 전압과 이입력 단자에 연결되는 제 2 노드의 신호를 조합하여 출력한다. 그리고 상기 낸드 게이트(15)로부터 발생되는 신호는 제 2 반전 회로(50)를 거쳐 제 3 노드로 전달되고, 상기 제 1 노드의 반전 신호는 출력 회로(60)에 전달되어 소정 폭을 갖는 펄스 신호가 발생할 수 있도록 한다. 상기 출력 회로(60)는 제 1 노드가 ″H″이고 제 3 노드가 ″L″일 때, 출력단으로 소정 폭을 갖는 펄스 신호(PULSE)가 출력된다.
이때, 상기 낸드 게이트(15)의 일입력 단자가 VCC레벨로 묶여 있기 때문에 제 3 노드에는 제 2 노드의 신호가 그대로 전달된다. 상기 출력 회로(60)는 상기 제 1 노드가 ″H″, 제 3 노드가 ″L″ 일 때만 소정 폭을 갖는 펄스 신호(PULSE)가 발생된다. 그런데 상기 제 2 노드는 제 1 노드의 신호가 지연되어 발생된 신호이기 때문에 제 1 노드가 상승 구간으로 바뀌어도, 일입력 단자가 VCC로 고정된 낸드 게이트(15)를 통해 제 3 노드가 상승 구간인 경우가 발생하게 된다. 상기 제 3 노드가 계속 ″H″ 구간을 유지하게 되면 출력 회로(60)로부터는 ″L″ 구간이 길어지는 펄스 신호가 발생된다. 이는 제 3 노드가 상기 낸드 게이트(15)로부터 지연된 제 2 노드의 신호를 그래로 전달받기 때문이다.
도 3에 도시된 바와 같이, 제 2 노드가 도 2에서보다 더욱 지연되었음을 알 수 있다. 그리고 상기 제 2 노드를 그대로 전달받는 제 3 노드는 제 1 노드가 ″H″로 되기 이전부터 ″H″로 천이하고, 제 1 노드가 ″H″ 구간일 때야 비로소 먼저 ″L″구간으로 바뀜으로써, 출력단으로 폭이 더욱 좁아지는 펄스 신호가 출력된다. 특히, 클럭의 주기가 작아지게 되면 VCC전압으로 고정된 낸드 게이트로부터 펄스 폭을 결정짓는 제 3 노드를 제어할 수가 없어 폭이 좁은 펄스 신호가 출력되는 문제점이 발생하게 된다.
따라서 본 발명의 목적은 클럭의 주기가 작아지는 것에 상관없이 안정적으로 펄스 신호를 출력하는 펄스 발생 회로를 제공하는데 있다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일특징에 의하면, 외부로부터 클럭 신호를 인가받아 이를 전달하는 전달 수단과; 상기 전달된 클럭 신호를 인가받아 이를 반전시켜 전달하는 제 1 반전 수단과; 상기 제 1 반전 수단에 의해 발생되는 펄스 신호를 인가받고, 이를 지연시키는 제 1 지연 수단과; 상기 제 1 지연 수단으로부터 지연된 신호를 인가받고, 이를 지연시키는 제 2 지연 수단과; 상기 제 1 지연 수단과 상기 제 2 지연 수단으로부터 발생된 신호를 인가받아 이를 조합하여 출력하는 조합 수단과; 상기 조합 수단으로부터 발생되는 조합 신호를 반전시켜 출력하는 제 2 반전 수단과; 상기 제 1 반전 수단과 상기 제 2 반전 수단으로부터 발생되는 반전 신호들을 인가받아 펄스 신호를 출력하는 출력 수단을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 제 1 지연 수단은 제 1 노드와; 제 4 노드와; 상기 제 1 노드와 제 4 노드 사이에 직렬 연결되는 짝수 개의 인버터들을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 제 2 지연 수단은 제 2 노드와; 상기 제 4 노드와 제 2 노드 사이에 직렬 연결되는 짝수개의 인버터들을 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 조합 수단은 제 1 입력단이 상기 제 2 지연 수단에 접속되고, 제 2 입력단이 상기 제 1 지연 수단의 출력단에 접속되는 낸드 게이트를 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 출력 구동 수단은 상기 제 1 반전 수단으로부터 인가되는 반전 신호가 상승할 때보다 먼저 하강되는 상기 제 2 반전 수단으로부터 제 2 반전 신호를 인가받고, 외부로부터 인가되는 클럭 신호와 동일한 폭을 갖는 펄스 신호를 출력하는 특징을 갖는다.
(실시예)
이와 같은 회로에 의해서 클럭의 주기가 작아져도 클럭 신호의 상승 구간에 해당되는 만큼의 펄스 폭을 갖는 신호가 출력될 수 있도록 한다.
이하 본 발명의 바람직한 실시예에 따른 참고도면 도 3내지 도 4에 의거하여 상세히 설명한다.
도 3을 참고하면, 본 발명의 신규한 반도체 장치의 펄스 발생 회로는 펄스 폭을 결정짓는 신호를 제어하는 조합 회로(500)를 제공한다. 다시 말하면, 제 1 노드의 신호를 인가받은 지연 회로들(300, 400)로부터 각기 다른 지연 구간을 갖는 지연 신호들이 출력되면, 이들 지연 신호들(300, 400)은 조합 회로(500)에 인가된다. 상기 조합 회로(500)는 지연 신호들을 조합하여 출력 회로(700)의 제 3 노드에 전달되는 제어 신호를 조절함으로써, 펄스 신호의 폭이 줄어드는 것을 막을 수 있다.
도 3에는 본 발명의 바람직한 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도가 도시되어 있다.
도 3을 참고하면, 상기 본 발명의 펄스 발생 회로는 전달 회로(100), 제 1 반전 회로(200), 지연 회로(300), 제 2 지연 회로(400), 조합 회로(500), 제 2 반전 회로(600), 그리고 출력 회로(700)로 구성된다. 상기 전달 회로(100)는 외부 클럭 신호를 다음단으로 전달하기 위한 것이며, 일입력단이 접지로 고정되어 있어 클럭 신호(CLK)와는 반대의 신호가 출력된다. 상기 전달 회로(100)는 일입력 단자가 접지된 노어 게이트(101)가 외부로부터 클럭 신호(CLK)를 인가 받는다. 그리고 상기 제 1 반전 회로(200)는 상기 전달 회로(100)를 통해 클럭 신호와는 반대의 위상을 갖는 신호를 반전시켜 제 1 노드로 출력한다. 상기 제 1 반전 회로(200)는 상기 전달 회로(100)의 출력단과 제 1 노드 사이에 접속되는 인버터(102)로 구성되어 있다.
상기 제 1 지연 회로(300)는 상기 제 1 노드의 신호를 인가받아 이를 소정시간 지연된 펄스 신호를 출력한다. 상기 제 1 지연 회로(300)는 제 1 노드부터 제 4 노드까지 양의 정수로서 적어도 두 개 이상의 인버터들(103, 104, 105, 106, 107, 108)이 직렬 연결되어 있다. 상기 제 2 지연 회로(400)는 상기 제 1 지연 회로(300)로부터 전달된 지연 신호를 또 다시 지연시켜 제 2 지연 신호를 출력하며, 제 4 노드부터 제 2 노드까지 직렬 연결된 적어도 두 개 이상의 인버터들(109, 110, 111, 112, 113, 114)을 구비하고 있다. 그리고 상기 조합 회로(500)는 펄스폭을 결정하는 신호를 제어하기 위한 것으로서, 본 발명의 바람직한 실시예로서 낸드 게이트(115)로 구성되어 있다.
상기 조합 회로(115)는 다른 노어 게이트 내지 인버터와 앤드 게이트(and gate), 오어 게이트(or gate)들로 구성될 수 있음은 이 분야의 통상적인 지식을 가진 자들에게는 숙지된 지식이다. 상기 낸드 게이트(115)는 일입력 단자에 제 1 지연 회로(300)와 제 2 지연 회로(400)를 거친 지연 신호가 인가되고, 이입력 단자에 제 1 지연 회로(300)의 제 1 지연 신호가 인가됨으로써 펄스 폭을 결정짓는 제 3 노드를 제어한다. 상기 제 2 반전 신호(600)는 상기 조합 회로(500)로부터 발생되는 신호를 반전시켜 제 3 노드로 출력하기 위한 것으로서, 인버터(116)로 구성되어 있다. 그리고 상기 출력 회로(700)는 상기 제 1 노드와 제 3 노드의 신호를 인가받아 펄스 신호를 출력한다. 상기 출력 회로(700)는 복수개의 PMOS 트랜지스터들(MP1, MP2, MP3, MP4) 및 NMOS 트랜지스터들(MN1, MN2, MN3, MN4) 그리고 인버터들(117, 118)로 구비되어 있다.
도 4에는 도 4의 펄스 발생 동작에 따른 노드들의 출력 파형도가 도시되어 있다.
도 4를 참고하면, 출력 회로(700)는 제 1 노드와 제 3 노드의 신호를 인가받는데, 상기 제 3 노드는 조합 회로(500)의 낸드 게이트(115)로부터 발생된 신호를 반전시킨 신호를 인가받는다. 상기 낸드 게이트(115)는 제 2 지연 신호와 상기 제 2 지연 신호보다 지연 구간이 짧은 제 1 지연 신호를 인가받아 이를 조합하여 출력한다. 제 2 지연 신호가 전달되는 제 2 노드와 제 1 지연 신호가 전달되는 제 4 노드는 출력 파형도에서 보이는 바와 같이, 상기 지연 구간이 짧은 제 4 노드가 먼저 활성화되고, 제 2 노드는 상기 제 4 노드보다 더 지연된 후에야 출력된다. 이때 상기 제 3 노드는 제 2 노드에 의해 소정 시간 지연된 후에 ″H″가 되고, 그 다음에는 제 4 노드에 의해 제 2 노드의 하강 구간과는 상관없이 ″L″ 레벨로 떨어지게 된다.
그러므로 제 3 노드로는 제 1 노드가 ″H″로 되기 이전에 미리 ″L″레벨로 떨어져 상승 구간의 폭은 좁고, 하강 구간의 폭은 길어진 신호가 출력된다. 그 결과 출력 회로(700)는 외부로부터 인가된 클럭 신호에 동기되어, 상기 클럭 신호와 거의 동일한 폭을 갖는 펄스 신호가 출력된다. 만일에 외부 클럭의 주기가 작아지면 조합 회로(500)에 인가되는 제 1 지연 회로의 구성을 달리함으로써 제 3 노드를 제어하고, 이에 따라 상기 주기의 영향을 받지 않고 보다 클럭 신호와 비슷한 폭을 갖는 안정적인 펄스 신호를 얻을 수 있다.
상술한 바와 같은 구성을 갖는 본 발명에 따른 펄스 발생 회로는 조합 회로의 낸드 게이트가 제 1 지연 신호와 제 2 지연 신호를 인가 받음으로써, 지연되지 않고 클럭 신호에 해당되는 펄스 폭을 갖는 펄스 신호를 얻을 수 있다. 도 4에서와 같이, 상기 낸드 게이트가 지연 구간이 상대적으로 짧은 제 1 지연 신호를 인가 받음으로써, 제 1 노드가 ″H″되기 이전에 제 3 노드가 미리 ″H″에서 ″L″로 천이 함으로써 상기 제 3 노드의 영향을 받지 않고 출력단으로부터 얻고자 하는 폭을 갖는 펄스 신호를 얻을 수 있다.
상술한 바와 같이, 조합 회로가 지연 구간이 서로 다른 지연 신호들을 인가받아 펄스 폭을 제어하는 신호를 발생함으로써, 펄스 신호의 폭이 줄어드는 것을 막을 수 있고, 보다 안정적인 펄스 신호를 얻을 수 있는 효과가 있다.
도 1은 종래 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도;
도 2A는 도 1의 펄스 발생 동작에 따른 출력 파형도;
도 2B는 도 1의 펄스 발생 동작에 따른 출력 파형도;
도 3은 본 발명의 실시예에 따른 펄스 발생 회로의 구성을 보여주는 회로도;
도 4는 도 3의 펄스 발생 동작에 따른 출력 파형도;
*도면의 주요부분에 대한 부호 설명
100 : 전달 회로 200 : 제 1 반전 회로
300 : 제 1 지연 회로 400 : 제 2 지연 회로
500 : 조합 회로 600 : 제 2 반전 회로
700 : 출력 회로
Claims (5)
- 외부로부터 클럭 신호를 인가받아 이를 전달하는 전달 수단과;상기 전달된 클럭 신호를 인가받아 이를 반전시켜 전달하는 제 1 반전 수단과;상기 제 1 반전 수단으로부터 발생되는 펄스 신호를 인가받고, 이를 지연시키는 제 1 지연 수단과;상기 제 1 지연 수단으로부터 지연된 신호를 인가받고, 이를 지연시키는 제 2 지연 수단과;상기 제 1 지연 수단과 상기 제 2 지연 수단으로부터 발생된 신호를 인가받아 이를 조합하여 출력하는 조합 수단과;상기 조합 수단으로부터 발생되는 조합 신호를 반전시켜 출력하는 제 2 반전 수단과;상기 제 1 반전 수단과 상기 제 2 반전 수단으로부터 발생되는 반전 신호들을 인가받아 펄스 신호를 출력하는 출력 수단을 포함하되,상기 출력 수단으로부터의 펄스 신호는 상기 외부로부터 인가되는 클럭 신호의 하이 구간과 동일한 폭의 펄스를 갖는 신호임을 특징으로 하는 펄스 발생 회로.
- 제 1 항에 있어서,상기 제 1 지연 수단은제 1 노드와;제 4 노드와;상기 제 1 노드와 제 4 노드 사이에 직렬 연결되는 짝수개의 인버터들을 포함하는 펄스 발생 회로.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 지연 수단은제 2 노드와;상기 제 4 노드와 제 2 노드사이에 직렬 연결되는 짝수개의 인버터들을 포함하는 펄스 발생 회로.
- 제 1 항에 있어서,상기 조합 수단은제 1 입력단이 상기 제 2 지연 수단에 접속되고, 제 2 입력단이 상기 제 1 지연 수단의 출력단에 접속되는 낸드 게이트를 포함하는 펄스 발생 회로.
- 제 1 항에 있어서,상기 제 2 반전 수단으로부터의 펄스 신호는 상기 제 1 반전 수단으로부터의 펄스 신호가 하이로 천이되기 이전에 로우로 천이되며, 상기 제 1 반전 수단으로부터의 펄스 신호가 로우로 천이된 이후에 하이로 천이됨을 특징으로 하는 펄스 발생 회로.
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Applications Claiming Priority (1)
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Families Citing this family (1)
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|---|---|---|---|---|
| KR100416686B1 (ko) * | 2000-10-12 | 2004-01-31 | 주식회사 메디슨 | 의료용 초음파 진단 시스템에 사용되는 집적된 고전압펄스 발생 회로 |
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1997
- 1997-06-09 KR KR1019970023681A patent/KR100457331B1/ko not_active IP Right Cessation
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| KR19990000654A (ko) | 1999-01-15 |
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