JPH0434851B2 - - Google Patents
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- JPH0434851B2 JPH0434851B2 JP57109338A JP10933882A JPH0434851B2 JP H0434851 B2 JPH0434851 B2 JP H0434851B2 JP 57109338 A JP57109338 A JP 57109338A JP 10933882 A JP10933882 A JP 10933882A JP H0434851 B2 JPH0434851 B2 JP H0434851B2
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- JP
- Japan
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- signal
- output
- circuit
- pll circuit
- input
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- 238000010408 sweeping Methods 0.000 claims description 10
- 230000010355 oscillation Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 4
- 238000001228 spectrum Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/12—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a scanning signal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はPLL(フエイズロツクドループ)回路
の引込制御装置に関し、特にセルフクロツキング
可能な変調方式により変調されたデイジタル信号
から再生クロツクを抽出するために用いて好適な
PLL回路の引込制御装置に関する。
の引込制御装置に関し、特にセルフクロツキング
可能な変調方式により変調されたデイジタル信号
から再生クロツクを抽出するために用いて好適な
PLL回路の引込制御装置に関する。
PLL回路の引込みを行うためにVCO(電圧制御
型発振器)の発振周波数を変化させて引込動作が
行われるが、そのためにVCO制御入力端に例え
ば三角波掃引電圧を印加して、VCOの発振周波
数を上限から下限の間を掃引せしめる方法が一般
に採られている。
型発振器)の発振周波数を変化させて引込動作が
行われるが、そのためにVCO制御入力端に例え
ば三角波掃引電圧を印加して、VCOの発振周波
数を上限から下限の間を掃引せしめる方法が一般
に採られている。
かかるPLL回路引込用掃引装置の1例が、本
願出願人による特開昭56−69334号公報(特願昭
54−146213号)に開示されている。第1図が当該
装置の回路図であり、10はPLL回路を示し、
VCO2の出力信号OUTと入力信号INとの周波数
及び位相差を検出してこの差に応じた信号を出力
する位相比較器3が設けられ、この差信号が、差
動アンプOP1、抵抗R1,R2及びコンデンサC1よ
りなるループフイルタ4の差動入力の逆相端子へ
印加されている。当該ループフイルタ4の出力(A)
はVCO2の制御入力端子へ印加されてVCOの発
振周波数がこの制御電圧レベルに応じて可変され
るものである。
願出願人による特開昭56−69334号公報(特願昭
54−146213号)に開示されている。第1図が当該
装置の回路図であり、10はPLL回路を示し、
VCO2の出力信号OUTと入力信号INとの周波数
及び位相差を検出してこの差に応じた信号を出力
する位相比較器3が設けられ、この差信号が、差
動アンプOP1、抵抗R1,R2及びコンデンサC1よ
りなるループフイルタ4の差動入力の逆相端子へ
印加されている。当該ループフイルタ4の出力(A)
はVCO2の制御入力端子へ印加されてVCOの発
振周波数がこの制御電圧レベルに応じて可変され
るものである。
20は本発明による引込用掃引装置を示すもの
で、異なるレベルを有する直流電圧Vg及びVhが
それぞれ選択用スイツチ5及び6を介して更には
抵抗R3を介してループフイルタ4の差動入力の
逆相端子へ選択的に印加される。これら選択スイ
ツチ5及び6を制御するために、3入力NORゲ
ートG1及びG2よりなるR−Sフリツプフロツプ
7が設けられており、ゲートG1の出力(E)により
スイツチ5が制御され、他のゲートG2の出力(F)
によりスイツチ6が制御される。
で、異なるレベルを有する直流電圧Vg及びVhが
それぞれ選択用スイツチ5及び6を介して更には
抵抗R3を介してループフイルタ4の差動入力の
逆相端子へ選択的に印加される。これら選択スイ
ツチ5及び6を制御するために、3入力NORゲ
ートG1及びG2よりなるR−Sフリツプフロツプ
7が設けられており、ゲートG1の出力(E)により
スイツチ5が制御され、他のゲートG2の出力(F)
によりスイツチ6が制御される。
更にループフイルタ4の出力(A)すなわちVCO
2の制御入力端子の電圧レベルの上限及び下限を
定めるためにレベル比較器8及び9が設けられて
いる。一方の比較器8の逆相入力にはこの上限レ
ベルを定める基準電圧Vnが印加され、他方の比
較器9の正相入力には下限レベルを定める基準電
圧Voが印加されており、両比較器8及び9の正
相及び逆相入力にはループフイルタ4の出力(A)が
印加されている。そして両比較器8及び9の出力
(D)及び(C)はそれぞれフリツプフロツプ7のゲート
G2及びG1の1入力となつてセツト、リセツト入
力として用いられている。
2の制御入力端子の電圧レベルの上限及び下限を
定めるためにレベル比較器8及び9が設けられて
いる。一方の比較器8の逆相入力にはこの上限レ
ベルを定める基準電圧Vnが印加され、他方の比
較器9の正相入力には下限レベルを定める基準電
圧Voが印加されており、両比較器8及び9の正
相及び逆相入力にはループフイルタ4の出力(A)が
印加されている。そして両比較器8及び9の出力
(D)及び(C)はそれぞれフリツプフロツプ7のゲート
G2及びG1の1入力となつてセツト、リセツト入
力として用いられている。
入力信号INとVCO2の出力信号OUTとの位相
ロツク状態を検出してロツクしたときに例えば高
レベルの出力(B)を発生するロツク検出器11が設
けられており、この出力(B)がフリツプフロツプ7
のゲートG1及びG2の他入力となつてクリヤ信号
となる。
ロツク状態を検出してロツクしたときに例えば高
レベルの出力(B)を発生するロツク検出器11が設
けられており、この出力(B)がフリツプフロツプ7
のゲートG1及びG2の他入力となつてクリヤ信号
となる。
ここで、VCO2の制御電圧(A)のレベルが高い
程その発振出力周波数も高くなり、スイツチ5及
び6はそれぞれ制御入力(E)及び(F)が高レベルのと
きにオンして低レベルのときにオフする如き電子
スイツチであるとする。そして直流電圧VgとVh
との関係はVg>Vd>Vhとなるように選定されて
いるものとする。尚、Vdはループフイルタ4の
差動入力の正相端子に印加された電圧レベルであ
り、位相比較器3の位相差信号(差動入力の逆相
端子への印加信号でもある)の振幅の中心値を示
すものである。
程その発振出力周波数も高くなり、スイツチ5及
び6はそれぞれ制御入力(E)及び(F)が高レベルのと
きにオンして低レベルのときにオフする如き電子
スイツチであるとする。そして直流電圧VgとVh
との関係はVg>Vd>Vhとなるように選定されて
いるものとする。尚、Vdはループフイルタ4の
差動入力の正相端子に印加された電圧レベルであ
り、位相比較器3の位相差信号(差動入力の逆相
端子への印加信号でもある)の振幅の中心値を示
すものである。
第1図の回路動作を第2図の各部波形を参照し
つつ説明する。尚、両図において同一符号は同等
部分の波形を示すものであり(G),(H)はそれぞれス
イツチ5,6のオンオフ状態を示している。時刻
t1まではフリツプフロツプ7の出力(E)が低レベ
ル、(F)が高レベルとなつており、スイツチ5はオ
フ、スイツチ6はオンであるからループフイルタ
4の逆相入力には直流電圧Vdよりも低いVhが印
加されており、当該フイルタ4は差動入力(Vd
−Vh)を積分する積分器として動作する。よつ
て出力(A)は上昇しVCO2の発振周波数もそれに
応じて増大して行く。
つつ説明する。尚、両図において同一符号は同等
部分の波形を示すものであり(G),(H)はそれぞれス
イツチ5,6のオンオフ状態を示している。時刻
t1まではフリツプフロツプ7の出力(E)が低レベ
ル、(F)が高レベルとなつており、スイツチ5はオ
フ、スイツチ6はオンであるからループフイルタ
4の逆相入力には直流電圧Vdよりも低いVhが印
加されており、当該フイルタ4は差動入力(Vd
−Vh)を積分する積分器として動作する。よつ
て出力(A)は上昇しVCO2の発振周波数もそれに
応じて増大して行く。
時刻t1にて積分出力(A)の電圧は比較器8の基準
電圧Vnに達するのでその比較出力(D)が高レベル
に遷移する。よつてフリツプフロツプ7の出力は
反転して、スイツチ5がオン、スイツチ6がオフ
となる。従つて、ループフイルタ4の差動入力は
(Vd−Vg)となるが、Vd<Vgであるために積分
出力(A)は下降を始め、よつてVCO2の発振周波
数も低下して行く。この時、出力(A)は電圧Vnよ
りも低下するので比較器8の出力は瞬時に低レベ
ルへ復帰するが、フリツプフロツプ7への影響は
ない。
電圧Vnに達するのでその比較出力(D)が高レベル
に遷移する。よつてフリツプフロツプ7の出力は
反転して、スイツチ5がオン、スイツチ6がオフ
となる。従つて、ループフイルタ4の差動入力は
(Vd−Vg)となるが、Vd<Vgであるために積分
出力(A)は下降を始め、よつてVCO2の発振周波
数も低下して行く。この時、出力(A)は電圧Vnよ
りも低下するので比較器8の出力は瞬時に低レベ
ルへ復帰するが、フリツプフロツプ7への影響は
ない。
従つて、出力(A)は下降を続け、時刻t2において
基準電圧Voに達し比較器9の出力(C)が高レベル
になり、フリツプフロツプ7は反転する。その結
果スイツチ5がオフ、スイツチ6がオンとなり、
再びフイルタ出力(A)は上昇を行う。この場合も、
比較器9の出力(C)は高レベルから瞬時に低レベル
へ復帰するがフリツプフロツプ7への影響はない
ことは前述のとおりである。そして時刻t3におい
て、入力信号INとVCO出力信号OUTとの位相が
一致すればロツク検出器11の出力(B)が高レベル
となるから、フリツプフロツプ7の出力(E),(F)は
共に低レベルとなり、スイツチ5及び6は共にオ
フとなる。よつて以後はPLL回路として正常動
作をなしてロツク状態を維持する。
基準電圧Voに達し比較器9の出力(C)が高レベル
になり、フリツプフロツプ7は反転する。その結
果スイツチ5がオフ、スイツチ6がオンとなり、
再びフイルタ出力(A)は上昇を行う。この場合も、
比較器9の出力(C)は高レベルから瞬時に低レベル
へ復帰するがフリツプフロツプ7への影響はない
ことは前述のとおりである。そして時刻t3におい
て、入力信号INとVCO出力信号OUTとの位相が
一致すればロツク検出器11の出力(B)が高レベル
となるから、フリツプフロツプ7の出力(E),(F)は
共に低レベルとなり、スイツチ5及び6は共にオ
フとなる。よつて以後はPLL回路として正常動
作をなしてロツク状態を維持する。
かかる第1図のPLL引込用掃引装置では、入
力信号が掃引周波数の範囲内にロツクすべき真の
周波数成分の輝線スペクトラムのみを有してそれ
以外に別の輝線スペクトラムであるいわゆるスプ
リアス成分を有さないか、たとえ有していてもそ
のエネルギが真のスペクトラムに対し十分小なる
場合には良好な動作をなす。しかし、入力信号が
真のスペクトラムの他にエネルギレベルの高いス
プリアスを有している場合には、掃引中にそのス
プリアス成分に引込まれてしまう場合があり(こ
れを以下ミスロツクという)、そうなるとスプリ
アスのエネルギが低くなるまでは真のスペクトラ
ムにロツクすることが不可能となる。
力信号が掃引周波数の範囲内にロツクすべき真の
周波数成分の輝線スペクトラムのみを有してそれ
以外に別の輝線スペクトラムであるいわゆるスプ
リアス成分を有さないか、たとえ有していてもそ
のエネルギが真のスペクトラムに対し十分小なる
場合には良好な動作をなす。しかし、入力信号が
真のスペクトラムの他にエネルギレベルの高いス
プリアスを有している場合には、掃引中にそのス
プリアス成分に引込まれてしまう場合があり(こ
れを以下ミスロツクという)、そうなるとスプリ
アスのエネルギが低くなるまでは真のスペクトラ
ムにロツクすることが不可能となる。
このミスロツクを生じる可能性のある入力信号
の例として、音楽信号等をPCM(パルス符号変
調)化してこれを更にEFM(Eight to Fourteen
Modulation)処理して記録した記録デイスクか
らの再生信号がある。かかるデイジタル信号は第
3図に示す如きフオーマツトをもつてデイスクに
記録されている。すなわち1フレームは例えば
588チヤンネルビツトからなり、データ信号は
EFM方式で8ビツト毎に所定の変換表(図示せ
ず)に従つて14チヤンネルビツトに変換され、3
チヤンネルビツトの調整ビツトが付加されて17チ
ンネルビツトを一単位として、1のときは論理H
レベルから論理Lレベルへの反転又はその逆の反
転があり、0のときは反転がないように、すなわ
ちNRZIの形で記録される。
の例として、音楽信号等をPCM(パルス符号変
調)化してこれを更にEFM(Eight to Fourteen
Modulation)処理して記録した記録デイスクか
らの再生信号がある。かかるデイジタル信号は第
3図に示す如きフオーマツトをもつてデイスクに
記録されている。すなわち1フレームは例えば
588チヤンネルビツトからなり、データ信号は
EFM方式で8ビツト毎に所定の変換表(図示せ
ず)に従つて14チヤンネルビツトに変換され、3
チヤンネルビツトの調整ビツトが付加されて17チ
ンネルビツトを一単位として、1のときは論理H
レベルから論理Lレベルへの反転又はその逆の反
転があり、0のときは反転がないように、すなわ
ちNRZIの形で記録される。
各フレームの冒頭には、第1チヤンネルビツト
が1、第2乃至第11チヤンネルビツトが0、第12
チヤンネルビツトが1、第13乃至第22チヤンネル
ビツトが0、第23チヤンネルビツトが1となるよ
うにフレーム同期信号が記録されている。このフ
レーム同期信号を基準として588チヤンネルビツ
トの所定位置に制御信号が配される。そして全体
を通じて、1と1との間には2個以上10個以下の
0が配されるように信号処理がなされる。すなわ
ち最小反転間隔は3T(Tは1チヤンネルビツトの
期間)、最大反転期間は11Tとされる。さらにフ
レーム同期信号以外の部分においては、最大反転
間隔が2回連続しておきないようになされてい
る。尚フレーム同期信号がLからHへの正の反転
から始まるか、HからLへの負の反転から始まる
かは、その直前の信号の状態によつて定まり、一
定していない。
が1、第2乃至第11チヤンネルビツトが0、第12
チヤンネルビツトが1、第13乃至第22チヤンネル
ビツトが0、第23チヤンネルビツトが1となるよ
うにフレーム同期信号が記録されている。このフ
レーム同期信号を基準として588チヤンネルビツ
トの所定位置に制御信号が配される。そして全体
を通じて、1と1との間には2個以上10個以下の
0が配されるように信号処理がなされる。すなわ
ち最小反転間隔は3T(Tは1チヤンネルビツトの
期間)、最大反転期間は11Tとされる。さらにフ
レーム同期信号以外の部分においては、最大反転
間隔が2回連続しておきないようになされてい
る。尚フレーム同期信号がLからHへの正の反転
から始まるか、HからLへの負の反転から始まる
かは、その直前の信号の状態によつて定まり、一
定していない。
また所謂曲間や、デイスク最内外周のリードイ
ン、リードアウト部分等楽音データがゼロレベル
(無音)に相当する固定パターンとなる個所にお
いては、EFMによる被変調信号は例えば7T,
3T,7T毎に反転し、17Tを一周期とするくり返
し波形を多く含む時系列信号となる。この被変調
信号を微分し全波整流することによつて得られる
信号は、クロツク周波数の輝線スペクトラム以外
に、クロツク周波数の17分の1の周波数の整数倍
の周波数にエネルギーレベルのかなり高い所謂ス
プリアスを有する。この場合のチヤンネルビツト
レートは4.3218MHzであり、その1/17の周波数は
約254KHzである。よつて、無音部の場合PLLに
入力される信号は4.3218MHzの輝線スペクトラム
以外に4.3218MHz±n×254KHz(nは整数)の
エネルギレベルのかなり高いスプリアスを有す
る。
ン、リードアウト部分等楽音データがゼロレベル
(無音)に相当する固定パターンとなる個所にお
いては、EFMによる被変調信号は例えば7T,
3T,7T毎に反転し、17Tを一周期とするくり返
し波形を多く含む時系列信号となる。この被変調
信号を微分し全波整流することによつて得られる
信号は、クロツク周波数の輝線スペクトラム以外
に、クロツク周波数の17分の1の周波数の整数倍
の周波数にエネルギーレベルのかなり高い所謂ス
プリアスを有する。この場合のチヤンネルビツト
レートは4.3218MHzであり、その1/17の周波数は
約254KHzである。よつて、無音部の場合PLLに
入力される信号は4.3218MHzの輝線スペクトラム
以外に4.3218MHz±n×254KHz(nは整数)の
エネルギレベルのかなり高いスプリアスを有す
る。
PLL回路が引込動作中に、このスプリアスに
ミスロツクした場合にはそのままではそのスプリ
アスがなくなるまでの真のスペクトラムにロツク
することができない。つまり、無音部でない信号
がくるまでは、PLL回路は真のスペクトラムに
ロツクすることができず、正しいデータの復調は
不可能である。
ミスロツクした場合にはそのままではそのスプリ
アスがなくなるまでの真のスペクトラムにロツク
することができない。つまり、無音部でない信号
がくるまでは、PLL回路は真のスペクトラムに
ロツクすることができず、正しいデータの復調は
不可能である。
本発明の目的は、このミスロツク状態を離脱し
て真にロツクすべき周波数スペクトラム成分にロ
ツクさせるようにしたPLL回路の引込制御装置
を提供することである。
て真にロツクすべき周波数スペクトラム成分にロ
ツクさせるようにしたPLL回路の引込制御装置
を提供することである。
本発明によるPLL回路の引込制御装置は、掃
引開始後所定期間内に真のスペクトラム成分にロ
ツクしたことが検出されない場合に、PLL回路
に外乱を与えて再び掃引を開始させるようにし、
入力信号がスプリアスを含有していてもPLL回
路の引込みを正確になし得るようにしたことを特
徴としている。
引開始後所定期間内に真のスペクトラム成分にロ
ツクしたことが検出されない場合に、PLL回路
に外乱を与えて再び掃引を開始させるようにし、
入力信号がスプリアスを含有していてもPLL回
路の引込みを正確になし得るようにしたことを特
徴としている。
以下に本発明につき図面に基づき説明する。
第4図はいわゆるデイジタルオーデイオデイス
クプレーヤに適用した場合の実施例のブロツク図
であり、図示せぬピツクアツプからの再生信号は
エツジ検出回路12に入力される。この回路12
では、再生信号を微分しかつ全波整流して位相情
報を有するエツジを導出するもので、このエツジ
信号からクロツク信号を抽出すべくPLL回路1
0が設けられている。この再生クロツク信号を用
いてピツクアツプによる再生信号を復調する復調
回路13が設けられており、この復調信号はフレ
ーム同期検出回路14へ入力されてフレーム同期
信号の検出がなされる。フレーム同期信号が検出
されたときに当該検出回路14は検出信号を発生
するよう構成されており、周知の構成とされる。
この検出信号は制御回路15へ入力される。制御
回路15は、スタート信号を受けて掃引信号を発
生すると共に一定条件下で外乱印加信号を発生
し、これら掃引信号及び外乱印加信号はPLL回
路10内の掃引回路20(第5図参照)へ入力さ
れる。
クプレーヤに適用した場合の実施例のブロツク図
であり、図示せぬピツクアツプからの再生信号は
エツジ検出回路12に入力される。この回路12
では、再生信号を微分しかつ全波整流して位相情
報を有するエツジを導出するもので、このエツジ
信号からクロツク信号を抽出すべくPLL回路1
0が設けられている。この再生クロツク信号を用
いてピツクアツプによる再生信号を復調する復調
回路13が設けられており、この復調信号はフレ
ーム同期検出回路14へ入力されてフレーム同期
信号の検出がなされる。フレーム同期信号が検出
されたときに当該検出回路14は検出信号を発生
するよう構成されており、周知の構成とされる。
この検出信号は制御回路15へ入力される。制御
回路15は、スタート信号を受けて掃引信号を発
生すると共に一定条件下で外乱印加信号を発生
し、これら掃引信号及び外乱印加信号はPLL回
路10内の掃引回路20(第5図参照)へ入力さ
れる。
第5図はPLL回路10及びその掃引回路20
の例を示す図であり、第1図と同等部分は同一符
号により示されており、その説明は省略する。第
1図と異なる部分について述べれば、抵抗R3と
スイツチ5及び6との間に抵抗R4を直列に挿入
してこの抵抗R4の両端をスイツチ16により短
絡できるようにし、このスイツチ16を制御回路
15からの外乱印加信号によりオンオフ可能とし
ている。また、ゲートG1,G2の1入力をロツク
検出器11からの検出信号ではなく、制御回路1
5からの掃引信号としている。尚、外乱印加信号
が高レベルのときスイツチ16はオンとなるもの
とする。
の例を示す図であり、第1図と同等部分は同一符
号により示されており、その説明は省略する。第
1図と異なる部分について述べれば、抵抗R3と
スイツチ5及び6との間に抵抗R4を直列に挿入
してこの抵抗R4の両端をスイツチ16により短
絡できるようにし、このスイツチ16を制御回路
15からの外乱印加信号によりオンオフ可能とし
ている。また、ゲートG1,G2の1入力をロツク
検出器11からの検出信号ではなく、制御回路1
5からの掃引信号としている。尚、外乱印加信号
が高レベルのときスイツチ16はオンとなるもの
とする。
第6図は制御回路15の一例を示すブロツク図
であり、PLL引込動作の開始指令をなすスター
ト信号をセツト入力(S)とし、フレーム同期検出回
路14からの検出信号をリセツト入力(R)とするフ
リツプフロツプ17が設けられており、その出力
Q1はセツト状態で低レベルにあるものとする。
この信号Q1によりリセツト可能な発振器18が
設けられ、この信号Q1が高レベルの間はリセツ
トされてその出力Q2は低レベルであり、信号Q1
が低レベルの間は発振動作を行つて、その出力
Q2は時間幅T1の間低レベル、時間幅T2の間高レ
ベルとなる繰返し信号を発生する。この発振信号
Q2が外乱印加信号となり掃引回路20のスイツ
チ16の制御信号となると共に、カウンタ19の
クロツク入力(ck)ともなつている。このカウ
ンタ19のカウント内容が所定値に達すると、そ
の出力Q3は高レベルとなつて引込不能信号を発
生する。尚、PLL掃引回路20への掃引信号は
フリツプフロツプ17の出力Q1が用いられる。
であり、PLL引込動作の開始指令をなすスター
ト信号をセツト入力(S)とし、フレーム同期検出回
路14からの検出信号をリセツト入力(R)とするフ
リツプフロツプ17が設けられており、その出力
Q1はセツト状態で低レベルにあるものとする。
この信号Q1によりリセツト可能な発振器18が
設けられ、この信号Q1が高レベルの間はリセツ
トされてその出力Q2は低レベルであり、信号Q1
が低レベルの間は発振動作を行つて、その出力
Q2は時間幅T1の間低レベル、時間幅T2の間高レ
ベルとなる繰返し信号を発生する。この発振信号
Q2が外乱印加信号となり掃引回路20のスイツ
チ16の制御信号となると共に、カウンタ19の
クロツク入力(ck)ともなつている。このカウ
ンタ19のカウント内容が所定値に達すると、そ
の出力Q3は高レベルとなつて引込不能信号を発
生する。尚、PLL掃引回路20への掃引信号は
フリツプフロツプ17の出力Q1が用いられる。
第4図乃至第6図の回路の動作を第7図のタイ
ミングチヤートを用いて説明する。時刻t1におい
て外部よりスタート信号が到来すると、フリツプ
フロツプ17がセツトされその出力Q1である掃
引信号が高レベルから低レベルに遷移する。よつ
て、ゲートG1,G2からなるフリツプフロツプ7
が活性化され、スイツチ5,6のいずれか1つが
オンとなる。一方、発振器18は時刻t1において
発振を開始し、時刻t1から期間T1を経過した時刻
t2までは低レベル、時刻t2からt3の期間T2は高レ
ベルの出力Q2である外乱印加信号を発生する。
時刻t1からt2の間は、外乱印加信号は低レベルで
あるから、スイツチ16はオフとなつており、よ
つて、抵抗R3とR4の直列回路がループフイルタ
4の時定数に寄与することになる。よつて、この
時定数により定まる適切な速度の掃引を行うこと
は第1,2図において述べた如くである。掃引開
始後の期間T1内にフレーム同期検出信号が到来
しないとフリツプフロツプ17はリセツトされず
セツト状態のままであるから、発振器18は時刻
t2において高レベルの出力Q2を発生する。よつ
て、時刻t2からt3の期間T2は、外乱印加信号が高
レベルとなつてスイツチ16がオンとなり、抵抗
R4はシヨートされる。従つて、抵抗R3の値によ
り定まる大なる速度の掃引が行われることにな
り、すなわちPLL回路に外乱が印加されたこと
になる。
ミングチヤートを用いて説明する。時刻t1におい
て外部よりスタート信号が到来すると、フリツプ
フロツプ17がセツトされその出力Q1である掃
引信号が高レベルから低レベルに遷移する。よつ
て、ゲートG1,G2からなるフリツプフロツプ7
が活性化され、スイツチ5,6のいずれか1つが
オンとなる。一方、発振器18は時刻t1において
発振を開始し、時刻t1から期間T1を経過した時刻
t2までは低レベル、時刻t2からt3の期間T2は高レ
ベルの出力Q2である外乱印加信号を発生する。
時刻t1からt2の間は、外乱印加信号は低レベルで
あるから、スイツチ16はオフとなつており、よ
つて、抵抗R3とR4の直列回路がループフイルタ
4の時定数に寄与することになる。よつて、この
時定数により定まる適切な速度の掃引を行うこと
は第1,2図において述べた如くである。掃引開
始後の期間T1内にフレーム同期検出信号が到来
しないとフリツプフロツプ17はリセツトされず
セツト状態のままであるから、発振器18は時刻
t2において高レベルの出力Q2を発生する。よつ
て、時刻t2からt3の期間T2は、外乱印加信号が高
レベルとなつてスイツチ16がオンとなり、抵抗
R4はシヨートされる。従つて、抵抗R3の値によ
り定まる大なる速度の掃引が行われることにな
り、すなわちPLL回路に外乱が印加されたこと
になる。
カウンタ19は、時刻t2においてその内容が0
から1になるように動作する。時刻t3において外
乱印加信号は低レベルとなるから、PLL回路は
再び抵抗R3とR4とにより定まる適切な掃引速度
をもつて掃引を開始する。時刻t4において、
VCOの制御電圧VfがVyとなる如きスプリアス成
分にPLL回路がミスロツクしたとする。この場
合は正しい再生クロツクが得られていないことに
なるから、フレーム同期信号は検出されておら
ず、よつてフレーム同期検出信号は低レベルのま
まである。このため、掃引回路20は引続き掃引
動作を継続するものの、後述する理由により適切
に設定された抵抗R3及びR4の値によつて決定さ
れる比較的ゆつくりとした掃引速度においては、
スプリアス成分と再生クロツクとの定常位相誤差
が、Vg又はVhと抵抗R3及びR4で定まる所定電
圧を打消してミスロツク状態が維持される。時刻
t3から期間T1経過後の時刻t5において、再び外乱
印加信号が高レベルとなり、前述のようにPLL
回路はミスロツク状態から離脱する。尚、期間
T2はPLL回路がミスロツクを離脱し得るに十分
な時間に選定されるものとする。カウンタ19の
内容は1から2へ変化する。
から1になるように動作する。時刻t3において外
乱印加信号は低レベルとなるから、PLL回路は
再び抵抗R3とR4とにより定まる適切な掃引速度
をもつて掃引を開始する。時刻t4において、
VCOの制御電圧VfがVyとなる如きスプリアス成
分にPLL回路がミスロツクしたとする。この場
合は正しい再生クロツクが得られていないことに
なるから、フレーム同期信号は検出されておら
ず、よつてフレーム同期検出信号は低レベルのま
まである。このため、掃引回路20は引続き掃引
動作を継続するものの、後述する理由により適切
に設定された抵抗R3及びR4の値によつて決定さ
れる比較的ゆつくりとした掃引速度においては、
スプリアス成分と再生クロツクとの定常位相誤差
が、Vg又はVhと抵抗R3及びR4で定まる所定電
圧を打消してミスロツク状態が維持される。時刻
t3から期間T1経過後の時刻t5において、再び外乱
印加信号が高レベルとなり、前述のようにPLL
回路はミスロツク状態から離脱する。尚、期間
T2はPLL回路がミスロツクを離脱し得るに十分
な時間に選定されるものとする。カウンタ19の
内容は1から2へ変化する。
時刻t6において外乱印加信号が低レベルになる
と、PLL回路は再び適切な速度の掃引を開始す
る。時刻t7でPLL回路は、VCO制御電圧VfがVx
となるような正しいスペクトラム成分にロツクし
たとする。この場合には正しい再生クロツク信号
が得られるからフレーム同期検出回路14が動作
して所定期間T3経過後にフレーム同期検出信号
が出力される。この時刻t8において、フリツプフ
ロツプ17がリセツトされ出力Q1は高レベルと
なり、よつてスイツチ5,6は共にオフとなつて
掃引は停止する。発振器18もリセツトされるの
で以後外乱印加信号の発生もなく、PLL回路は
正しいロツク動作を維持するのである。
と、PLL回路は再び適切な速度の掃引を開始す
る。時刻t7でPLL回路は、VCO制御電圧VfがVx
となるような正しいスペクトラム成分にロツクし
たとする。この場合には正しい再生クロツク信号
が得られるからフレーム同期検出回路14が動作
して所定期間T3経過後にフレーム同期検出信号
が出力される。この時刻t8において、フリツプフ
ロツプ17がリセツトされ出力Q1は高レベルと
なり、よつてスイツチ5,6は共にオフとなつて
掃引は停止する。発振器18もリセツトされるの
で以後外乱印加信号の発生もなく、PLL回路は
正しいロツク動作を維持するのである。
カウンタ19もこの時リセツトされてその内容
は零となる。この場合には3回の掃引時にPLL
回路がロツクしたので、カウンタ19の所定値に
達することがなくよつて引込不能信号は出力され
なかつたことになる。仮に、デイスク等の何等か
の異常により正しい再生信号が得られない場合
や、デイスクの回転数が何等かの理由により正規
の値から大幅に変化しており、そのために電圧
Vn,Voにより定まる掃引範囲内に正しいスペク
トル成分に相当するVxがないような場合には、
プレーヤは何等かの復帰動作や異常表示を行う必
要がある。この場合に、カウンタ19の所定値を
正常な場合ならば出力Q3が高レベルとならない
範囲で設定しておけば、かかる異常状態に引込不
能信号を出力させることができ好都合となる。
は零となる。この場合には3回の掃引時にPLL
回路がロツクしたので、カウンタ19の所定値に
達することがなくよつて引込不能信号は出力され
なかつたことになる。仮に、デイスク等の何等か
の異常により正しい再生信号が得られない場合
や、デイスクの回転数が何等かの理由により正規
の値から大幅に変化しており、そのために電圧
Vn,Voにより定まる掃引範囲内に正しいスペク
トル成分に相当するVxがないような場合には、
プレーヤは何等かの復帰動作や異常表示を行う必
要がある。この場合に、カウンタ19の所定値を
正常な場合ならば出力Q3が高レベルとならない
範囲で設定しておけば、かかる異常状態に引込不
能信号を出力させることができ好都合となる。
尚、時間幅T1は、レベルVnとVoの間を1回掃
引するに要する時間幅と、PLLがロツクしてか
らフレーム同期検出信号が得られるまでの時間幅
T3との和よりも大きい値とすれば、VxがVnとVo
との間どこにあつても確実に動作する。
引するに要する時間幅と、PLLがロツクしてか
らフレーム同期検出信号が得られるまでの時間幅
T3との和よりも大きい値とすれば、VxがVnとVo
との間どこにあつても確実に動作する。
次に、掃引速度を決定する抵抗R3,R4の値に
つき述べる。
つき述べる。
まず抵抗R3は、スイツチ5と6のどちらかと
スイツチ16とがともにオンとなれば、たとえそ
れ以前にPLLがミスロツクしていても必ずロツ
クから離脱できる値とする。この値は位相比較器
3の最大出力電圧(Vcnax−Vd)と抵抗R1と、電
圧VgもしくはVhとから容易に求めることができ
る。なおVdは一定直流電圧であり、位相差出力
電圧VcはVdを中心として変化する。すなわち位
相差ゼロのときはVc=Vdとなり、位相差がプラ
スのときはたとえばVc>Vdとなるように変化す
る。いま位相比較器3の感度をP(ボルト/ラジ
アン)、位相比較範囲を±π(ラジアン)とすると
最大出力電圧(Vcnax−Vd)は±π×Pとなる。
オペアンプOP1の正相入力の電位はVdであるか
ら反転入力の電位もイマジナルシヨートによつて
Vdである。よつて位相差ゼロのときR1を流れる
電流もゼロであり、最大位相差のときR1を流れ
る電流は±(π×P/R1)となる。いまスイツチ
5および16がオンの場合を考えると、オペアン
プOP1の反転入力電位はVdであるから、Vg側か
ら反転入力に向かつて(Vg−Vd)/R3の電流が
流れ込む。PLLがロツク(ミスロツク)を維持
するためにはVCOの制御入力Vfは当然一定であ
る必要がある。よつてロツクを維持するためには
コンデンサC1を流れる電流すなわちオペアンプ
OP1の反転入力と出力とを結ぶ枝を流れる電流が
ゼロでなければならない。よつてVgから反転入
力に流れ込む電流が反転入力から位相比較器に流
れ得る最大電流よりも大きければ、その差は反転
入力と出力との間の枝を流れVfを変化させるの
でPLLはロツクを維持することができない。よ
つて (Vg−Vd)/R3>π×P/R1 すなわち R3<R1×(Vg−Vd)/(π×P) となるようにR3を設定することによつてたとえ
PLLがミスロツクしていても必ずミスロツクか
ら離脱させることができる。すなわち、いいかえ
れば、PLLがロツクを維持できない程の外乱と
なるように掃引速度を大とすることによつて
PLLをミスロツクから離脱させることができる。
なおスイツチ6および16がオンの場合でも全く
同様に考えることができる。
スイツチ16とがともにオンとなれば、たとえそ
れ以前にPLLがミスロツクしていても必ずロツ
クから離脱できる値とする。この値は位相比較器
3の最大出力電圧(Vcnax−Vd)と抵抗R1と、電
圧VgもしくはVhとから容易に求めることができ
る。なおVdは一定直流電圧であり、位相差出力
電圧VcはVdを中心として変化する。すなわち位
相差ゼロのときはVc=Vdとなり、位相差がプラ
スのときはたとえばVc>Vdとなるように変化す
る。いま位相比較器3の感度をP(ボルト/ラジ
アン)、位相比較範囲を±π(ラジアン)とすると
最大出力電圧(Vcnax−Vd)は±π×Pとなる。
オペアンプOP1の正相入力の電位はVdであるか
ら反転入力の電位もイマジナルシヨートによつて
Vdである。よつて位相差ゼロのときR1を流れる
電流もゼロであり、最大位相差のときR1を流れ
る電流は±(π×P/R1)となる。いまスイツチ
5および16がオンの場合を考えると、オペアン
プOP1の反転入力電位はVdであるから、Vg側か
ら反転入力に向かつて(Vg−Vd)/R3の電流が
流れ込む。PLLがロツク(ミスロツク)を維持
するためにはVCOの制御入力Vfは当然一定であ
る必要がある。よつてロツクを維持するためには
コンデンサC1を流れる電流すなわちオペアンプ
OP1の反転入力と出力とを結ぶ枝を流れる電流が
ゼロでなければならない。よつてVgから反転入
力に流れ込む電流が反転入力から位相比較器に流
れ得る最大電流よりも大きければ、その差は反転
入力と出力との間の枝を流れVfを変化させるの
でPLLはロツクを維持することができない。よ
つて (Vg−Vd)/R3>π×P/R1 すなわち R3<R1×(Vg−Vd)/(π×P) となるようにR3を設定することによつてたとえ
PLLがミスロツクしていても必ずミスロツクか
ら離脱させることができる。すなわち、いいかえ
れば、PLLがロツクを維持できない程の外乱と
なるように掃引速度を大とすることによつて
PLLをミスロツクから離脱させることができる。
なおスイツチ6および16がオンの場合でも全く
同様に考えることができる。
次に抵抗R4の値について説明する。R4の値は
スイツチ16がオフでスイツチ5と6のどちらか
がオンの場合にR3+R4の値によつてPLLが確実
にロツクインするような適切な掃引速度が得られ
るように設定する。R3の値の説明であきらかな
ように、この場合でもVgもしくはVhと反転入力
との間にはロツクした後もR3+R4により決まる
一定電流が流れ、それを打ち消すためにエツジ信
号と再生クロツクとの間には定常位相誤差が残
る。よつてロツクした後の定常位相誤差がデータ
復調にさしつかえない程度に小さくなるように
R4の値を大きくしておいても良いし、またはロ
ツクが確認された後は掃引信号を高レベルとして
スイツチ5,6の両者をオフにして掃引を止め、
定常位相誤差を零にするようにしても良い。
スイツチ16がオフでスイツチ5と6のどちらか
がオンの場合にR3+R4の値によつてPLLが確実
にロツクインするような適切な掃引速度が得られ
るように設定する。R3の値の説明であきらかな
ように、この場合でもVgもしくはVhと反転入力
との間にはロツクした後もR3+R4により決まる
一定電流が流れ、それを打ち消すためにエツジ信
号と再生クロツクとの間には定常位相誤差が残
る。よつてロツクした後の定常位相誤差がデータ
復調にさしつかえない程度に小さくなるように
R4の値を大きくしておいても良いし、またはロ
ツクが確認された後は掃引信号を高レベルとして
スイツチ5,6の両者をオフにして掃引を止め、
定常位相誤差を零にするようにしても良い。
上記実施例は外乱印加信号によつてPLLの掃
引速度を通常の掃引よりも大にしてミスロツクを
離脱させるものであるが、本発明はこれに限られ
るものではなく、要はPLLのどこかにミスロツ
クを離脱させ得る外乱を加えられるようにすれば
よいことは明らかであろう。
引速度を通常の掃引よりも大にしてミスロツクを
離脱させるものであるが、本発明はこれに限られ
るものではなく、要はPLLのどこかにミスロツ
クを離脱させ得る外乱を加えられるようにすれば
よいことは明らかであろう。
また本例においてはシンク検出信号が得られた
後は通常の掃引をもオフとしているが、前述のご
とく定常位相誤差が許容できれば外乱の印加のみ
をオフとし通常の掃引はオンのままであつてもさ
しつかえない。
後は通常の掃引をもオフとしているが、前述のご
とく定常位相誤差が許容できれば外乱の印加のみ
をオフとし通常の掃引はオンのままであつてもさ
しつかえない。
また本例においては異常状態の検出を外乱印加
信号の回数をカウントすることによりおこなつて
いるが、そのかわりにt1から所定の時間以内にシ
ンク検出信号が得られない場合に引き込み不能信
号を出力するようにしてもよいことはいうまでも
ない。
信号の回数をカウントすることによりおこなつて
いるが、そのかわりにt1から所定の時間以内にシ
ンク検出信号が得られない場合に引き込み不能信
号を出力するようにしてもよいことはいうまでも
ない。
また本例はPCMデイジタルオーデイオデイス
クの再生機への適用例であるが、本発明はこれに
限られるものではなく、これまでの説明であきら
かなように入力信号が真のスペクトル以外にスプ
リアスを有する場合ならば効果を有する。
クの再生機への適用例であるが、本発明はこれに
限られるものではなく、これまでの説明であきら
かなように入力信号が真のスペクトル以外にスプ
リアスを有する場合ならば効果を有する。
以上のようにこの発明によれば掃引開始後所定
の時間内にフレーム同期信号が検出されない場合
にPLLに外乱を印加し再び掃引する、という動
作をくりかえすように構成したので、入力信号が
スプリアスを有していてもPLLを真のスペクト
ルに確実にロツクさせることができる。
の時間内にフレーム同期信号が検出されない場合
にPLLに外乱を印加し再び掃引する、という動
作をくりかえすように構成したので、入力信号が
スプリアスを有していてもPLLを真のスペクト
ルに確実にロツクさせることができる。
第1図は従来のPLL回路引込用掃引回路の例
を示す図、第2図は第1図の回路の動作を説明す
る図、第3図はデイジタル変調信号の1例の図、
第4図乃至第6図は本発明の実施例を示す回路
図、第7図は第4図乃至第6図の回路の動作を説
明する図である。 主要部分の符号の説明、10……PLL回路、
14……フレーム周期検出回路、15……制御回
路、20……掃引回路。
を示す図、第2図は第1図の回路の動作を説明す
る図、第3図はデイジタル変調信号の1例の図、
第4図乃至第6図は本発明の実施例を示す回路
図、第7図は第4図乃至第6図の回路の動作を説
明する図である。 主要部分の符号の説明、10……PLL回路、
14……フレーム周期検出回路、15……制御回
路、20……掃引回路。
Claims (1)
- 【特許請求の範囲】 1 ロツクすべき真の周波数成分の他にスプリア
ス成分をも含む信号を入力とするPLL回路の引
込制御装置であつて、PLL回路内の電圧制御発
信器の制御入力へ加えるべき発振周波数掃引用の
三角波を発生する掃引手段と、PLL回路が前記
真の周波数成分に対してロツクしたことを検出し
てロツク検出信号を発生するロツク検出手段と、
前記掃引手段による掃引開始時から所定時間内に
前記検出信号が発生されない場合にPLL回路に
外乱を加える外乱印加手段とを含み、前記検出信
号の発生に応答して前記外乱の印加を停止するよ
うにしたことを特徴とする引込制御装置。 2 前記外乱印加手段は前記掃引手段の掃引速度
を大に切換えるよう構成されていることを特徴と
する特許請求の範囲第1項記載の引込装置。 3 前記PLL回路の入力信号は、セルフクロツ
キング可能な変調方式により変調されかつ所定フ
レーム同期信号を含むデイジタル信号であり、前
記ロツク検出信号はフレーム同期検出回路によつ
て前記フレーム同期信号が検出された場合に発生
する検出信号であることを特徴とする特許請求の
範囲第1項又は第2項記載の引込制御装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57109338A JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Pll回路の引込制御装置 |
KR1019830002797A KR860002215B1 (ko) | 1982-06-25 | 1983-06-21 | Pll 회로의 인입 제어장치 |
US06/744,649 US4617527A (en) | 1982-06-25 | 1985-06-13 | PU lock acquisition with scan restart upon false lock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57109338A JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Pll回路の引込制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59227A JPS59227A (ja) | 1984-01-05 |
JPH0434851B2 true JPH0434851B2 (ja) | 1992-06-09 |
Family
ID=14507689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57109338A Granted JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Pll回路の引込制御装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4617527A (ja) |
JP (1) | JPS59227A (ja) |
KR (1) | KR860002215B1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4580926A (en) * | 1983-09-28 | 1986-04-08 | Mobil Oil Corporation | Foundation level and orientation tool |
US4690536A (en) * | 1985-09-09 | 1987-09-01 | Minolta Camera Kabushiki Kaisha | Exposure control device for a camera in flash photography |
JPS63173928U (ja) * | 1987-04-30 | 1988-11-11 | ||
JP2692080B2 (ja) * | 1987-06-09 | 1997-12-17 | ソニー株式会社 | Afc回路 |
JP2844596B2 (ja) * | 1987-07-17 | 1999-01-06 | ソニー株式会社 | Pll回路 |
JP2568110B2 (ja) * | 1988-07-15 | 1996-12-25 | パイオニア株式会社 | フェーズロックドループ回路 |
US5049838A (en) * | 1989-09-19 | 1991-09-17 | The Boeing Company | Minimum intrusion search oscillator for use in feedback loops |
US5220293A (en) * | 1991-12-19 | 1993-06-15 | Sun Microsystems, Inc. | High reliability phase-locked loop |
US5210509A (en) * | 1992-05-29 | 1993-05-11 | Unisys Corporation | Dual loop phase locked circuit with sweep generator and compensation for drift |
DE10064476A1 (de) * | 2000-12-22 | 2002-07-11 | Atmel Germany Gmbh | Verfahren zur Abstimmung einer PLL-Schaltung |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4000476A (en) * | 1974-12-19 | 1976-12-28 | Digital Communications Corporation | Phase locked loop with circuit for preventing sidelock |
US4077016A (en) * | 1977-02-22 | 1978-02-28 | Ncr Corporation | Apparatus and method for inhibiting false locking of a phase-locked loop |
US4423390A (en) * | 1981-01-09 | 1983-12-27 | Harris Corporation | Side lock avoidance network for PSK demodulator |
US4443769A (en) * | 1981-04-27 | 1984-04-17 | Rca Corporation | Frequency search system for a phase locked loop |
-
1982
- 1982-06-25 JP JP57109338A patent/JPS59227A/ja active Granted
-
1983
- 1983-06-21 KR KR1019830002797A patent/KR860002215B1/ko not_active IP Right Cessation
-
1985
- 1985-06-13 US US06/744,649 patent/US4617527A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4617527A (en) | 1986-10-14 |
JPS59227A (ja) | 1984-01-05 |
KR840005291A (ko) | 1984-11-05 |
KR860002215B1 (ko) | 1986-12-31 |
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JPH0434851B2 (ja) | ||
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