JPS59227A - Ｐｌｌ回路の引込制御装置 - Google Patents
Ｐｌｌ回路の引込制御装置Info
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- JPS59227A JPS59227A JP57109338A JP10933882A JPS59227A JP S59227 A JPS59227 A JP S59227A JP 57109338 A JP57109338 A JP 57109338A JP 10933882 A JP10933882 A JP 10933882A JP S59227 A JPS59227 A JP S59227A
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- 230000010355 oscillation Effects 0.000 claims description 9
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/12—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a scanning signal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＬＬ （フェイズロックドルー１２回路の引
込制御装置に関し、特にセルフクロッキング可能な変調
方式により変調されたディジタル信号から再生クロック
を抽出するために用いて好適なＰＬＬ回路の引込制御装
置に関する。
込制御装置に関し、特にセルフクロッキング可能な変調
方式により変調されたディジタル信号から再生クロック
を抽出するために用いて好適なＰＬＬ回路の引込制御装
置に関する。
ＰＬＬ回路の引込みを行うためにＶＣＯ（電圧制御型発
振器）の発振周波数を変化させて引込動作が行われるが
、そのためにＶＣＯ制御入力端に例えば三角波掃引電圧
を印加して、ＶＣＯの発振周波数を上限から下限の間を
掃引せしめる方法が一般に採られている。
振器）の発振周波数を変化させて引込動作が行われるが
、そのためにＶＣＯ制御入力端に例えば三角波掃引電圧
を印加して、ＶＣＯの発振周波数を上限から下限の間を
掃引せしめる方法が一般に採られている。
かかるＰＬＩ、回路引込用掃引装置の１例が、本願出願
人による特開昭５６−６９３３４号公報（特願昭５４−
１４６２１３号）に開示されている。第１図が当該装装
置の回路図であり、１０はＰＬＬ回路を示し、ＶＣＯ２
の出力信号ＯＵＴと入力信号ＩＮとの周波数及び位相差
を検出してこの差に応じた信号を出力する位相比較器３
が設けられ、この差信号が、差動アンプｏｐ、、抵抗Ｒ
，、Ｒ２及びコンデンサＣ１よりなるループフィルタ４
の差動入力の逆相端子へ印加されて〜゛る。当該ループ
フィルタ４の出力（Ａ）はＶＣＯ２の制御入力端子へ印
加されてＶＣＯの発振周波数がこの制御電圧レベルに応
じて可変されるものである。
人による特開昭５６−６９３３４号公報（特願昭５４−
１４６２１３号）に開示されている。第１図が当該装装
置の回路図であり、１０はＰＬＬ回路を示し、ＶＣＯ２
の出力信号ＯＵＴと入力信号ＩＮとの周波数及び位相差
を検出してこの差に応じた信号を出力する位相比較器３
が設けられ、この差信号が、差動アンプｏｐ、、抵抗Ｒ
，、Ｒ２及びコンデンサＣ１よりなるループフィルタ４
の差動入力の逆相端子へ印加されて〜゛る。当該ループ
フィルタ４の出力（Ａ）はＶＣＯ２の制御入力端子へ印
加されてＶＣＯの発振周波数がこの制御電圧レベルに応
じて可変されるものである。
２０は本発明による引込用掃引装置を示すもので、異な
るレベルを有する直流電圧Ｖ、及び尭がそれぞれ選択用
スイッチ５及び６を介して更には抵抗Ｒ３を介してルー
プフィルタ４の差動入力の逆相端子へ選択的に印加され
る。これら選択スイッチ５及び６を制御するために、３
人力ＮＯＲゲートＧ１及びＧ２よりなるＲ−Ｓフリップ
フロップ７が設けられており、ゲートＧ１の出力（Ｅ）
によりスイッチ５が制御され、他のゲートＧ２の出力（
Ｆ）によりスイッチ６が制御される。
るレベルを有する直流電圧Ｖ、及び尭がそれぞれ選択用
スイッチ５及び６を介して更には抵抗Ｒ３を介してルー
プフィルタ４の差動入力の逆相端子へ選択的に印加され
る。これら選択スイッチ５及び６を制御するために、３
人力ＮＯＲゲートＧ１及びＧ２よりなるＲ−Ｓフリップ
フロップ７が設けられており、ゲートＧ１の出力（Ｅ）
によりスイッチ５が制御され、他のゲートＧ２の出力（
Ｆ）によりスイッチ６が制御される。
更にループフィルタ４の出力（Ａ）すなわちＶＣＯ２の
制御入力端子の電圧レベルの上限及び下限を定めるため
にレベル比較器８及び９が設けられている。一方の比較
器８の逆相入力にはこの上限レベルを定める基準電圧淘
が印加され、他方の比較器９の正相人力には下限レベル
を定めろ基準電圧４が印加されており、両比較器８及び
９の正相及び逆相入力にはループフィルタ４の出力（Ａ
）が印加されている。そして両比較器８及び９の出力（
Ｄ）及び（Ｃ）はそれぞれフリップフロップ７のゲート
Ｇ２及びＧｌの１入力となってセント、リセント人力と
して用いられている。
制御入力端子の電圧レベルの上限及び下限を定めるため
にレベル比較器８及び９が設けられている。一方の比較
器８の逆相入力にはこの上限レベルを定める基準電圧淘
が印加され、他方の比較器９の正相人力には下限レベル
を定めろ基準電圧４が印加されており、両比較器８及び
９の正相及び逆相入力にはループフィルタ４の出力（Ａ
）が印加されている。そして両比較器８及び９の出力（
Ｄ）及び（Ｃ）はそれぞれフリップフロップ７のゲート
Ｇ２及びＧｌの１入力となってセント、リセント人力と
して用いられている。
入力信号ＩＮとＶＣＯ２の出力信号ＯＵＴとの位相ロッ
ク状態を検出してロックしたときに例えば高レベルの出
力（Ｂ）を発生するロック検出器１１が設けられており
、この出力（Ｂ）がフリップフロップ７のゲートＧ１及
びＧ２の抽入力となってクリヤ信号となる。
ク状態を検出してロックしたときに例えば高レベルの出
力（Ｂ）を発生するロック検出器１１が設けられており
、この出力（Ｂ）がフリップフロップ７のゲートＧ１及
びＧ２の抽入力となってクリヤ信号となる。
ここで、ＶＣＯ２の制御電圧（Ａ）のレベルが高い程そ
の発振出力周波数も高（なり、スイッチ５及び６はそれ
ぞれ制御入力（Ｅ）及び（Ｆ）が高レベルのときにオン
して低レベルのときにオフする如き電子スイッチである
とする。そして直流電圧冷とＶＡとの関係はＶ、 ）
Ｖｄ＞ Ｖ７．となるように選定されているもノトスる
。尚、ｖｄはループフィルタ４の差動入力の正相端子に
印加された電圧レベルであり、位相比較器３０位相差信
号（差動入力の逆相端子への印加信号でもある）の振幅
の中心値を示すものである。
の発振出力周波数も高（なり、スイッチ５及び６はそれ
ぞれ制御入力（Ｅ）及び（Ｆ）が高レベルのときにオン
して低レベルのときにオフする如き電子スイッチである
とする。そして直流電圧冷とＶＡとの関係はＶ、 ）
Ｖｄ＞ Ｖ７．となるように選定されているもノトスる
。尚、ｖｄはループフィルタ４の差動入力の正相端子に
印加された電圧レベルであり、位相比較器３０位相差信
号（差動入力の逆相端子への印加信号でもある）の振幅
の中心値を示すものである。
第１図の回路動作を第２図の各熱波形を参照しつつ説明
する。尚、両図において同一符号は同等部分の波形を示
すものであり（Ｇ） ｌ （Ｈ）はそれぞれスイッチ５
，６のオンオフ状態を示して℃・る。時刻ｔ１まではフ
リップフロップ７の出力（Ｅ）が低レベル。
する。尚、両図において同一符号は同等部分の波形を示
すものであり（Ｇ） ｌ （Ｈ）はそれぞれスイッチ５
，６のオンオフ状態を示して℃・る。時刻ｔ１まではフ
リップフロップ７の出力（Ｅ）が低レベル。
（Ｆ）が高レベルとなっており、スイッチ５はオフ。
スイッチ６はオンであるからループフィルタ４の逆相入
力には直流電圧■ｄよりも低いＶＡが印加されており、
当該フィルタ４は差動人力（”ｄ−Ｖｈ）を積分する積
分器として動作する。よって出力（Ａ）は上昇しＶＣＯ
２の発振周波数もそれに応じて増大して行く。
力には直流電圧■ｄよりも低いＶＡが印加されており、
当該フィルタ４は差動人力（”ｄ−Ｖｈ）を積分する積
分器として動作する。よって出力（Ａ）は上昇しＶＣＯ
２の発振周波数もそれに応じて増大して行く。
時刻ｔ１にて積分出力（Ａ）の電圧ぽ比較器８の基準電
圧−に達するのでその比較出力（Ｄ）が高レベルに遷移
する０よってフリッププロップ７の出力は反転して、ス
イッチ５がオン、スイッチ６がオフとなる。従って、ル
ープフィルタ４の差動入力は（ｖｄ−Ｖ、 ）となるが
、Ｖｄ＞ Ｖ、であるために積分出力（Ａ）は下降を始
め、よってＶＣＯ２の発振周波数も低下して行（。この
時、出力（Ａ）は電圧−よりも低下するので比較器８の
出力は瞬時に低レベルへ復帰するが、フリップフロップ
７への影響はない。
圧−に達するのでその比較出力（Ｄ）が高レベルに遷移
する０よってフリッププロップ７の出力は反転して、ス
イッチ５がオン、スイッチ６がオフとなる。従って、ル
ープフィルタ４の差動入力は（ｖｄ−Ｖ、 ）となるが
、Ｖｄ＞ Ｖ、であるために積分出力（Ａ）は下降を始
め、よってＶＣＯ２の発振周波数も低下して行（。この
時、出力（Ａ）は電圧−よりも低下するので比較器８の
出力は瞬時に低レベルへ復帰するが、フリップフロップ
７への影響はない。
従って、出力（Ａ）は下降を続け、時刻ｔ２において基
準電圧４に達し比較器９の出力（Ｃ）が高レベルになり
、フリップフロップ７は反転する。その結果スイッチ５
がオフ、スイッチ６がオンとなり、再びフィルタ出力（
Ａ）は上昇を行う。この場合も、比較器９の出力（Ｃ）
は高レベルから瞬時に低レベルへ復帰するがフリップフ
ロップ７への影響はないことは前述のとおりである。そ
して時刻ｔ３において、入力信号ＩＮとＶＣＯ出カ信号
ＯＵＴとの位相が一致すればロック検出器１１の出方（
Ｂ）が高レベルとなるから、フリップフロフプ７の出力
（Ｅ） 、 ＣＦ）は共に低レベルとなり、スイッチ５
及び６は共にオフとなる。よって以後はＰＬＬ回路とし
て正常動作をなしてロック状態を維持する。
準電圧４に達し比較器９の出力（Ｃ）が高レベルになり
、フリップフロップ７は反転する。その結果スイッチ５
がオフ、スイッチ６がオンとなり、再びフィルタ出力（
Ａ）は上昇を行う。この場合も、比較器９の出力（Ｃ）
は高レベルから瞬時に低レベルへ復帰するがフリップフ
ロップ７への影響はないことは前述のとおりである。そ
して時刻ｔ３において、入力信号ＩＮとＶＣＯ出カ信号
ＯＵＴとの位相が一致すればロック検出器１１の出方（
Ｂ）が高レベルとなるから、フリップフロフプ７の出力
（Ｅ） 、 ＣＦ）は共に低レベルとなり、スイッチ５
及び６は共にオフとなる。よって以後はＰＬＬ回路とし
て正常動作をなしてロック状態を維持する。
かがる第１図のＰＬＬ引込用掃引装置では、入力信号が
掃引周波数の範囲内にロックすべき真の周波数成分の輝
線スペクトラムのみを有してそれ以外に別の輝線スペク
トラムである℃・ゎゆるスプリアス成分を有さないか、
たとえ有していてもそのエネルギが真のスペクトラムに
対し十分小なる場合には良好な動作をなす。しがし、入
力信号が真のスペクトラムの他にエネルギレベルの高い
スプリアスを有している場合には、掃引中にそのスプリ
アス成分に引込まれてしまう場合があり（これを以下ミ
スロックという）、そうなるとスプリアスのエネルギが
低（なるまでは真のスペクトレムにロックすることが不
可能となる。
掃引周波数の範囲内にロックすべき真の周波数成分の輝
線スペクトラムのみを有してそれ以外に別の輝線スペク
トラムである℃・ゎゆるスプリアス成分を有さないか、
たとえ有していてもそのエネルギが真のスペクトラムに
対し十分小なる場合には良好な動作をなす。しがし、入
力信号が真のスペクトラムの他にエネルギレベルの高い
スプリアスを有している場合には、掃引中にそのスプリ
アス成分に引込まれてしまう場合があり（これを以下ミ
スロックという）、そうなるとスプリアスのエネルギが
低（なるまでは真のスペクトレムにロックすることが不
可能となる。
このミスロックを生じる可能性のある入力信号の例とし
て、音楽信号等をＰＣＭ （パルス符号変調］化してこ
れを更にＥＦＭ （Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅ
ｎＭｏｄｕｌａｔｉｏｎ ）処理して記録した記録ディ
スクがらの再生信号がある。かかるディジタル信号は第
３図に示す如きフォーマントをもってディスクに記録さ
れている。すなわち１フレームは例えば５８８チヤンネ
ルビツトからなり、データ信号はＥＦＭ方式で８ビツト
毎に所定の変換表（図示せず）に従って１４チヤンネル
ピントに変換され、３チヤンネルヒツトの調整ピットが
付加されてｉｖチャンネルビットを一単位として、１の
ときは論理Ｈレベルから論理Ｌレベルへの反転又はその
逆の反転があり、０のときは反転がないように、すなわ
ちＮＲＺ ＩＯ形で記録される。
て、音楽信号等をＰＣＭ （パルス符号変調］化してこ
れを更にＥＦＭ （Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅ
ｎＭｏｄｕｌａｔｉｏｎ ）処理して記録した記録ディ
スクがらの再生信号がある。かかるディジタル信号は第
３図に示す如きフォーマントをもってディスクに記録さ
れている。すなわち１フレームは例えば５８８チヤンネ
ルビツトからなり、データ信号はＥＦＭ方式で８ビツト
毎に所定の変換表（図示せず）に従って１４チヤンネル
ピントに変換され、３チヤンネルヒツトの調整ピットが
付加されてｉｖチャンネルビットを一単位として、１の
ときは論理Ｈレベルから論理Ｌレベルへの反転又はその
逆の反転があり、０のときは反転がないように、すなわ
ちＮＲＺ ＩＯ形で記録される。
各フレームの冒頭には、第１チヤンネルビツトが１．第
２乃至第１０チヤンネルビツトが０．第１チヤンネルビ
ツトが１．第１２乃至第２１チヤンネルビツトがＯ２第
２２チヤンネルビツトが１となるようにフレーム同期信
号が記録されている。このフレーム同期信号を基準とし
て５８８チヤンネルピントの所定位置に制御信号が配さ
れる。そして全体を通じて、工と１との間には２個以上
１０個以下のＯが配されるように信号処理がなされる。
２乃至第１０チヤンネルビツトが０．第１チヤンネルビ
ツトが１．第１２乃至第２１チヤンネルビツトがＯ２第
２２チヤンネルビツトが１となるようにフレーム同期信
号が記録されている。このフレーム同期信号を基準とし
て５８８チヤンネルピントの所定位置に制御信号が配さ
れる。そして全体を通じて、工と１との間には２個以上
１０個以下のＯが配されるように信号処理がなされる。
すなわち最小反転間隔は３Ｔ（Ｔは１チヤンネルビツト
の期間）、最大反転期間はＩＩＴとされる。さらにフレ
ーム同期信号以外の部分においては、最大反転間隔が２
回連続しておきないようになされている。尚フレーム同
期信号がＬからＨへの正の反転から始まるか、ＨからＬ
への負の反転から始まるかは、その直前の信号の状態に
よって定まり、一定していない。
の期間）、最大反転期間はＩＩＴとされる。さらにフレ
ーム同期信号以外の部分においては、最大反転間隔が２
回連続しておきないようになされている。尚フレーム同
期信号がＬからＨへの正の反転から始まるか、ＨからＬ
への負の反転から始まるかは、その直前の信号の状態に
よって定まり、一定していない。
また所謂曲間や、ディスク最内外周のリードイン、リー
ドアウト部分等楽音データがゼロレベル（無音）に相当
する固定パターンとなる個所においては、ＥＦＭによる
被変調信号は例えば７Ｔ 、 ３Ｔ 。
ドアウト部分等楽音データがゼロレベル（無音）に相当
する固定パターンとなる個所においては、ＥＦＭによる
被変調信号は例えば７Ｔ 、 ３Ｔ 。
７Ｔ毎に反転し、１７Ｔを一周期とする（り返し波形を
多（含む時系列信号となる。この被変調信号を微分し全
波整流することによって得られる信号は、クロック周波
数の輝線スペクトラム以外に、クロック周波数の１７分
の１の周波数の整数倍の周波数にエネルギーレベルのが
なり高い所謂スプリアスを有する。この場合のチャンネ
ルビットレートは４．３２１８ ＭＨｚであり、その１
／１７の周波数は約２５４ ＫＨ２である。よって、無
音部の場合ＰＬＬＫ入力される信号は４．３２１８ Ｍ
Ｈｚの輝線スペクトラム以外に４．３２１８ ＭＨｚ±
ｎ Ｘ ２５４ ＫＨ２（ｎは整数）のエネルギレベル
のかなり高いスプリアスを有する。
多（含む時系列信号となる。この被変調信号を微分し全
波整流することによって得られる信号は、クロック周波
数の輝線スペクトラム以外に、クロック周波数の１７分
の１の周波数の整数倍の周波数にエネルギーレベルのが
なり高い所謂スプリアスを有する。この場合のチャンネ
ルビットレートは４．３２１８ ＭＨｚであり、その１
／１７の周波数は約２５４ ＫＨ２である。よって、無
音部の場合ＰＬＬＫ入力される信号は４．３２１８ Ｍ
Ｈｚの輝線スペクトラム以外に４．３２１８ ＭＨｚ±
ｎ Ｘ ２５４ ＫＨ２（ｎは整数）のエネルギレベル
のかなり高いスプリアスを有する。
ＰＬＬ回路が引込動作中に、このスプリアスにミスロッ
クした場合にはそのままではそのスプリアスがなくなる
までの真のスペクトラムにロックすることができない。
クした場合にはそのままではそのスプリアスがなくなる
までの真のスペクトラムにロックすることができない。
つまり、無音部でない信号が（るまでは、ＰＬＬ回路は
真のスペクトラムにロックすることができず、正しいデ
ータの復調は不可能である。
真のスペクトラムにロックすることができず、正しいデ
ータの復調は不可能である。
本発明の目的は、このミスロック状態を離脱して真にロ
ックすべき周波数スペクトラム成分にロックさせるよう
にしたＰＬＬ回路の引込制御装置を提供することである
。
ックすべき周波数スペクトラム成分にロックさせるよう
にしたＰＬＬ回路の引込制御装置を提供することである
。
本発明によるＰＬＬ回路の引込制御装置は、掃引開始後
所定期間内に真のスペクトラム成分にロックしたことが
検出されない場合に、ＰＬＬ回路に外乱を与えて再び掃
引を開始させるようにし、入力信号がスプリアスを含有
していてもＰＬＬ回路ｑ引込みを正確になし得るように
したことを特徴としている。
所定期間内に真のスペクトラム成分にロックしたことが
検出されない場合に、ＰＬＬ回路に外乱を与えて再び掃
引を開始させるようにし、入力信号がスプリアスを含有
していてもＰＬＬ回路ｑ引込みを正確になし得るように
したことを特徴としている。
以下に本発明につき図面に基づき説明する。
第４図はいわゆるディジタルオーディオディスクプレー
ヤに適用した場合の実施例のブロック図であり、図示せ
ぬピックアップからの再生信号はエツジ検出回路１２に
、入力される。この回路１２では、再生信号を微分しか
つ全波整流して位相情報を有するエツジを導出するもの
で、このエツジ信号からクロック信号を抽出すべ（ＰＬ
Ｌ回路１０が設けられている。この再生クロック信号を
用いてピックアップによる再生信号を復調する復調回路
１３が設けられており、この復調信号はフレーム同期検
出回路１４へ入力されてフレーム同期信号の検出がなさ
れる。フレーム同期信号が検出されたときに当該検出回
路１４は検出信号を発生するよう構成され御回Ｉｉ！８
１５へ入力される。制御回路１５は、スタート信号を受
けて漕力信号を発生すると共に一定条件下で外乱印加信
号を発生し、これら掃引信号及び外乱印加信号はＰＬＬ
回路ｌＯ内の掃引回路２０（第５図参照）へ入力される
。
ヤに適用した場合の実施例のブロック図であり、図示せ
ぬピックアップからの再生信号はエツジ検出回路１２に
、入力される。この回路１２では、再生信号を微分しか
つ全波整流して位相情報を有するエツジを導出するもの
で、このエツジ信号からクロック信号を抽出すべ（ＰＬ
Ｌ回路１０が設けられている。この再生クロック信号を
用いてピックアップによる再生信号を復調する復調回路
１３が設けられており、この復調信号はフレーム同期検
出回路１４へ入力されてフレーム同期信号の検出がなさ
れる。フレーム同期信号が検出されたときに当該検出回
路１４は検出信号を発生するよう構成され御回Ｉｉ！８
１５へ入力される。制御回路１５は、スタート信号を受
けて漕力信号を発生すると共に一定条件下で外乱印加信
号を発生し、これら掃引信号及び外乱印加信号はＰＬＬ
回路ｌＯ内の掃引回路２０（第５図参照）へ入力される
。
第５図ばＰＬＬ回路１０及びその掃引回路２０の例を示
す図であり、第１図と同等部分は同一符号により示され
ており、その説明は省略する。第１図と異なる部分につ
いて述べれば、抵抗Ｒ３とスイッチ５及び６との間に抵
抗Ｒ４を直列に挿入してこの抵抗Ｒ４の両端をスイッチ
１６により短絡できるようにし、このスイッチ１６を制
御回路１５からの外乱印加信号によりオンオフ可能とし
ている。また、ゲー） Ｇ、 、 Ｇ２の１人力をロッ
ク検出器１１からの検出信号ではなく、制御回路１５が
らの掃引信号としている。尚、外乱印加信号が高レベル
のときスイッチ１６はオンとなるものとする。
す図であり、第１図と同等部分は同一符号により示され
ており、その説明は省略する。第１図と異なる部分につ
いて述べれば、抵抗Ｒ３とスイッチ５及び６との間に抵
抗Ｒ４を直列に挿入してこの抵抗Ｒ４の両端をスイッチ
１６により短絡できるようにし、このスイッチ１６を制
御回路１５からの外乱印加信号によりオンオフ可能とし
ている。また、ゲー） Ｇ、 、 Ｇ２の１人力をロッ
ク検出器１１からの検出信号ではなく、制御回路１５が
らの掃引信号としている。尚、外乱印加信号が高レベル
のときスイッチ１６はオンとなるものとする。
第６図は制御回路１５の一例を示すブロック図であり、
ＰＬＴ、引込動作の開始指令をなすスタート信号をセッ
ト入力（Ｓ）とし、フレーム同期検出回路１４からの検
出信号をリセット入力（Ｒ）とするフリップ−フロップ
１７が設けられており、その出力Ｑ１はセット状態で低
レベルにあるものとする。この信号Ｑ１によりリセット
可能な発振器１８が設けられ、この信号Ｑ１が高レベル
の間はリセットされてその出力Ｑ２は低レベルであり、
信号Ｑ１が低レベルの間は発振動作を行って、その出力
Ｑ２は時間幅Ｔ１の間低レベル、時間幅Ｔ２の間高レベ
ルとなる繰返し信号を発生する。この発振信号Ｑ２が外
乱印加信号となり掃引回路２０のスィッチ１６０制御信
号となると共に、カウンタ１９のクロック人力（ｃ／ｃ
）ともなっている。
ＰＬＴ、引込動作の開始指令をなすスタート信号をセッ
ト入力（Ｓ）とし、フレーム同期検出回路１４からの検
出信号をリセット入力（Ｒ）とするフリップ−フロップ
１７が設けられており、その出力Ｑ１はセット状態で低
レベルにあるものとする。この信号Ｑ１によりリセット
可能な発振器１８が設けられ、この信号Ｑ１が高レベル
の間はリセットされてその出力Ｑ２は低レベルであり、
信号Ｑ１が低レベルの間は発振動作を行って、その出力
Ｑ２は時間幅Ｔ１の間低レベル、時間幅Ｔ２の間高レベ
ルとなる繰返し信号を発生する。この発振信号Ｑ２が外
乱印加信号となり掃引回路２０のスィッチ１６０制御信
号となると共に、カウンタ１９のクロック人力（ｃ／ｃ
）ともなっている。
このカウンタ１９のカウント内容が所定値に達すると、
その出力Ｑ３は高レベルとなって引込不能信号を発生す
る。尚、ＰＬＬ掃引回路２０への掃引信号はフリップフ
ロップ１７の出力Ｑ１が用いられる。
その出力Ｑ３は高レベルとなって引込不能信号を発生す
る。尚、ＰＬＬ掃引回路２０への掃引信号はフリップフ
ロップ１７の出力Ｑ１が用いられる。
第４図乃至第６図の回路の動作を第７図のタイミングチ
ャートを用いて説明する。時刻ｔ１において外部よりス
タート信号が到来すると、フリップフロップ１７がセッ
トされその出力Ｑ１である掃引信号が高レベルから低レ
ベルに遷移する。よって、ゲートＧ１．Ｇ２からなるフ
リップフロップ７が活性化され、スイッチ５．６のいず
れか１つがオンとなる。一方、発振器１８は時刻ｔ１に
おいて発振を開始し、時刻ｔ、から期間Ｔ１を経過した
時刻ｔ２までは低レベル、時刻ｔ２からｔ３の期間Ｔ２
は高レベルの出力Ｑ２である外乱印加信号を発生する。
ャートを用いて説明する。時刻ｔ１において外部よりス
タート信号が到来すると、フリップフロップ１７がセッ
トされその出力Ｑ１である掃引信号が高レベルから低レ
ベルに遷移する。よって、ゲートＧ１．Ｇ２からなるフ
リップフロップ７が活性化され、スイッチ５．６のいず
れか１つがオンとなる。一方、発振器１８は時刻ｔ１に
おいて発振を開始し、時刻ｔ、から期間Ｔ１を経過した
時刻ｔ２までは低レベル、時刻ｔ２からｔ３の期間Ｔ２
は高レベルの出力Ｑ２である外乱印加信号を発生する。
時刻ｔ１からｔ２の間は、外乱印加信号は低レベルであ
るから、スイッチ１６はオフとなっており、よって、抵
抗Ｒ３とＲ３の直列回路がループフィルタ４の時定数に
寄与することになる。よって、この時定数により定まる
適切な速度の掃引を行うことは第１．２図において述べ
た如（である。掃引開始後の期間Ｔ１内にフレーム同期
検出信号が到来しないとフリップフロップ１７はリセッ
トされずセット状態のままであるから、発振器］８は時
刻ｔ２において高レベルの出力Ｑ２を発生する。よって
、時刻ｔ２からｔ３の期間Ｔ２は、外乱印加信号が高レ
ベルとなってスイッチ】６がオンとなり、抵抗Ｒ４はシ
ョートされる。従って、抵抗Ｒ３の値により定まる犬な
る速度の掃引が行われることになり、すなわちＰＬＬ回
路に外乱が印加されたことになる。
るから、スイッチ１６はオフとなっており、よって、抵
抗Ｒ３とＲ３の直列回路がループフィルタ４の時定数に
寄与することになる。よって、この時定数により定まる
適切な速度の掃引を行うことは第１．２図において述べ
た如（である。掃引開始後の期間Ｔ１内にフレーム同期
検出信号が到来しないとフリップフロップ１７はリセッ
トされずセット状態のままであるから、発振器］８は時
刻ｔ２において高レベルの出力Ｑ２を発生する。よって
、時刻ｔ２からｔ３の期間Ｔ２は、外乱印加信号が高レ
ベルとなってスイッチ】６がオンとなり、抵抗Ｒ４はシ
ョートされる。従って、抵抗Ｒ３の値により定まる犬な
る速度の掃引が行われることになり、すなわちＰＬＬ回
路に外乱が印加されたことになる。
カウンタ１９は、時刻ｔ２においてその内容がＯから１
になるように動作する。時刻ｔ３において外乱印加信号
は低レベルとなるから、ＰＬＬ回路は再び抵抗Ｒ３とＲ
４とにより定まる適切な掃引速度をもって掃引を開始す
る。時刻ｔ４において、ＶＣＯの制御電圧ｖｆが）とな
る如きスプリアス成分にＰＬＬ回路がミスロックしたと
する。この場合は正しい再生クロックが得られていない
ことになるから、フレーム同期信号は検出されておらず
、よってフレーム同期検出信号は低レベルのままである
。時刻ｔ３から期間Ｔ１経過後の時刻ｔ５において、再
び外乱印加信号が高レベルとなり、前述のようにＰＬＬ
回路はミスロック状態から離脱する。尚、期間Ｔ２はＰ
ＬＬ回路がミスロックを離脱し得るに十分な時間に選定
されるものとする。カウンタ１９の内容は１から２へ変
化する。
になるように動作する。時刻ｔ３において外乱印加信号
は低レベルとなるから、ＰＬＬ回路は再び抵抗Ｒ３とＲ
４とにより定まる適切な掃引速度をもって掃引を開始す
る。時刻ｔ４において、ＶＣＯの制御電圧ｖｆが）とな
る如きスプリアス成分にＰＬＬ回路がミスロックしたと
する。この場合は正しい再生クロックが得られていない
ことになるから、フレーム同期信号は検出されておらず
、よってフレーム同期検出信号は低レベルのままである
。時刻ｔ３から期間Ｔ１経過後の時刻ｔ５において、再
び外乱印加信号が高レベルとなり、前述のようにＰＬＬ
回路はミスロック状態から離脱する。尚、期間Ｔ２はＰ
ＬＬ回路がミスロックを離脱し得るに十分な時間に選定
されるものとする。カウンタ１９の内容は１から２へ変
化する。
時刻ｔ６において外乱印加信号が低レベルになると、Ｐ
ＬＬ回路は再び適切な速度の掃引を開始する。
ＬＬ回路は再び適切な速度の掃引を開始する。
時刻ｔ７でＰＬＬ回路は、ＶＣＯ制御電圧ｖｆが鬼とな
るような正しいスペクトラム成分にロックしたとする。
るような正しいスペクトラム成分にロックしたとする。
この場合には正しい再生クロック信号が得られるからフ
レーム同期検出回動１４が動作して所定期間Ｔ３経過後
にフレーム同期検出信号が出力される。この時刻ｔ８に
おいて、フリップフロップ１７かリセットされ出力Ｑｌ
は高レベルとなり、よってスイッチ５，６は共にオフと
なって掃引は停止する。
レーム同期検出回動１４が動作して所定期間Ｔ３経過後
にフレーム同期検出信号が出力される。この時刻ｔ８に
おいて、フリップフロップ１７かリセットされ出力Ｑｌ
は高レベルとなり、よってスイッチ５，６は共にオフと
なって掃引は停止する。
発振器１８もリセットされるので以後外乱印加°信号の
発生もなく、ＰＬＬ回路は正しいロック動作を維持する
のである。
発生もなく、ＰＬＬ回路は正しいロック動作を維持する
のである。
カウンタ】９もこの時リセットされてその内容は零とな
る。この場合には３回の掃引時にＰＬＬ回路がロックし
たので、カウンタ】９の所定値に達することがな（よっ
て引込不能信号は出力されなかったことになる。仮に、
ディスク等の伺等かの異常により正しい再生信号が得ら
れない場合や、ディスクの回転数が何等かの理由により
正規の値から大幅に変化しており、そのために電圧−１
Ｖｎにより定まる掃引範囲内に正しいスペクトル成分に
相当するｋがないような場合には、プレーヤは何等かの
復帰動作や異常表示を行う必要がある。この場合に、カ
ウンタ１９の所定値を正常な場合ならば出力Ｑ３が高レ
ベルとならない範囲で設定しておけば、かかる異常状態
に引込不能信号を出方させることができ好都合となる。
る。この場合には３回の掃引時にＰＬＬ回路がロックし
たので、カウンタ】９の所定値に達することがな（よっ
て引込不能信号は出力されなかったことになる。仮に、
ディスク等の伺等かの異常により正しい再生信号が得ら
れない場合や、ディスクの回転数が何等かの理由により
正規の値から大幅に変化しており、そのために電圧−１
Ｖｎにより定まる掃引範囲内に正しいスペクトル成分に
相当するｋがないような場合には、プレーヤは何等かの
復帰動作や異常表示を行う必要がある。この場合に、カ
ウンタ１９の所定値を正常な場合ならば出力Ｑ３が高レ
ベルとならない範囲で設定しておけば、かかる異常状態
に引込不能信号を出方させることができ好都合となる。
尚、時間幅Ｔ、は、レベル澹と４の間を１回掃引するに
要する時間幅と、ＰＬＬがロックしてからフレーム同期
検出信号が得られるまでの時間幅Ｔ３との和よりも大き
い値とすれば、−が澹と４との間どこにあっても確実に
動作する。
要する時間幅と、ＰＬＬがロックしてからフレーム同期
検出信号が得られるまでの時間幅Ｔ３との和よりも大き
い値とすれば、−が澹と４との間どこにあっても確実に
動作する。
次に、掃引速度を決定する抵抗Ｒ３，Ｒ４の値につき述
べる。
べる。
まず抵抗Ｒ３は、スイッチ５と６のどちらがとスイッチ
］６とがともにオンとなれば、たとえそれ以前にＰＬＬ
がミスロックしていても必ずロックから離脱できる値と
する。この値は位相比較器３の最大出力電圧（ｖｃｍａ
ｚ ”ｄ ）と抵抗Ｒ１と、電圧ｔおよびｖｈとから
容易に求めることができる。なおＶ、１は一定直流電圧
であり、位相差出方電圧Ｖ、は劇を中心として変化する
。すなわち位相差ゼロのときはｖｃ ”” ”ｄとなり
、位相差がプラスのときはたとえばＶ、 ＞ Ｖ、１と
なるように変化する。いま位相比較器３の感度をＰ（ボ
ルト／ラジアン）２位相比較範囲を士π（ラジアン）と
すると最大出力電圧（Ｖｃｍｔｉｚ Ｖｄ ）は±π
×Ｐとなる。オペアンプｏｐ、の正相入力の電位はＶｄ
であるから反転入力の電位もイマジナルショートによっ
てｖｄである。よって位相差ゼロのときＲ１を流れる電
流もゼロ′であり、最大位相差のときＲ１を流れる電流
は±（π×Ｐ／Ｒ１）となる。いまスイッチ５および６
がオンの場合を考えると、オペアンプｏｐ、の反転入力
電位は劇であるから、〜側から反転入力に向がって（Ｖ
、 Ｖ、（） ／ Ｒ３の電流が流れ込む。ＰＬＬが
ロック（ミスロック）を維持するためにはＶＣＯの制御
人力Ｖ／は当然一定である必要がある。よってロックを
維持するためにはコンデンサＣを流れる電流すなわちオ
ペアンプｏｐ１の反転入力と出方とを結ぶ枝を流れる電
流がゼロでなければならない。よってｖｇから反転入力
に流れ込む電流が反転入力がら位相比較器に流れ得る最
大電流よりも太きはれば、その差は反転入力と出力との
間の枝を流れＶｆを変化させるのでＰＬＬはロックを維
持することができない。よって （ｖ、−ｖｄ）／Ｒ３＞πｘｐ／Ｒ。
］６とがともにオンとなれば、たとえそれ以前にＰＬＬ
がミスロックしていても必ずロックから離脱できる値と
する。この値は位相比較器３の最大出力電圧（ｖｃｍａ
ｚ ”ｄ ）と抵抗Ｒ１と、電圧ｔおよびｖｈとから
容易に求めることができる。なおＶ、１は一定直流電圧
であり、位相差出方電圧Ｖ、は劇を中心として変化する
。すなわち位相差ゼロのときはｖｃ ”” ”ｄとなり
、位相差がプラスのときはたとえばＶ、 ＞ Ｖ、１と
なるように変化する。いま位相比較器３の感度をＰ（ボ
ルト／ラジアン）２位相比較範囲を士π（ラジアン）と
すると最大出力電圧（Ｖｃｍｔｉｚ Ｖｄ ）は±π
×Ｐとなる。オペアンプｏｐ、の正相入力の電位はＶｄ
であるから反転入力の電位もイマジナルショートによっ
てｖｄである。よって位相差ゼロのときＲ１を流れる電
流もゼロ′であり、最大位相差のときＲ１を流れる電流
は±（π×Ｐ／Ｒ１）となる。いまスイッチ５および６
がオンの場合を考えると、オペアンプｏｐ、の反転入力
電位は劇であるから、〜側から反転入力に向がって（Ｖ
、 Ｖ、（） ／ Ｒ３の電流が流れ込む。ＰＬＬが
ロック（ミスロック）を維持するためにはＶＣＯの制御
人力Ｖ／は当然一定である必要がある。よってロックを
維持するためにはコンデンサＣを流れる電流すなわちオ
ペアンプｏｐ１の反転入力と出方とを結ぶ枝を流れる電
流がゼロでなければならない。よってｖｇから反転入力
に流れ込む電流が反転入力がら位相比較器に流れ得る最
大電流よりも太きはれば、その差は反転入力と出力との
間の枝を流れＶｆを変化させるのでＰＬＬはロックを維
持することができない。よって （ｖ、−ｖｄ）／Ｒ３＞πｘｐ／Ｒ。
すなわち
Ｒ３＜Ｒｔ ×（Ｖｙ Ｖｄ）／（ｙｒ×ｐ）とな
るようにＲ３を設定することによってたとえＰＬＬがミ
スロックしていても必ずミスロックから離脱させること
ができる。すなわち、いいかえれば、ＰＬＬがロックを
維持できない程の外乱となるように掃引速度を犬とする
ことによってＰＬＬをミスロックから離脱させることが
できる。なおスイッチ６および１６がオンの場合でも全
く同様に考えることができる。
るようにＲ３を設定することによってたとえＰＬＬがミ
スロックしていても必ずミスロックから離脱させること
ができる。すなわち、いいかえれば、ＰＬＬがロックを
維持できない程の外乱となるように掃引速度を犬とする
ことによってＰＬＬをミスロックから離脱させることが
できる。なおスイッチ６および１６がオンの場合でも全
く同様に考えることができる。
次に抵抗Ｒ４の値について説明する。Ｒ４の値はスイッ
チ１６がオフでスイッチ５と６のどちらかがオンの場合
に８３＋Ｒ４の値によってＰＬＬが確実にロンに設定す
る。Ｒ３の値の説明であきらがなように、この場合でも
Ｖ、もしくはｖｈと反転入力との間にはロックした後も
Ｒ３＋Ｒ４により決まる一定電流が流れ、それを打ち消
すためにエツジ信号と再生クロックとの間には定常位相
誤差が残る。よってロックした後の定常位相誤差がデー
タ復調にさしつかえな（・程度に小さくなるようにＲ４
の値を太き（しておいても良いし、またはロックが確認
された後は掃引信号を高レベルとしてスイッチ５，６の
両者をオフにして掃引を止め、定常位相誤差を零にする
ようにしても良い。
チ１６がオフでスイッチ５と６のどちらかがオンの場合
に８３＋Ｒ４の値によってＰＬＬが確実にロンに設定す
る。Ｒ３の値の説明であきらがなように、この場合でも
Ｖ、もしくはｖｈと反転入力との間にはロックした後も
Ｒ３＋Ｒ４により決まる一定電流が流れ、それを打ち消
すためにエツジ信号と再生クロックとの間には定常位相
誤差が残る。よってロックした後の定常位相誤差がデー
タ復調にさしつかえな（・程度に小さくなるようにＲ４
の値を太き（しておいても良いし、またはロックが確認
された後は掃引信号を高レベルとしてスイッチ５，６の
両者をオフにして掃引を止め、定常位相誤差を零にする
ようにしても良い。
上記実施例は外乱印加信号によってＰＬＬの掃引速度を
通常の掃引よりも大にしてミスロックを離脱させるもの
であるが、本発明はこれに限られるものではなり、要は
ＰＬＬのどこかにミスロックを離脱させ得る外乱を加わ
えられるようにすればよいことは明きらかであろう。
通常の掃引よりも大にしてミスロックを離脱させるもの
であるが、本発明はこれに限られるものではなり、要は
ＰＬＬのどこかにミスロックを離脱させ得る外乱を加わ
えられるようにすればよいことは明きらかであろう。
また本例においてはシンク検出信号が得られた後は通常
の掃引をもオフとしているが、前述のごとく定常位相誤
差が許容できれば外乱の印加のみをオフとし通常の掃引
はオンのままであってもさ−しつかえない。
の掃引をもオフとしているが、前述のごとく定常位相誤
差が許容できれば外乱の印加のみをオフとし通常の掃引
はオンのままであってもさ−しつかえない。
また本例においては異常状態の検出を外乱印加信号の回
数をカウントすることによりおこなっているが、そのか
わりにｔ、から所定の時間以内にシンク検出信号が得ら
れない場合に引き込み不能信号を出力するようにしても
よいことはいうまでもない。
数をカウントすることによりおこなっているが、そのか
わりにｔ、から所定の時間以内にシンク検出信号が得ら
れない場合に引き込み不能信号を出力するようにしても
よいことはいうまでもない。
また本例はＰＣＭディジタルオーディオディスクの再生
機への適用例であるが、本発明はこれに限られるもので
はなく、これまでの説明であきらかなように入力信号が
真のスペクトル以外にスプリアスを有する場合ならば効
果を有する。
機への適用例であるが、本発明はこれに限られるもので
はなく、これまでの説明であきらかなように入力信号が
真のスペクトル以外にスプリアスを有する場合ならば効
果を有する。
以上のようにこの発明によれば掃引開始後所定の時間内
にフレーム同期信号が検出されない場合にＰＬＬに外乱
を印加し再び掃引する、という動作を（つかえずように
構成したので、入力信号がスプリアスを有していてもＰ
ＬＬを真のスペクトルに確実にロックさせることができ
る。
にフレーム同期信号が検出されない場合にＰＬＬに外乱
を印加し再び掃引する、という動作を（つかえずように
構成したので、入力信号がスプリアスを有していてもＰ
ＬＬを真のスペクトルに確実にロックさせることができ
る。
第１図は従来のＰＬＬ回路引込用掃引回路の例を示す図
、第２図は第１図の回路の動作を説明する図、第３図は
ディジタル変調信号の１例の図、第４図乃至第６図は本
発明の実施例を示す回路図、第７図は第４図乃至第６図
の回路の動作を説明する図である。 主要部分の符号の説明 １０・・・・・・ＰＬＬ回路 １４・・・・・・７ｔ
、ｗム周期検出回路１５・・・・・・制御回路 ２０
・・・・・・掃引回路出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦 幕／図 Ｌ２凹 尾３図 毛ｉ図 尾５０ 纂４図 ／７ 築７図 手続ン…正書（自発） 昭和５８年６月 ６日 特許庁長官 殿 １、事件の表示 昭和５７年特許願第１０９３３８号 ２、発明の名称 ＰＬＬ回路の引込制御装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都目黒区目黒１丁目４番１号名 称
（５０１） パイオニア株式会社４、代理人 〒
１０４ 住 所 東京都中央区銀座３丁目１０番９号共同ビ
ル（銀座３丁目）電話 ５４３−７３６９氏名 （７９
１１）弁理士藤村元彦 ５、補正命令の日付 自 発 ６、補正の対象 明細書の「発明の詳細な説明」の欄 ７、補正の内容 （１） 明細書第１４頁１０行の「Ｒ３」を「Ｒ４」と
訂正する。 （２） 同じく第８頁１７行の「１ｏ」及び「１１」を
夫々「１１」及び「１２」とｉＪ正覆る。 （３） 同じ第８頁１８行の「１２」及び「２１」を夫
々「１３」及び「２２」と訂正覆る。 （４） 同じく第８頁１９行の［２２Ｊを「２３Ｊと訂
正する。 −以下余白□−□□−−−一一一一一一一＝二／″′
、第２図は第１図の回路の動作を説明する図、第３図は
ディジタル変調信号の１例の図、第４図乃至第６図は本
発明の実施例を示す回路図、第７図は第４図乃至第６図
の回路の動作を説明する図である。 主要部分の符号の説明 １０・・・・・・ＰＬＬ回路 １４・・・・・・７ｔ
、ｗム周期検出回路１５・・・・・・制御回路 ２０
・・・・・・掃引回路出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦 幕／図 Ｌ２凹 尾３図 毛ｉ図 尾５０ 纂４図 ／７ 築７図 手続ン…正書（自発） 昭和５８年６月 ６日 特許庁長官 殿 １、事件の表示 昭和５７年特許願第１０９３３８号 ２、発明の名称 ＰＬＬ回路の引込制御装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都目黒区目黒１丁目４番１号名 称
（５０１） パイオニア株式会社４、代理人 〒
１０４ 住 所 東京都中央区銀座３丁目１０番９号共同ビ
ル（銀座３丁目）電話 ５４３−７３６９氏名 （７９
１１）弁理士藤村元彦 ５、補正命令の日付 自 発 ６、補正の対象 明細書の「発明の詳細な説明」の欄 ７、補正の内容 （１） 明細書第１４頁１０行の「Ｒ３」を「Ｒ４」と
訂正する。 （２） 同じく第８頁１７行の「１ｏ」及び「１１」を
夫々「１１」及び「１２」とｉＪ正覆る。 （３） 同じ第８頁１８行の「１２」及び「２１」を夫
々「１３」及び「２２」と訂正覆る。 （４） 同じく第８頁１９行の［２２Ｊを「２３Ｊと訂
正する。 −以下余白□−□□−−−一一一一一一一＝二／″′
Claims (3)
- （１） ロックすべき真の周波数成分の他にスプリア
ス成分をも含む信号を入力とするＰＬＬ回路の引込制御
装置であって、ＰＬＬ回路内の電圧制御発振器の制御入
力へ加えるべき発振周波数掃引用の三角波を発生する掃
引手段と、ＰＬＬ回路が前記真の周波数成分に対してロ
ックしたことを検出して検出信号を発生するロック検出
手段と、前記掃引手段による掃引開始時から所定時間内
に前記検出信号が発生されない場合にＰＬＬ回路に外乱
を加える外乱印加手段とを含み、前記検出信号の発生に
応答して前記外乱の印加を停止するようにしたことを特
徴とする引込制御装置。 - （２）前記外乱印加手段は前記掃引手段の掃引速度を犬
に切換えるよう構成されていることを特徴とする特許請
求の範囲第１項記載の引込制御装置。 - （３）前記ＰＬＬ回路の入力信号は、セルフクロッキン
グ可能な変調方式により変調されかつ所定フレーム同期
信号を含むディジタル信号であり、前記ロック検出信号
は前記フレーム同期信号が検出された場合に前記検出信
号を発生するフレーム同期検出回路であることを特徴と
する特許請求の範囲第１項又は第２項記載の引込制御装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109338A JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Ｐｌｌ回路の引込制御装置 |
| KR1019830002797A KR860002215B1 (ko) | 1982-06-25 | 1983-06-21 | Pll 회로의 인입 제어장치 |
| US06/744,649 US4617527A (en) | 1982-06-25 | 1985-06-13 | PU lock acquisition with scan restart upon false lock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109338A JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Ｐｌｌ回路の引込制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59227A true JPS59227A (ja) | 1984-01-05 |
| JPH0434851B2 JPH0434851B2 (ja) | 1992-06-09 |
Family
ID=14507689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109338A Granted JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Ｐｌｌ回路の引込制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4617527A (ja) |
| JP (1) | JPS59227A (ja) |
| KR (1) | KR860002215B1 (ja) |
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| JPS63306708A (ja) * | 1987-06-09 | 1988-12-14 | Sony Corp | Ａｆｃ回路 |
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Family Cites Families (4)
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-
1982
- 1982-06-25 JP JP57109338A patent/JPS59227A/ja active Granted
-
1983
- 1983-06-21 KR KR1019830002797A patent/KR860002215B1/ko not_active IP Right Cessation
-
1985
- 1985-06-13 US US06/744,649 patent/US4617527A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4617527A (en) | 1986-10-14 |
| JPH0434851B2 (ja) | 1992-06-09 |
| KR840005291A (ko) | 1984-11-05 |
| KR860002215B1 (ko) | 1986-12-31 |
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