JPS59227A - Pll回路の引込制御装置 - Google Patents
Pll回路の引込制御装置Info
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- JPS59227A JPS59227A JP57109338A JP10933882A JPS59227A JP S59227 A JPS59227 A JP S59227A JP 57109338 A JP57109338 A JP 57109338A JP 10933882 A JP10933882 A JP 10933882A JP S59227 A JPS59227 A JP S59227A
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- circuit
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- 238000010408 sweeping Methods 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 claims description 19
- 230000010355 oscillation Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 238000001228 spectrum Methods 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/12—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a scanning signal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はPLL (フェイズロックドルー12回路の引
込制御装置に関し、特にセルフクロッキング可能な変調
方式により変調されたディジタル信号から再生クロック
を抽出するために用いて好適なPLL回路の引込制御装
置に関する。
込制御装置に関し、特にセルフクロッキング可能な変調
方式により変調されたディジタル信号から再生クロック
を抽出するために用いて好適なPLL回路の引込制御装
置に関する。
PLL回路の引込みを行うためにVCO(電圧制御型発
振器)の発振周波数を変化させて引込動作が行われるが
、そのためにVCO制御入力端に例えば三角波掃引電圧
を印加して、VCOの発振周波数を上限から下限の間を
掃引せしめる方法が一般に採られている。
振器)の発振周波数を変化させて引込動作が行われるが
、そのためにVCO制御入力端に例えば三角波掃引電圧
を印加して、VCOの発振周波数を上限から下限の間を
掃引せしめる方法が一般に採られている。
かかるPLI、回路引込用掃引装置の1例が、本願出願
人による特開昭56−69334号公報(特願昭54−
146213号)に開示されている。第1図が当該装装
置の回路図であり、10はPLL回路を示し、VCO2
の出力信号OUTと入力信号INとの周波数及び位相差
を検出してこの差に応じた信号を出力する位相比較器3
が設けられ、この差信号が、差動アンプop、、抵抗R
,、R2及びコンデンサC1よりなるループフィルタ4
の差動入力の逆相端子へ印加されて〜゛る。当該ループ
フィルタ4の出力(A)はVCO2の制御入力端子へ印
加されてVCOの発振周波数がこの制御電圧レベルに応
じて可変されるものである。
人による特開昭56−69334号公報(特願昭54−
146213号)に開示されている。第1図が当該装装
置の回路図であり、10はPLL回路を示し、VCO2
の出力信号OUTと入力信号INとの周波数及び位相差
を検出してこの差に応じた信号を出力する位相比較器3
が設けられ、この差信号が、差動アンプop、、抵抗R
,、R2及びコンデンサC1よりなるループフィルタ4
の差動入力の逆相端子へ印加されて〜゛る。当該ループ
フィルタ4の出力(A)はVCO2の制御入力端子へ印
加されてVCOの発振周波数がこの制御電圧レベルに応
じて可変されるものである。
20は本発明による引込用掃引装置を示すもので、異な
るレベルを有する直流電圧V、及び尭がそれぞれ選択用
スイッチ5及び6を介して更には抵抗R3を介してルー
プフィルタ4の差動入力の逆相端子へ選択的に印加され
る。これら選択スイッチ5及び6を制御するために、3
人力NORゲートG1及びG2よりなるR−Sフリップ
フロップ7が設けられており、ゲートG1の出力(E)
によりスイッチ5が制御され、他のゲートG2の出力(
F)によりスイッチ6が制御される。
るレベルを有する直流電圧V、及び尭がそれぞれ選択用
スイッチ5及び6を介して更には抵抗R3を介してルー
プフィルタ4の差動入力の逆相端子へ選択的に印加され
る。これら選択スイッチ5及び6を制御するために、3
人力NORゲートG1及びG2よりなるR−Sフリップ
フロップ7が設けられており、ゲートG1の出力(E)
によりスイッチ5が制御され、他のゲートG2の出力(
F)によりスイッチ6が制御される。
更にループフィルタ4の出力(A)すなわちVCO2の
制御入力端子の電圧レベルの上限及び下限を定めるため
にレベル比較器8及び9が設けられている。一方の比較
器8の逆相入力にはこの上限レベルを定める基準電圧淘
が印加され、他方の比較器9の正相人力には下限レベル
を定めろ基準電圧4が印加されており、両比較器8及び
9の正相及び逆相入力にはループフィルタ4の出力(A
)が印加されている。そして両比較器8及び9の出力(
D)及び(C)はそれぞれフリップフロップ7のゲート
G2及びGlの1入力となってセント、リセント人力と
して用いられている。
制御入力端子の電圧レベルの上限及び下限を定めるため
にレベル比較器8及び9が設けられている。一方の比較
器8の逆相入力にはこの上限レベルを定める基準電圧淘
が印加され、他方の比較器9の正相人力には下限レベル
を定めろ基準電圧4が印加されており、両比較器8及び
9の正相及び逆相入力にはループフィルタ4の出力(A
)が印加されている。そして両比較器8及び9の出力(
D)及び(C)はそれぞれフリップフロップ7のゲート
G2及びGlの1入力となってセント、リセント人力と
して用いられている。
入力信号INとVCO2の出力信号OUTとの位相ロッ
ク状態を検出してロックしたときに例えば高レベルの出
力(B)を発生するロック検出器11が設けられており
、この出力(B)がフリップフロップ7のゲートG1及
びG2の抽入力となってクリヤ信号となる。
ク状態を検出してロックしたときに例えば高レベルの出
力(B)を発生するロック検出器11が設けられており
、この出力(B)がフリップフロップ7のゲートG1及
びG2の抽入力となってクリヤ信号となる。
ここで、VCO2の制御電圧(A)のレベルが高い程そ
の発振出力周波数も高(なり、スイッチ5及び6はそれ
ぞれ制御入力(E)及び(F)が高レベルのときにオン
して低レベルのときにオフする如き電子スイッチである
とする。そして直流電圧冷とVAとの関係はV、 )
Vd> V7.となるように選定されているもノトスる
。尚、vdはループフィルタ4の差動入力の正相端子に
印加された電圧レベルであり、位相比較器30位相差信
号(差動入力の逆相端子への印加信号でもある)の振幅
の中心値を示すものである。
の発振出力周波数も高(なり、スイッチ5及び6はそれ
ぞれ制御入力(E)及び(F)が高レベルのときにオン
して低レベルのときにオフする如き電子スイッチである
とする。そして直流電圧冷とVAとの関係はV、 )
Vd> V7.となるように選定されているもノトスる
。尚、vdはループフィルタ4の差動入力の正相端子に
印加された電圧レベルであり、位相比較器30位相差信
号(差動入力の逆相端子への印加信号でもある)の振幅
の中心値を示すものである。
第1図の回路動作を第2図の各熱波形を参照しつつ説明
する。尚、両図において同一符号は同等部分の波形を示
すものであり(G) l (H)はそれぞれスイッチ5
,6のオンオフ状態を示して℃・る。時刻t1まではフ
リップフロップ7の出力(E)が低レベル。
する。尚、両図において同一符号は同等部分の波形を示
すものであり(G) l (H)はそれぞれスイッチ5
,6のオンオフ状態を示して℃・る。時刻t1まではフ
リップフロップ7の出力(E)が低レベル。
(F)が高レベルとなっており、スイッチ5はオフ。
スイッチ6はオンであるからループフィルタ4の逆相入
力には直流電圧■dよりも低いVAが印加されており、
当該フィルタ4は差動人力(”d−Vh)を積分する積
分器として動作する。よって出力(A)は上昇しVCO
2の発振周波数もそれに応じて増大して行く。
力には直流電圧■dよりも低いVAが印加されており、
当該フィルタ4は差動人力(”d−Vh)を積分する積
分器として動作する。よって出力(A)は上昇しVCO
2の発振周波数もそれに応じて増大して行く。
時刻t1にて積分出力(A)の電圧ぽ比較器8の基準電
圧−に達するのでその比較出力(D)が高レベルに遷移
する0よってフリッププロップ7の出力は反転して、ス
イッチ5がオン、スイッチ6がオフとなる。従って、ル
ープフィルタ4の差動入力は(vd−V、 )となるが
、Vd> V、であるために積分出力(A)は下降を始
め、よってVCO2の発振周波数も低下して行(。この
時、出力(A)は電圧−よりも低下するので比較器8の
出力は瞬時に低レベルへ復帰するが、フリップフロップ
7への影響はない。
圧−に達するのでその比較出力(D)が高レベルに遷移
する0よってフリッププロップ7の出力は反転して、ス
イッチ5がオン、スイッチ6がオフとなる。従って、ル
ープフィルタ4の差動入力は(vd−V、 )となるが
、Vd> V、であるために積分出力(A)は下降を始
め、よってVCO2の発振周波数も低下して行(。この
時、出力(A)は電圧−よりも低下するので比較器8の
出力は瞬時に低レベルへ復帰するが、フリップフロップ
7への影響はない。
従って、出力(A)は下降を続け、時刻t2において基
準電圧4に達し比較器9の出力(C)が高レベルになり
、フリップフロップ7は反転する。その結果スイッチ5
がオフ、スイッチ6がオンとなり、再びフィルタ出力(
A)は上昇を行う。この場合も、比較器9の出力(C)
は高レベルから瞬時に低レベルへ復帰するがフリップフ
ロップ7への影響はないことは前述のとおりである。そ
して時刻t3において、入力信号INとVCO出カ信号
OUTとの位相が一致すればロック検出器11の出方(
B)が高レベルとなるから、フリップフロフプ7の出力
(E) 、 CF)は共に低レベルとなり、スイッチ5
及び6は共にオフとなる。よって以後はPLL回路とし
て正常動作をなしてロック状態を維持する。
準電圧4に達し比較器9の出力(C)が高レベルになり
、フリップフロップ7は反転する。その結果スイッチ5
がオフ、スイッチ6がオンとなり、再びフィルタ出力(
A)は上昇を行う。この場合も、比較器9の出力(C)
は高レベルから瞬時に低レベルへ復帰するがフリップフ
ロップ7への影響はないことは前述のとおりである。そ
して時刻t3において、入力信号INとVCO出カ信号
OUTとの位相が一致すればロック検出器11の出方(
B)が高レベルとなるから、フリップフロフプ7の出力
(E) 、 CF)は共に低レベルとなり、スイッチ5
及び6は共にオフとなる。よって以後はPLL回路とし
て正常動作をなしてロック状態を維持する。
かがる第1図のPLL引込用掃引装置では、入力信号が
掃引周波数の範囲内にロックすべき真の周波数成分の輝
線スペクトラムのみを有してそれ以外に別の輝線スペク
トラムである℃・ゎゆるスプリアス成分を有さないか、
たとえ有していてもそのエネルギが真のスペクトラムに
対し十分小なる場合には良好な動作をなす。しがし、入
力信号が真のスペクトラムの他にエネルギレベルの高い
スプリアスを有している場合には、掃引中にそのスプリ
アス成分に引込まれてしまう場合があり(これを以下ミ
スロックという)、そうなるとスプリアスのエネルギが
低(なるまでは真のスペクトレムにロックすることが不
可能となる。
掃引周波数の範囲内にロックすべき真の周波数成分の輝
線スペクトラムのみを有してそれ以外に別の輝線スペク
トラムである℃・ゎゆるスプリアス成分を有さないか、
たとえ有していてもそのエネルギが真のスペクトラムに
対し十分小なる場合には良好な動作をなす。しがし、入
力信号が真のスペクトラムの他にエネルギレベルの高い
スプリアスを有している場合には、掃引中にそのスプリ
アス成分に引込まれてしまう場合があり(これを以下ミ
スロックという)、そうなるとスプリアスのエネルギが
低(なるまでは真のスペクトレムにロックすることが不
可能となる。
このミスロックを生じる可能性のある入力信号の例とし
て、音楽信号等をPCM (パルス符号変調]化してこ
れを更にEFM (Eight to Fourtee
nModulation )処理して記録した記録ディ
スクがらの再生信号がある。かかるディジタル信号は第
3図に示す如きフォーマントをもってディスクに記録さ
れている。すなわち1フレームは例えば588チヤンネ
ルビツトからなり、データ信号はEFM方式で8ビツト
毎に所定の変換表(図示せず)に従って14チヤンネル
ピントに変換され、3チヤンネルヒツトの調整ピットが
付加されてivチャンネルビットを一単位として、1の
ときは論理Hレベルから論理Lレベルへの反転又はその
逆の反転があり、0のときは反転がないように、すなわ
ちNRZ IO形で記録される。
て、音楽信号等をPCM (パルス符号変調]化してこ
れを更にEFM (Eight to Fourtee
nModulation )処理して記録した記録ディ
スクがらの再生信号がある。かかるディジタル信号は第
3図に示す如きフォーマントをもってディスクに記録さ
れている。すなわち1フレームは例えば588チヤンネ
ルビツトからなり、データ信号はEFM方式で8ビツト
毎に所定の変換表(図示せず)に従って14チヤンネル
ピントに変換され、3チヤンネルヒツトの調整ピットが
付加されてivチャンネルビットを一単位として、1の
ときは論理Hレベルから論理Lレベルへの反転又はその
逆の反転があり、0のときは反転がないように、すなわ
ちNRZ IO形で記録される。
各フレームの冒頭には、第1チヤンネルビツトが1.第
2乃至第10チヤンネルビツトが0.第1チヤンネルビ
ツトが1.第12乃至第21チヤンネルビツトがO2第
22チヤンネルビツトが1となるようにフレーム同期信
号が記録されている。このフレーム同期信号を基準とし
て588チヤンネルピントの所定位置に制御信号が配さ
れる。そして全体を通じて、工と1との間には2個以上
10個以下のOが配されるように信号処理がなされる。
2乃至第10チヤンネルビツトが0.第1チヤンネルビ
ツトが1.第12乃至第21チヤンネルビツトがO2第
22チヤンネルビツトが1となるようにフレーム同期信
号が記録されている。このフレーム同期信号を基準とし
て588チヤンネルピントの所定位置に制御信号が配さ
れる。そして全体を通じて、工と1との間には2個以上
10個以下のOが配されるように信号処理がなされる。
すなわち最小反転間隔は3T(Tは1チヤンネルビツト
の期間)、最大反転期間はIITとされる。さらにフレ
ーム同期信号以外の部分においては、最大反転間隔が2
回連続しておきないようになされている。尚フレーム同
期信号がLからHへの正の反転から始まるか、HからL
への負の反転から始まるかは、その直前の信号の状態に
よって定まり、一定していない。
の期間)、最大反転期間はIITとされる。さらにフレ
ーム同期信号以外の部分においては、最大反転間隔が2
回連続しておきないようになされている。尚フレーム同
期信号がLからHへの正の反転から始まるか、HからL
への負の反転から始まるかは、その直前の信号の状態に
よって定まり、一定していない。
また所謂曲間や、ディスク最内外周のリードイン、リー
ドアウト部分等楽音データがゼロレベル(無音)に相当
する固定パターンとなる個所においては、EFMによる
被変調信号は例えば7T 、 3T 。
ドアウト部分等楽音データがゼロレベル(無音)に相当
する固定パターンとなる個所においては、EFMによる
被変調信号は例えば7T 、 3T 。
7T毎に反転し、17Tを一周期とする(り返し波形を
多(含む時系列信号となる。この被変調信号を微分し全
波整流することによって得られる信号は、クロック周波
数の輝線スペクトラム以外に、クロック周波数の17分
の1の周波数の整数倍の周波数にエネルギーレベルのが
なり高い所謂スプリアスを有する。この場合のチャンネ
ルビットレートは4.3218 MHzであり、その1
/17の周波数は約254 KH2である。よって、無
音部の場合PLLK入力される信号は4.3218 M
Hzの輝線スペクトラム以外に4.3218 MHz±
n X 254 KH2(nは整数)のエネルギレベル
のかなり高いスプリアスを有する。
多(含む時系列信号となる。この被変調信号を微分し全
波整流することによって得られる信号は、クロック周波
数の輝線スペクトラム以外に、クロック周波数の17分
の1の周波数の整数倍の周波数にエネルギーレベルのが
なり高い所謂スプリアスを有する。この場合のチャンネ
ルビットレートは4.3218 MHzであり、その1
/17の周波数は約254 KH2である。よって、無
音部の場合PLLK入力される信号は4.3218 M
Hzの輝線スペクトラム以外に4.3218 MHz±
n X 254 KH2(nは整数)のエネルギレベル
のかなり高いスプリアスを有する。
PLL回路が引込動作中に、このスプリアスにミスロッ
クした場合にはそのままではそのスプリアスがなくなる
までの真のスペクトラムにロックすることができない。
クした場合にはそのままではそのスプリアスがなくなる
までの真のスペクトラムにロックすることができない。
つまり、無音部でない信号が(るまでは、PLL回路は
真のスペクトラムにロックすることができず、正しいデ
ータの復調は不可能である。
真のスペクトラムにロックすることができず、正しいデ
ータの復調は不可能である。
本発明の目的は、このミスロック状態を離脱して真にロ
ックすべき周波数スペクトラム成分にロックさせるよう
にしたPLL回路の引込制御装置を提供することである
。
ックすべき周波数スペクトラム成分にロックさせるよう
にしたPLL回路の引込制御装置を提供することである
。
本発明によるPLL回路の引込制御装置は、掃引開始後
所定期間内に真のスペクトラム成分にロックしたことが
検出されない場合に、PLL回路に外乱を与えて再び掃
引を開始させるようにし、入力信号がスプリアスを含有
していてもPLL回路q引込みを正確になし得るように
したことを特徴としている。
所定期間内に真のスペクトラム成分にロックしたことが
検出されない場合に、PLL回路に外乱を与えて再び掃
引を開始させるようにし、入力信号がスプリアスを含有
していてもPLL回路q引込みを正確になし得るように
したことを特徴としている。
以下に本発明につき図面に基づき説明する。
第4図はいわゆるディジタルオーディオディスクプレー
ヤに適用した場合の実施例のブロック図であり、図示せ
ぬピックアップからの再生信号はエツジ検出回路12に
、入力される。この回路12では、再生信号を微分しか
つ全波整流して位相情報を有するエツジを導出するもの
で、このエツジ信号からクロック信号を抽出すべ(PL
L回路10が設けられている。この再生クロック信号を
用いてピックアップによる再生信号を復調する復調回路
13が設けられており、この復調信号はフレーム同期検
出回路14へ入力されてフレーム同期信号の検出がなさ
れる。フレーム同期信号が検出されたときに当該検出回
路14は検出信号を発生するよう構成され御回Ii!8
15へ入力される。制御回路15は、スタート信号を受
けて漕力信号を発生すると共に一定条件下で外乱印加信
号を発生し、これら掃引信号及び外乱印加信号はPLL
回路lO内の掃引回路20(第5図参照)へ入力される
。
ヤに適用した場合の実施例のブロック図であり、図示せ
ぬピックアップからの再生信号はエツジ検出回路12に
、入力される。この回路12では、再生信号を微分しか
つ全波整流して位相情報を有するエツジを導出するもの
で、このエツジ信号からクロック信号を抽出すべ(PL
L回路10が設けられている。この再生クロック信号を
用いてピックアップによる再生信号を復調する復調回路
13が設けられており、この復調信号はフレーム同期検
出回路14へ入力されてフレーム同期信号の検出がなさ
れる。フレーム同期信号が検出されたときに当該検出回
路14は検出信号を発生するよう構成され御回Ii!8
15へ入力される。制御回路15は、スタート信号を受
けて漕力信号を発生すると共に一定条件下で外乱印加信
号を発生し、これら掃引信号及び外乱印加信号はPLL
回路lO内の掃引回路20(第5図参照)へ入力される
。
第5図ばPLL回路10及びその掃引回路20の例を示
す図であり、第1図と同等部分は同一符号により示され
ており、その説明は省略する。第1図と異なる部分につ
いて述べれば、抵抗R3とスイッチ5及び6との間に抵
抗R4を直列に挿入してこの抵抗R4の両端をスイッチ
16により短絡できるようにし、このスイッチ16を制
御回路15からの外乱印加信号によりオンオフ可能とし
ている。また、ゲー) G、 、 G2の1人力をロッ
ク検出器11からの検出信号ではなく、制御回路15が
らの掃引信号としている。尚、外乱印加信号が高レベル
のときスイッチ16はオンとなるものとする。
す図であり、第1図と同等部分は同一符号により示され
ており、その説明は省略する。第1図と異なる部分につ
いて述べれば、抵抗R3とスイッチ5及び6との間に抵
抗R4を直列に挿入してこの抵抗R4の両端をスイッチ
16により短絡できるようにし、このスイッチ16を制
御回路15からの外乱印加信号によりオンオフ可能とし
ている。また、ゲー) G、 、 G2の1人力をロッ
ク検出器11からの検出信号ではなく、制御回路15が
らの掃引信号としている。尚、外乱印加信号が高レベル
のときスイッチ16はオンとなるものとする。
第6図は制御回路15の一例を示すブロック図であり、
PLT、引込動作の開始指令をなすスタート信号をセッ
ト入力(S)とし、フレーム同期検出回路14からの検
出信号をリセット入力(R)とするフリップ−フロップ
17が設けられており、その出力Q1はセット状態で低
レベルにあるものとする。この信号Q1によりリセット
可能な発振器18が設けられ、この信号Q1が高レベル
の間はリセットされてその出力Q2は低レベルであり、
信号Q1が低レベルの間は発振動作を行って、その出力
Q2は時間幅T1の間低レベル、時間幅T2の間高レベ
ルとなる繰返し信号を発生する。この発振信号Q2が外
乱印加信号となり掃引回路20のスィッチ160制御信
号となると共に、カウンタ19のクロック人力(c/c
)ともなっている。
PLT、引込動作の開始指令をなすスタート信号をセッ
ト入力(S)とし、フレーム同期検出回路14からの検
出信号をリセット入力(R)とするフリップ−フロップ
17が設けられており、その出力Q1はセット状態で低
レベルにあるものとする。この信号Q1によりリセット
可能な発振器18が設けられ、この信号Q1が高レベル
の間はリセットされてその出力Q2は低レベルであり、
信号Q1が低レベルの間は発振動作を行って、その出力
Q2は時間幅T1の間低レベル、時間幅T2の間高レベ
ルとなる繰返し信号を発生する。この発振信号Q2が外
乱印加信号となり掃引回路20のスィッチ160制御信
号となると共に、カウンタ19のクロック人力(c/c
)ともなっている。
このカウンタ19のカウント内容が所定値に達すると、
その出力Q3は高レベルとなって引込不能信号を発生す
る。尚、PLL掃引回路20への掃引信号はフリップフ
ロップ17の出力Q1が用いられる。
その出力Q3は高レベルとなって引込不能信号を発生す
る。尚、PLL掃引回路20への掃引信号はフリップフ
ロップ17の出力Q1が用いられる。
第4図乃至第6図の回路の動作を第7図のタイミングチ
ャートを用いて説明する。時刻t1において外部よりス
タート信号が到来すると、フリップフロップ17がセッ
トされその出力Q1である掃引信号が高レベルから低レ
ベルに遷移する。よって、ゲートG1.G2からなるフ
リップフロップ7が活性化され、スイッチ5.6のいず
れか1つがオンとなる。一方、発振器18は時刻t1に
おいて発振を開始し、時刻t、から期間T1を経過した
時刻t2までは低レベル、時刻t2からt3の期間T2
は高レベルの出力Q2である外乱印加信号を発生する。
ャートを用いて説明する。時刻t1において外部よりス
タート信号が到来すると、フリップフロップ17がセッ
トされその出力Q1である掃引信号が高レベルから低レ
ベルに遷移する。よって、ゲートG1.G2からなるフ
リップフロップ7が活性化され、スイッチ5.6のいず
れか1つがオンとなる。一方、発振器18は時刻t1に
おいて発振を開始し、時刻t、から期間T1を経過した
時刻t2までは低レベル、時刻t2からt3の期間T2
は高レベルの出力Q2である外乱印加信号を発生する。
時刻t1からt2の間は、外乱印加信号は低レベルであ
るから、スイッチ16はオフとなっており、よって、抵
抗R3とR3の直列回路がループフィルタ4の時定数に
寄与することになる。よって、この時定数により定まる
適切な速度の掃引を行うことは第1.2図において述べ
た如(である。掃引開始後の期間T1内にフレーム同期
検出信号が到来しないとフリップフロップ17はリセッ
トされずセット状態のままであるから、発振器]8は時
刻t2において高レベルの出力Q2を発生する。よって
、時刻t2からt3の期間T2は、外乱印加信号が高レ
ベルとなってスイッチ】6がオンとなり、抵抗R4はシ
ョートされる。従って、抵抗R3の値により定まる犬な
る速度の掃引が行われることになり、すなわちPLL回
路に外乱が印加されたことになる。
るから、スイッチ16はオフとなっており、よって、抵
抗R3とR3の直列回路がループフィルタ4の時定数に
寄与することになる。よって、この時定数により定まる
適切な速度の掃引を行うことは第1.2図において述べ
た如(である。掃引開始後の期間T1内にフレーム同期
検出信号が到来しないとフリップフロップ17はリセッ
トされずセット状態のままであるから、発振器]8は時
刻t2において高レベルの出力Q2を発生する。よって
、時刻t2からt3の期間T2は、外乱印加信号が高レ
ベルとなってスイッチ】6がオンとなり、抵抗R4はシ
ョートされる。従って、抵抗R3の値により定まる犬な
る速度の掃引が行われることになり、すなわちPLL回
路に外乱が印加されたことになる。
カウンタ19は、時刻t2においてその内容がOから1
になるように動作する。時刻t3において外乱印加信号
は低レベルとなるから、PLL回路は再び抵抗R3とR
4とにより定まる適切な掃引速度をもって掃引を開始す
る。時刻t4において、VCOの制御電圧vfが)とな
る如きスプリアス成分にPLL回路がミスロックしたと
する。この場合は正しい再生クロックが得られていない
ことになるから、フレーム同期信号は検出されておらず
、よってフレーム同期検出信号は低レベルのままである
。時刻t3から期間T1経過後の時刻t5において、再
び外乱印加信号が高レベルとなり、前述のようにPLL
回路はミスロック状態から離脱する。尚、期間T2はP
LL回路がミスロックを離脱し得るに十分な時間に選定
されるものとする。カウンタ19の内容は1から2へ変
化する。
になるように動作する。時刻t3において外乱印加信号
は低レベルとなるから、PLL回路は再び抵抗R3とR
4とにより定まる適切な掃引速度をもって掃引を開始す
る。時刻t4において、VCOの制御電圧vfが)とな
る如きスプリアス成分にPLL回路がミスロックしたと
する。この場合は正しい再生クロックが得られていない
ことになるから、フレーム同期信号は検出されておらず
、よってフレーム同期検出信号は低レベルのままである
。時刻t3から期間T1経過後の時刻t5において、再
び外乱印加信号が高レベルとなり、前述のようにPLL
回路はミスロック状態から離脱する。尚、期間T2はP
LL回路がミスロックを離脱し得るに十分な時間に選定
されるものとする。カウンタ19の内容は1から2へ変
化する。
時刻t6において外乱印加信号が低レベルになると、P
LL回路は再び適切な速度の掃引を開始する。
LL回路は再び適切な速度の掃引を開始する。
時刻t7でPLL回路は、VCO制御電圧vfが鬼とな
るような正しいスペクトラム成分にロックしたとする。
るような正しいスペクトラム成分にロックしたとする。
この場合には正しい再生クロック信号が得られるからフ
レーム同期検出回動14が動作して所定期間T3経過後
にフレーム同期検出信号が出力される。この時刻t8に
おいて、フリップフロップ17かリセットされ出力Ql
は高レベルとなり、よってスイッチ5,6は共にオフと
なって掃引は停止する。
レーム同期検出回動14が動作して所定期間T3経過後
にフレーム同期検出信号が出力される。この時刻t8に
おいて、フリップフロップ17かリセットされ出力Ql
は高レベルとなり、よってスイッチ5,6は共にオフと
なって掃引は停止する。
発振器18もリセットされるので以後外乱印加°信号の
発生もなく、PLL回路は正しいロック動作を維持する
のである。
発生もなく、PLL回路は正しいロック動作を維持する
のである。
カウンタ】9もこの時リセットされてその内容は零とな
る。この場合には3回の掃引時にPLL回路がロックし
たので、カウンタ】9の所定値に達することがな(よっ
て引込不能信号は出力されなかったことになる。仮に、
ディスク等の伺等かの異常により正しい再生信号が得ら
れない場合や、ディスクの回転数が何等かの理由により
正規の値から大幅に変化しており、そのために電圧−1
Vnにより定まる掃引範囲内に正しいスペクトル成分に
相当するkがないような場合には、プレーヤは何等かの
復帰動作や異常表示を行う必要がある。この場合に、カ
ウンタ19の所定値を正常な場合ならば出力Q3が高レ
ベルとならない範囲で設定しておけば、かかる異常状態
に引込不能信号を出方させることができ好都合となる。
る。この場合には3回の掃引時にPLL回路がロックし
たので、カウンタ】9の所定値に達することがな(よっ
て引込不能信号は出力されなかったことになる。仮に、
ディスク等の伺等かの異常により正しい再生信号が得ら
れない場合や、ディスクの回転数が何等かの理由により
正規の値から大幅に変化しており、そのために電圧−1
Vnにより定まる掃引範囲内に正しいスペクトル成分に
相当するkがないような場合には、プレーヤは何等かの
復帰動作や異常表示を行う必要がある。この場合に、カ
ウンタ19の所定値を正常な場合ならば出力Q3が高レ
ベルとならない範囲で設定しておけば、かかる異常状態
に引込不能信号を出方させることができ好都合となる。
尚、時間幅T、は、レベル澹と4の間を1回掃引するに
要する時間幅と、PLLがロックしてからフレーム同期
検出信号が得られるまでの時間幅T3との和よりも大き
い値とすれば、−が澹と4との間どこにあっても確実に
動作する。
要する時間幅と、PLLがロックしてからフレーム同期
検出信号が得られるまでの時間幅T3との和よりも大き
い値とすれば、−が澹と4との間どこにあっても確実に
動作する。
次に、掃引速度を決定する抵抗R3,R4の値につき述
べる。
べる。
まず抵抗R3は、スイッチ5と6のどちらがとスイッチ
]6とがともにオンとなれば、たとえそれ以前にPLL
がミスロックしていても必ずロックから離脱できる値と
する。この値は位相比較器3の最大出力電圧(vcma
z ”d )と抵抗R1と、電圧tおよびvhとから
容易に求めることができる。なおV、1は一定直流電圧
であり、位相差出方電圧V、は劇を中心として変化する
。すなわち位相差ゼロのときはvc ”” ”dとなり
、位相差がプラスのときはたとえばV、 > V、1と
なるように変化する。いま位相比較器3の感度をP(ボ
ルト/ラジアン)2位相比較範囲を士π(ラジアン)と
すると最大出力電圧(Vcmtiz Vd )は±π
×Pとなる。オペアンプop、の正相入力の電位はVd
であるから反転入力の電位もイマジナルショートによっ
てvdである。よって位相差ゼロのときR1を流れる電
流もゼロ′であり、最大位相差のときR1を流れる電流
は±(π×P/R1)となる。いまスイッチ5および6
がオンの場合を考えると、オペアンプop、の反転入力
電位は劇であるから、〜側から反転入力に向がって(V
、 V、() / R3の電流が流れ込む。PLLが
ロック(ミスロック)を維持するためにはVCOの制御
人力V/は当然一定である必要がある。よってロックを
維持するためにはコンデンサCを流れる電流すなわちオ
ペアンプop1の反転入力と出方とを結ぶ枝を流れる電
流がゼロでなければならない。よってvgから反転入力
に流れ込む電流が反転入力がら位相比較器に流れ得る最
大電流よりも太きはれば、その差は反転入力と出力との
間の枝を流れVfを変化させるのでPLLはロックを維
持することができない。よって (v、−vd)/R3>πxp/R。
]6とがともにオンとなれば、たとえそれ以前にPLL
がミスロックしていても必ずロックから離脱できる値と
する。この値は位相比較器3の最大出力電圧(vcma
z ”d )と抵抗R1と、電圧tおよびvhとから
容易に求めることができる。なおV、1は一定直流電圧
であり、位相差出方電圧V、は劇を中心として変化する
。すなわち位相差ゼロのときはvc ”” ”dとなり
、位相差がプラスのときはたとえばV、 > V、1と
なるように変化する。いま位相比較器3の感度をP(ボ
ルト/ラジアン)2位相比較範囲を士π(ラジアン)と
すると最大出力電圧(Vcmtiz Vd )は±π
×Pとなる。オペアンプop、の正相入力の電位はVd
であるから反転入力の電位もイマジナルショートによっ
てvdである。よって位相差ゼロのときR1を流れる電
流もゼロ′であり、最大位相差のときR1を流れる電流
は±(π×P/R1)となる。いまスイッチ5および6
がオンの場合を考えると、オペアンプop、の反転入力
電位は劇であるから、〜側から反転入力に向がって(V
、 V、() / R3の電流が流れ込む。PLLが
ロック(ミスロック)を維持するためにはVCOの制御
人力V/は当然一定である必要がある。よってロックを
維持するためにはコンデンサCを流れる電流すなわちオ
ペアンプop1の反転入力と出方とを結ぶ枝を流れる電
流がゼロでなければならない。よってvgから反転入力
に流れ込む電流が反転入力がら位相比較器に流れ得る最
大電流よりも太きはれば、その差は反転入力と出力との
間の枝を流れVfを変化させるのでPLLはロックを維
持することができない。よって (v、−vd)/R3>πxp/R。
すなわち
R3<Rt ×(Vy Vd)/(yr×p)とな
るようにR3を設定することによってたとえPLLがミ
スロックしていても必ずミスロックから離脱させること
ができる。すなわち、いいかえれば、PLLがロックを
維持できない程の外乱となるように掃引速度を犬とする
ことによってPLLをミスロックから離脱させることが
できる。なおスイッチ6および16がオンの場合でも全
く同様に考えることができる。
るようにR3を設定することによってたとえPLLがミ
スロックしていても必ずミスロックから離脱させること
ができる。すなわち、いいかえれば、PLLがロックを
維持できない程の外乱となるように掃引速度を犬とする
ことによってPLLをミスロックから離脱させることが
できる。なおスイッチ6および16がオンの場合でも全
く同様に考えることができる。
次に抵抗R4の値について説明する。R4の値はスイッ
チ16がオフでスイッチ5と6のどちらかがオンの場合
に83+R4の値によってPLLが確実にロンに設定す
る。R3の値の説明であきらがなように、この場合でも
V、もしくはvhと反転入力との間にはロックした後も
R3+R4により決まる一定電流が流れ、それを打ち消
すためにエツジ信号と再生クロックとの間には定常位相
誤差が残る。よってロックした後の定常位相誤差がデー
タ復調にさしつかえな(・程度に小さくなるようにR4
の値を太き(しておいても良いし、またはロックが確認
された後は掃引信号を高レベルとしてスイッチ5,6の
両者をオフにして掃引を止め、定常位相誤差を零にする
ようにしても良い。
チ16がオフでスイッチ5と6のどちらかがオンの場合
に83+R4の値によってPLLが確実にロンに設定す
る。R3の値の説明であきらがなように、この場合でも
V、もしくはvhと反転入力との間にはロックした後も
R3+R4により決まる一定電流が流れ、それを打ち消
すためにエツジ信号と再生クロックとの間には定常位相
誤差が残る。よってロックした後の定常位相誤差がデー
タ復調にさしつかえな(・程度に小さくなるようにR4
の値を太き(しておいても良いし、またはロックが確認
された後は掃引信号を高レベルとしてスイッチ5,6の
両者をオフにして掃引を止め、定常位相誤差を零にする
ようにしても良い。
上記実施例は外乱印加信号によってPLLの掃引速度を
通常の掃引よりも大にしてミスロックを離脱させるもの
であるが、本発明はこれに限られるものではなり、要は
PLLのどこかにミスロックを離脱させ得る外乱を加わ
えられるようにすればよいことは明きらかであろう。
通常の掃引よりも大にしてミスロックを離脱させるもの
であるが、本発明はこれに限られるものではなり、要は
PLLのどこかにミスロックを離脱させ得る外乱を加わ
えられるようにすればよいことは明きらかであろう。
また本例においてはシンク検出信号が得られた後は通常
の掃引をもオフとしているが、前述のごとく定常位相誤
差が許容できれば外乱の印加のみをオフとし通常の掃引
はオンのままであってもさ−しつかえない。
の掃引をもオフとしているが、前述のごとく定常位相誤
差が許容できれば外乱の印加のみをオフとし通常の掃引
はオンのままであってもさ−しつかえない。
また本例においては異常状態の検出を外乱印加信号の回
数をカウントすることによりおこなっているが、そのか
わりにt、から所定の時間以内にシンク検出信号が得ら
れない場合に引き込み不能信号を出力するようにしても
よいことはいうまでもない。
数をカウントすることによりおこなっているが、そのか
わりにt、から所定の時間以内にシンク検出信号が得ら
れない場合に引き込み不能信号を出力するようにしても
よいことはいうまでもない。
また本例はPCMディジタルオーディオディスクの再生
機への適用例であるが、本発明はこれに限られるもので
はなく、これまでの説明であきらかなように入力信号が
真のスペクトル以外にスプリアスを有する場合ならば効
果を有する。
機への適用例であるが、本発明はこれに限られるもので
はなく、これまでの説明であきらかなように入力信号が
真のスペクトル以外にスプリアスを有する場合ならば効
果を有する。
以上のようにこの発明によれば掃引開始後所定の時間内
にフレーム同期信号が検出されない場合にPLLに外乱
を印加し再び掃引する、という動作を(つかえずように
構成したので、入力信号がスプリアスを有していてもP
LLを真のスペクトルに確実にロックさせることができ
る。
にフレーム同期信号が検出されない場合にPLLに外乱
を印加し再び掃引する、という動作を(つかえずように
構成したので、入力信号がスプリアスを有していてもP
LLを真のスペクトルに確実にロックさせることができ
る。
第1図は従来のPLL回路引込用掃引回路の例を示す図
、第2図は第1図の回路の動作を説明する図、第3図は
ディジタル変調信号の1例の図、第4図乃至第6図は本
発明の実施例を示す回路図、第7図は第4図乃至第6図
の回路の動作を説明する図である。 主要部分の符号の説明 10・・・・・・PLL回路 14・・・・・・7t
、wム周期検出回路15・・・・・・制御回路 20
・・・・・・掃引回路出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦 幕/図 L2凹 尾3図 毛i図 尾50 纂4図 /7 築7図 手続ン…正書(自発) 昭和58年6月 6日 特許庁長官 殿 1、事件の表示 昭和57年特許願第109338号 2、発明の名称 PLL回路の引込制御装置 3、補正をする者 事件との関係 特許出願人 住 所 東京都目黒区目黒1丁目4番1号名 称
(501) パイオニア株式会社4、代理人 〒
104 住 所 東京都中央区銀座3丁目10番9号共同ビ
ル(銀座3丁目)電話 543−7369氏名 (79
11)弁理士藤村元彦 5、補正命令の日付 自 発 6、補正の対象 明細書の「発明の詳細な説明」の欄 7、補正の内容 (1) 明細書第14頁10行の「R3」を「R4」と
訂正する。 (2) 同じく第8頁17行の「1o」及び「11」を
夫々「11」及び「12」とiJ正覆る。 (3) 同じ第8頁18行の「12」及び「21」を夫
々「13」及び「22」と訂正覆る。 (4) 同じく第8頁19行の[22Jを「23Jと訂
正する。 −以下余白□−□□−−−一一一一一一一=二/″′
、第2図は第1図の回路の動作を説明する図、第3図は
ディジタル変調信号の1例の図、第4図乃至第6図は本
発明の実施例を示す回路図、第7図は第4図乃至第6図
の回路の動作を説明する図である。 主要部分の符号の説明 10・・・・・・PLL回路 14・・・・・・7t
、wム周期検出回路15・・・・・・制御回路 20
・・・・・・掃引回路出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦 幕/図 L2凹 尾3図 毛i図 尾50 纂4図 /7 築7図 手続ン…正書(自発) 昭和58年6月 6日 特許庁長官 殿 1、事件の表示 昭和57年特許願第109338号 2、発明の名称 PLL回路の引込制御装置 3、補正をする者 事件との関係 特許出願人 住 所 東京都目黒区目黒1丁目4番1号名 称
(501) パイオニア株式会社4、代理人 〒
104 住 所 東京都中央区銀座3丁目10番9号共同ビ
ル(銀座3丁目)電話 543−7369氏名 (79
11)弁理士藤村元彦 5、補正命令の日付 自 発 6、補正の対象 明細書の「発明の詳細な説明」の欄 7、補正の内容 (1) 明細書第14頁10行の「R3」を「R4」と
訂正する。 (2) 同じく第8頁17行の「1o」及び「11」を
夫々「11」及び「12」とiJ正覆る。 (3) 同じ第8頁18行の「12」及び「21」を夫
々「13」及び「22」と訂正覆る。 (4) 同じく第8頁19行の[22Jを「23Jと訂
正する。 −以下余白□−□□−−−一一一一一一一=二/″′
Claims (3)
- (1) ロックすべき真の周波数成分の他にスプリア
ス成分をも含む信号を入力とするPLL回路の引込制御
装置であって、PLL回路内の電圧制御発振器の制御入
力へ加えるべき発振周波数掃引用の三角波を発生する掃
引手段と、PLL回路が前記真の周波数成分に対してロ
ックしたことを検出して検出信号を発生するロック検出
手段と、前記掃引手段による掃引開始時から所定時間内
に前記検出信号が発生されない場合にPLL回路に外乱
を加える外乱印加手段とを含み、前記検出信号の発生に
応答して前記外乱の印加を停止するようにしたことを特
徴とする引込制御装置。 - (2)前記外乱印加手段は前記掃引手段の掃引速度を犬
に切換えるよう構成されていることを特徴とする特許請
求の範囲第1項記載の引込制御装置。 - (3)前記PLL回路の入力信号は、セルフクロッキン
グ可能な変調方式により変調されかつ所定フレーム同期
信号を含むディジタル信号であり、前記ロック検出信号
は前記フレーム同期信号が検出された場合に前記検出信
号を発生するフレーム同期検出回路であることを特徴と
する特許請求の範囲第1項又は第2項記載の引込制御装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57109338A JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Pll回路の引込制御装置 |
KR1019830002797A KR860002215B1 (ko) | 1982-06-25 | 1983-06-21 | Pll 회로의 인입 제어장치 |
US06/744,649 US4617527A (en) | 1982-06-25 | 1985-06-13 | PU lock acquisition with scan restart upon false lock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57109338A JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Pll回路の引込制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59227A true JPS59227A (ja) | 1984-01-05 |
JPH0434851B2 JPH0434851B2 (ja) | 1992-06-09 |
Family
ID=14507689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57109338A Granted JPS59227A (ja) | 1982-06-25 | 1982-06-25 | Pll回路の引込制御装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4617527A (ja) |
JP (1) | JPS59227A (ja) |
KR (1) | KR860002215B1 (ja) |
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JPS63173928U (ja) * | 1987-04-30 | 1988-11-11 | ||
JPS63306708A (ja) * | 1987-06-09 | 1988-12-14 | Sony Corp | Afc回路 |
JPS6422113A (en) * | 1987-07-17 | 1989-01-25 | Sony Corp | Pll circuit |
Families Citing this family (5)
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JP2568110B2 (ja) * | 1988-07-15 | 1996-12-25 | パイオニア株式会社 | フェーズロックドループ回路 |
US5049838A (en) * | 1989-09-19 | 1991-09-17 | The Boeing Company | Minimum intrusion search oscillator for use in feedback loops |
US5220293A (en) * | 1991-12-19 | 1993-06-15 | Sun Microsystems, Inc. | High reliability phase-locked loop |
US5210509A (en) * | 1992-05-29 | 1993-05-11 | Unisys Corporation | Dual loop phase locked circuit with sweep generator and compensation for drift |
DE10064476A1 (de) * | 2000-12-22 | 2002-07-11 | Atmel Germany Gmbh | Verfahren zur Abstimmung einer PLL-Schaltung |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US4000476A (en) * | 1974-12-19 | 1976-12-28 | Digital Communications Corporation | Phase locked loop with circuit for preventing sidelock |
US4077016A (en) * | 1977-02-22 | 1978-02-28 | Ncr Corporation | Apparatus and method for inhibiting false locking of a phase-locked loop |
US4423390A (en) * | 1981-01-09 | 1983-12-27 | Harris Corporation | Side lock avoidance network for PSK demodulator |
US4443769A (en) * | 1981-04-27 | 1984-04-17 | Rca Corporation | Frequency search system for a phase locked loop |
-
1982
- 1982-06-25 JP JP57109338A patent/JPS59227A/ja active Granted
-
1983
- 1983-06-21 KR KR1019830002797A patent/KR860002215B1/ko not_active IP Right Cessation
-
1985
- 1985-06-13 US US06/744,649 patent/US4617527A/en not_active Expired - Lifetime
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Also Published As
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---|---|
US4617527A (en) | 1986-10-14 |
JPH0434851B2 (ja) | 1992-06-09 |
KR840005291A (ko) | 1984-11-05 |
KR860002215B1 (ko) | 1986-12-31 |
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