JPH0433374A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
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- JPH0433374A JPH0433374A JP13855490A JP13855490A JPH0433374A JP H0433374 A JPH0433374 A JP H0433374A JP 13855490 A JP13855490 A JP 13855490A JP 13855490 A JP13855490 A JP 13855490A JP H0433374 A JPH0433374 A JP H0433374A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
ゲートの構成を改善した電界効果半導体装置に関し、
隣接するゲート電極を平面で見てフォト・リソグラフィ
技術の限界を越えて近接させることを可能にし、しかも
、電気的には充分に絶縁分離することができるようにす
ることを目的とし、相対向するソース領域とドレイン領
域間に在るチャネル領域上に形成され且つそれぞれが絶
縁分離され独立している複数のゲート電極を備えてなる
よう構成する。
技術の限界を越えて近接させることを可能にし、しかも
、電気的には充分に絶縁分離することができるようにす
ることを目的とし、相対向するソース領域とドレイン領
域間に在るチャネル領域上に形成され且つそれぞれが絶
縁分離され独立している複数のゲート電極を備えてなる
よう構成する。
本発明は、ゲートの構成を改善した電界効果半導体装置
に関する。
に関する。
近年、集積回路は益々大規模化しつつあり、従って、そ
れを構成するトランジスタのレイアウトも高集積化しな
ければならない。
れを構成するトランジスタのレイアウトも高集積化しな
ければならない。
一般に、標準的なMOS(metal oxide
Sem1conductor) トランジスタを用
いて例えば論理回路を構成した半導体装置に於いては、
−層の多結晶シリコン膜でゲートを構成している。
Sem1conductor) トランジスタを用
いて例えば論理回路を構成した半導体装置に於いては、
−層の多結晶シリコン膜でゲートを構成している。
第13図はNOR回路を構成している半導体装置の要部
平面説明図を表している。
平面説明図を表している。
図に於いて、QPはpチャネル・トランジスタ部分、D
Fpはpチャネル・トランジスタ部分に於ける不純物拡
散領域、Gp、並びにC2□は多結晶シリコンからなる
ゲート電極、W、Tは電極コンタクト窓、QNはnチャ
ネル・トランジスタ部分、DF、1はnチャネル・トラ
ンジスタ部分に於ける不純物拡散領域、G、、1並びに
G。2は多結晶シリコンからなるゲート電極、A1並び
に81は入力端子、C1は出力端子、■o0は正側電源
レベル、VSSは負側電源レベルをそれぞれ示している
。
Fpはpチャネル・トランジスタ部分に於ける不純物拡
散領域、Gp、並びにC2□は多結晶シリコンからなる
ゲート電極、W、Tは電極コンタクト窓、QNはnチャ
ネル・トランジスタ部分、DF、1はnチャネル・トラ
ンジスタ部分に於ける不純物拡散領域、G、、1並びに
G。2は多結晶シリコンからなるゲート電極、A1並び
に81は入力端子、C1は出力端子、■o0は正側電源
レベル、VSSは負側電源レベルをそれぞれ示している
。
第14図は第13図に見られる半導体装置の等価回路図
を表し、第13図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
を表し、第13図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
図示の半導体装置では、ゲート電極G pI並びにGv
z、或いは、ゲート電極Gnl並びにG、、□のそれぞ
れは、同一の多結晶シリコン膜をバターニングすること
で形成しである。
z、或いは、ゲート電極Gnl並びにG、、□のそれぞ
れは、同一の多結晶シリコン膜をバターニングすること
で形成しである。
第13図及び第14図について説明した従来の半導体装
置に於いては、同じ不純物拡散領域の上に在って、しか
も、異電位となる可能性があるゲート電極、例えば、ゲ
ート電極Gfil並びにC7□が同一の多結晶シリコン
膜で形成されることから、現用のフォト・リソグラフィ
技術でバターニング可能な距離、及び、電気的に分離が
可能な距離だけ隔てて形成する必要がある。
置に於いては、同じ不純物拡散領域の上に在って、しか
も、異電位となる可能性があるゲート電極、例えば、ゲ
ート電極Gfil並びにC7□が同一の多結晶シリコン
膜で形成されることから、現用のフォト・リソグラフィ
技術でバターニング可能な距離、及び、電気的に分離が
可能な距離だけ隔てて形成する必要がある。
然しなから、現在、それ等ゲート電極の間隔は、現用の
フォト・リソグラフィ技術でバターニング可能な限界に
達していて、これ以上に近接させることは難しく、従っ
て、半導体装置の集積度向上も余り期待できない。
フォト・リソグラフィ技術でバターニング可能な限界に
達していて、これ以上に近接させることは難しく、従っ
て、半導体装置の集積度向上も余り期待できない。
本発明は、隣接するゲート電極を平面で見てフォト・リ
ソグラフィ技術の限界を越えて近接させることを可能に
し、しかも、電気的には充分に絶縁分離することができ
るようにする。
ソグラフィ技術の限界を越えて近接させることを可能に
し、しかも、電気的には充分に絶縁分離することができ
るようにする。
第1図は本発明の詳細な説明する為の電界効果半導体装
置の要部平面説明図、また、第2図は第1図に見られる
半導体装置の要部切断側面図をそれぞれ表している。
置の要部平面説明図、また、第2図は第1図に見られる
半導体装置の要部切断側面図をそれぞれ表している。
図に於いて、1は半導体基板、2はゲート絶縁膜、3は
第一層目の2]電膜からなるゲート電極、4はゲート絶
縁膜、5は第二層目の導電膜からなるゲート電極、6は
ソース領域、7はドレイン頭載、8は層間絶縁膜、8A
は電極コンタクト窓、A2及びB2は入力端子をそれぞ
れ示している。
第一層目の2]電膜からなるゲート電極、4はゲート絶
縁膜、5は第二層目の導電膜からなるゲート電極、6は
ソース領域、7はドレイン頭載、8は層間絶縁膜、8A
は電極コンタクト窓、A2及びB2は入力端子をそれぞ
れ示している。
図から明らかなように、本発明に依る電界効果半導体装
置にあっては、ソース領域6及びドレイン領域7間のチ
ャネル領域上に複数層のそれぞれ絶縁分離された導電膜
からなる複数の例えばゲート電極3並びにゲート電極5
を設けた構成になっていて、ゲート電極間距離は殆ど零
、或いは、それ以下になっている。
置にあっては、ソース領域6及びドレイン領域7間のチ
ャネル領域上に複数層のそれぞれ絶縁分離された導電膜
からなる複数の例えばゲート電極3並びにゲート電極5
を設けた構成になっていて、ゲート電極間距離は殆ど零
、或いは、それ以下になっている。
この半導体装置がゲート回路として動作させた場合に於
シする真理値表は次の通りである。
シする真理値表は次の通りである。
前記ゲート電極3及び5は層が異なり、絶縁膜4で電気
的に絶縁されていることから、動作上は全く問題がない
。
的に絶縁されていることから、動作上は全く問題がない
。
前記したところから、本発明に依る電界効果半導体装置
に於いては、 (1)相対向するソース領域(例えばソース領域6)と
ドレイン領域(例えばドレイン領域7)の間に在るチャ
ネル領域上に形成され且つそれぞれが絶縁分離され独立
している複数のゲート電極(例えばゲート電極3及び5
など)を備えてなるか、 或いは、 (2)前記複数のゲート電極のうち少なくとも一つが所
定層の導電膜(例えば多結晶シリコン膜)からなり且つ
残りは該所定層の導電膜とは絶縁分離された他の層の導
電膜(例えば多結晶シリコン膜)からなるものであるか
、 或いは、 (3)前記複数のゲート電極がそれぞれ絶縁分離されて
いる異なる層の導電膜からなるものであること を特徴としている。
に於いては、 (1)相対向するソース領域(例えばソース領域6)と
ドレイン領域(例えばドレイン領域7)の間に在るチャ
ネル領域上に形成され且つそれぞれが絶縁分離され独立
している複数のゲート電極(例えばゲート電極3及び5
など)を備えてなるか、 或いは、 (2)前記複数のゲート電極のうち少なくとも一つが所
定層の導電膜(例えば多結晶シリコン膜)からなり且つ
残りは該所定層の導電膜とは絶縁分離された他の層の導
電膜(例えば多結晶シリコン膜)からなるものであるか
、 或いは、 (3)前記複数のゲート電極がそれぞれ絶縁分離されて
いる異なる層の導電膜からなるものであること を特徴としている。
前記手段を採ることに依り、例えば、複数のトランジス
タを直列に接続して多入力のゲート回路を構成するよう
な場合、各トランジスタのゲート間の間隔は、現用リソ
グラフィ技術の限界を越えて、殆ど零か、或いは、それ
以下にすることができ、従って、全体の占有面積は縮小
され、集積度を向上させることが可能である。
タを直列に接続して多入力のゲート回路を構成するよう
な場合、各トランジスタのゲート間の間隔は、現用リソ
グラフィ技術の限界を越えて、殆ど零か、或いは、それ
以下にすることができ、従って、全体の占有面積は縮小
され、集積度を向上させることが可能である。
(実施例〕
第3図は本発明一実施例を説明する為の要部平面説明図
を表し、第13図及び第14図に於いて用いた記号と同
記号は同部分を表すか或いは同し意味を持つものとする
。尚、図示例も二人力のNOR回路として動作する電界
効果半導体装置である。
を表し、第13図及び第14図に於いて用いた記号と同
記号は同部分を表すか或いは同し意味を持つものとする
。尚、図示例も二人力のNOR回路として動作する電界
効果半導体装置である。
本実施例が第13図及び第14図について説明した二人
力のNOR回路である電界効果半導体装置と相違する点
は、Pチャネル・トランジスタ部分QPに於ける多結晶
シリコンで構成されたゲート電極G、3(第13図に於
けるゲート電極G、1に相当)及び同じくゲート電極G
p、(第13図に於けるゲート電極Gp2に相当)が第
1図及び第2図について説明した電界効果半導体装置と
同様に層を異にする導電膜、即ち、第一層目の多結晶シ
リコン膜と第二層目の多結晶シリコン膜でそれぞれ別個
に形成され、それ等ゲート電極Gp3及び094間には
ゲート電極Gp4用のゲート絶縁膜が介在して電気的に
絶縁分離していることである。
力のNOR回路である電界効果半導体装置と相違する点
は、Pチャネル・トランジスタ部分QPに於ける多結晶
シリコンで構成されたゲート電極G、3(第13図に於
けるゲート電極G、1に相当)及び同じくゲート電極G
p、(第13図に於けるゲート電極Gp2に相当)が第
1図及び第2図について説明した電界効果半導体装置と
同様に層を異にする導電膜、即ち、第一層目の多結晶シ
リコン膜と第二層目の多結晶シリコン膜でそれぞれ別個
に形成され、それ等ゲート電極Gp3及び094間には
ゲート電極Gp4用のゲート絶縁膜が介在して電気的に
絶縁分離していることである。
従って、平面で見たゲート電極Gp3及び094間には
間隔が全く存在せず、むしろ、オーバラップしているの
で、該間隔は負の状態になっている。
間隔が全く存在せず、むしろ、オーバラップしているの
で、該間隔は負の状態になっている。
このようなことから、本発明の場合、直列に接続される
電界効果トランジスタの数が多くなればなるほど、平面
で見た占有面積の低減率は大きくなる。
電界効果トランジスタの数が多くなればなるほど、平面
で見た占有面積の低減率は大きくなる。
第4図は五個の電界効果トランジスタを直列に接続した
電界効果半導体装置、即ち、三人力のゲート回路として
動作する電界効果半導体装置を説明する為の要部平面説
明図を表し、第1図乃至第3図、第13図及び第14図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
電界効果半導体装置、即ち、三人力のゲート回路として
動作する電界効果半導体装置を説明する為の要部平面説
明図を表し、第1図乃至第3図、第13図及び第14図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
図に於いて、DFはトランジスタ部分に於ける不純物拡
散領域、G、、、G、□、G、、は第一層目の多結晶シ
リコン膜で形成されたゲート電極、G2G2□は第二層
目の多結晶シリコン膜で形成されたゲート電極、A2+
、A2□+ B I l + B I 2 + B
l 3は入力端子をそれぞれ示している。
散領域、G、、、G、□、G、、は第一層目の多結晶シ
リコン膜で形成されたゲート電極、G2G2□は第二層
目の多結晶シリコン膜で形成されたゲート電極、A2+
、A2□+ B I l + B I 2 + B
l 3は入力端子をそれぞれ示している。
この実施例に於いては、第一層目のゲート電極G、、、
G、□、G13はそれぞれ間隔を於いて形成され、それ
等の間隔に対向するように第二層目のゲート電Fj G
z 1. G z□を形成しである。
G、□、G13はそれぞれ間隔を於いて形成され、それ
等の間隔に対向するように第二層目のゲート電Fj G
z 1. G z□を形成しである。
第5図は三個の電界効果トランジスタを直列に接続した
電界効果半導体装置、即ち、三人力のゲート回路として
動作する電界効果半導体装置を説明する為の要部平面説
明図を、また、第6図は第5図に見られる電界効果半導
体装置の要部切断側面図を表し、第1図乃至第4図、第
13図及び第14図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
電界効果半導体装置、即ち、三人力のゲート回路として
動作する電界効果半導体装置を説明する為の要部平面説
明図を、また、第6図は第5図に見られる電界効果半導
体装置の要部切断側面図を表し、第1図乃至第4図、第
13図及び第14図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
図に於いて、CI4は第一層目の多結晶シリコン膜で形
成されたゲート電極、GZ3は第二層目の多結晶シリコ
ン膜で形成されたゲート電極、031は第三層目の多結
晶シリコン膜で形成されたゲート電極、21はシリコン
半導体基板、22.は第一のゲート絶縁膜、22□は第
二のゲート絶縁膜、22:lは第三のゲート絶縁膜、2
6はソース領域、27はドレイン領域をそれぞれ示して
いる。
成されたゲート電極、GZ3は第二層目の多結晶シリコ
ン膜で形成されたゲート電極、031は第三層目の多結
晶シリコン膜で形成されたゲート電極、21はシリコン
半導体基板、22.は第一のゲート絶縁膜、22□は第
二のゲート絶縁膜、22:lは第三のゲート絶縁膜、2
6はソース領域、27はドレイン領域をそれぞれ示して
いる。
この実施例に於いては、三個のゲート電極G14゜C,
、、C3,がそれぞれ別個の層の多結晶シリコン膜で構
成され、多層になっている点が他の実施例と相違してい
る。
、、C3,がそれぞれ別個の層の多結晶シリコン膜で構
成され、多層になっている点が他の実施例と相違してい
る。
第7図乃至第11図は第1図及び第2図について説明し
たような二層のゲート電極を有する実施例を製造する場
合について説明する為の工程要所に於ける電界効果半導
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ解説する。
たような二層のゲート電極を有する実施例を製造する場
合について説明する為の工程要所に於ける電界効果半導
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ解説する。
第7図参照
適当な技法、例えば、窒化シリコン(Si3N4)膜を
耐酸化性マスクとする選択的熱酸化(local o
xidation of si l 1con:L
OCO3)法を適用することに依り、p型シリコン半導
体基板21に二酸化シリコン(SiO□)からなるフィ
ールド絶縁膜(図示せず)を形成してから、前記耐酸化
性マスクを除去し、活性領域を表出させる。
耐酸化性マスクとする選択的熱酸化(local o
xidation of si l 1con:L
OCO3)法を適用することに依り、p型シリコン半導
体基板21に二酸化シリコン(SiO□)からなるフィ
ールド絶縁膜(図示せず)を形成してから、前記耐酸化
性マスクを除去し、活性領域を表出させる。
熱酸化法を適用することに依り、厚さ例えば400〔入
〕のSiO□からなる第一のゲート絶縁膜22を形成す
る。
〕のSiO□からなる第一のゲート絶縁膜22を形成す
る。
化学気相堆積(chemical vap。
ur deposit、ion:CVD)法を適用す
ることに依り、厚さ例えば4000 (人〕の第一層目
の多結晶シリコン膜23を形成する。
ることに依り、厚さ例えば4000 (人〕の第一層目
の多結晶シリコン膜23を形成する。
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエツチング・ガスをCCz4±02とする反応性イ
オン・エツチング(reactive ion e
tching:RIE)法を適用することに依って、多
結晶シリコン膜23のパターニングを行って第一のゲー
ト電極23Gを形成する。
及びエツチング・ガスをCCz4±02とする反応性イ
オン・エツチング(reactive ion e
tching:RIE)法を適用することに依って、多
結晶シリコン膜23のパターニングを行って第一のゲー
ト電極23Gを形成する。
第8図参照
エッチャントを)fF水溶液系とするウェット・エツチ
ング法を通用することに依り、第一のゲート電極23G
をマスクとして第一のゲート絶縁膜22をパターニング
する。
ング法を通用することに依り、第一のゲート電極23G
をマスクとして第一のゲート絶縁膜22をパターニング
する。
第9図参照
熱酸化法を適用することに依り、厚さ例えば400〔人
)のSiO□からなる第二のゲート絶縁膜24を形成す
る。
)のSiO□からなる第二のゲート絶縁膜24を形成す
る。
第10図参照
1O−(1)
CVD法を適用することに依り、厚さ例えば4000
(人〕の第二層目の多結晶シリコン膜25を形成する。
(人〕の第二層目の多結晶シリコン膜25を形成する。
1O−(2)
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエンチング・ガスをCC1,±0□とするRIE法
を適用することに依り、多結晶シリコン膜25のパター
ニングを行って第一のゲート電極25Gを形成する。
及びエンチング・ガスをCC1,±0□とするRIE法
を適用することに依り、多結晶シリコン膜25のパター
ニングを行って第一のゲート電極25Gを形成する。
第11図参照
1l−(1)
イオン注入法を適用することに依り、例えばドーズ量を
5×10ISCc1−2]、加速エネルギを50 (K
eV)としてAsの打ち込みを行って、n゛型ソース領
域26及びn゛型ドーズ顛域27を形成する。
5×10ISCc1−2]、加速エネルギを50 (K
eV)としてAsの打ち込みを行って、n゛型ソース領
域26及びn゛型ドーズ顛域27を形成する。
1l−(2)
この後、通常の技法を適用し、例えば、眉間絶縁膜の形
成、電極コンタクト窓の形成、電極の形成などを行って
電界効果半導体装置を完成させれば良い。
成、電極コンタクト窓の形成、電極の形成などを行って
電界効果半導体装置を完成させれば良い。
第12図は他の実施例を説明する為の工程要所に於ける
電界効果半導体装置の要部切断側面図を表し、第7図乃
至第11図に於いて用いた記号と同記号は同部分を表す
か或いは同し意味を持つものとする。
電界効果半導体装置の要部切断側面図を表し、第7図乃
至第11図に於いて用いた記号と同記号は同部分を表す
か或いは同し意味を持つものとする。
図に於いて、31は第一のゲート電極、32は第二のゲ
ート電極、33は第三のゲート電極をそれぞれ示してい
る。
ート電極、33は第三のゲート電極をそれぞれ示してい
る。
この実施例では、第一のゲート電極31及び第三のゲー
ト電極33が第一層目の多結晶シリコン膜で形成され、
第二のゲート電極32が第二層目の多結晶シリコン膜で
形成されていて、このような構造でトランジスタを五個
分に、即ち、ゲート電極数を五個にしたものが第4図に
ついて説明した実施例である。
ト電極33が第一層目の多結晶シリコン膜で形成され、
第二のゲート電極32が第二層目の多結晶シリコン膜で
形成されていて、このような構造でトランジスタを五個
分に、即ち、ゲート電極数を五個にしたものが第4図に
ついて説明した実施例である。
[発明の効果]
本発明に依る電界効果半導体装置に於いては、ソース領
域とドレイン領域間に在るチャネル領域上に形成され且
つそれぞれが絶縁分離され独立している複数のゲート電
極を備える。
域とドレイン領域間に在るチャネル領域上に形成され且
つそれぞれが絶縁分離され独立している複数のゲート電
極を備える。
前記手段を採ることに依り、例えば、複数のトランジス
タを直列に接続して多入力のゲート回路を構成するよう
な場合、各トランジスタのゲート間の間隔は、現用リソ
グラフィ技術の限界を越えて、殆ど零か、或いは、それ
以下にすることができ、従って、全体の占有面積は縮小
され、集積度を向上させることが可能である。
タを直列に接続して多入力のゲート回路を構成するよう
な場合、各トランジスタのゲート間の間隔は、現用リソ
グラフィ技術の限界を越えて、殆ど零か、或いは、それ
以下にすることができ、従って、全体の占有面積は縮小
され、集積度を向上させることが可能である。
第1図は本発明の詳細な説明する為の電界効果半導体装
置の要部平面説明図、第2図は第1図に見られる半導体
装置の要部切断側面図、第3図は本発明一実施例を説明
する為の要部平面説明図、第4図は五個の電界効果トラ
ンジスタを直列に接続した電界効果半導体装置、即ち、
五人力のゲート回路として動作する電界効果半導体装置
を説明する為の要部平面説明図、第5図は三個の電界効
果トランジスタを直列に接続した電界効果半導体装置、
即ち、三入力のゲート回路として動作する電界効果半導
体装置を説明する為の要部平面説明図、第6図は第5図
に見られる電界効果半導体装置の要部切断側面図、第7
図乃至第11図は第1図及び第2図について説明したよ
うな二層のゲート電極を有する実施例を製造する場合に
ついて説明する為の工程要所に於ける電界効果半導体装
置の要部切断側面図、第12図は他の実施例を説明する
為の工程要所に於ける電界効果半導体装置の要部切断側
面図、第13図はNOR回路を構成している半導体装置
の要部平面説明図、第14図は第13図に見られる半導
体装置の等価回路図をそれぞれ表している。 図に於いて、1は半導体基板、2はゲート絶縁膜、3は
第一層目の導電膜からなるゲート電極、4はゲート絶縁
膜、5は第二層目の導電膜からなるゲート電極、6はソ
ース領域、7はドレイン領域、8は層間絶縁膜、8Aは
電極コンタクト窓、A2及びB2は入力端子をそれぞれ
示している。 特許出願人 冨士通株式会社 代理人弁理士 拍 谷 昭 司
置の要部平面説明図、第2図は第1図に見られる半導体
装置の要部切断側面図、第3図は本発明一実施例を説明
する為の要部平面説明図、第4図は五個の電界効果トラ
ンジスタを直列に接続した電界効果半導体装置、即ち、
五人力のゲート回路として動作する電界効果半導体装置
を説明する為の要部平面説明図、第5図は三個の電界効
果トランジスタを直列に接続した電界効果半導体装置、
即ち、三入力のゲート回路として動作する電界効果半導
体装置を説明する為の要部平面説明図、第6図は第5図
に見られる電界効果半導体装置の要部切断側面図、第7
図乃至第11図は第1図及び第2図について説明したよ
うな二層のゲート電極を有する実施例を製造する場合に
ついて説明する為の工程要所に於ける電界効果半導体装
置の要部切断側面図、第12図は他の実施例を説明する
為の工程要所に於ける電界効果半導体装置の要部切断側
面図、第13図はNOR回路を構成している半導体装置
の要部平面説明図、第14図は第13図に見られる半導
体装置の等価回路図をそれぞれ表している。 図に於いて、1は半導体基板、2はゲート絶縁膜、3は
第一層目の導電膜からなるゲート電極、4はゲート絶縁
膜、5は第二層目の導電膜からなるゲート電極、6はソ
ース領域、7はドレイン領域、8は層間絶縁膜、8Aは
電極コンタクト窓、A2及びB2は入力端子をそれぞれ
示している。 特許出願人 冨士通株式会社 代理人弁理士 拍 谷 昭 司
Claims (3)
- (1)相対向するソース領域とドレイン領域間に在るチ
ャネル領域上に形成され且つそれぞれが絶縁分離され独
立している複数のゲート電極を備えてなること を特徴とする電界効果半導体装置。 - (2)前記複数のゲート電極のうち少なくとも一つが所
定層の導電膜からなり且つ残りは該所定層の導電膜とは
絶縁分離された他の層の導電膜からなるものであること を特徴とする請求項1記載の電界効果半導体装置。 - (3)前記複数のゲート電極がそれぞれ絶縁分離されて
いる異なる層の導電膜からなるものであること を特徴とする請求項1記載の電界効果半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13855490A JPH0433374A (ja) | 1990-05-30 | 1990-05-30 | 電界効果半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13855490A JPH0433374A (ja) | 1990-05-30 | 1990-05-30 | 電界効果半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0433374A true JPH0433374A (ja) | 1992-02-04 |
Family
ID=15224859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13855490A Pending JPH0433374A (ja) | 1990-05-30 | 1990-05-30 | 電界効果半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0433374A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5579639A (en) * | 1993-07-27 | 1996-12-03 | Toyota Jidosha Kabushiki Kaisha | Double walled exhaust pipe for an engine |
JP2005531934A (ja) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | 複数のゲートレイヤを用いて論理要素を製造する技術 |
JP2012222273A (ja) * | 2011-04-13 | 2012-11-12 | Lapis Semiconductor Co Ltd | 半導体集積回路、半導体集積回路の製造方法及び信号処理装置 |
-
1990
- 1990-05-30 JP JP13855490A patent/JPH0433374A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5579639A (en) * | 1993-07-27 | 1996-12-03 | Toyota Jidosha Kabushiki Kaisha | Double walled exhaust pipe for an engine |
JP2005531934A (ja) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | 複数のゲートレイヤを用いて論理要素を製造する技術 |
JP2012222273A (ja) * | 2011-04-13 | 2012-11-12 | Lapis Semiconductor Co Ltd | 半導体集積回路、半導体集積回路の製造方法及び信号処理装置 |
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