JPH0433374A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
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- JPH0433374A JPH0433374A JP13855490A JP13855490A JPH0433374A JP H0433374 A JPH0433374 A JP H0433374A JP 13855490 A JP13855490 A JP 13855490A JP 13855490 A JP13855490 A JP 13855490A JP H0433374 A JPH0433374 A JP H0433374A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ゲートの構成を改善した電界効果半導体装置に関し、
隣接するゲート電極を平面で見てフォト・リソグラフィ
技術の限界を越えて近接させることを可能にし、しかも
、電気的には充分に絶縁分離することができるようにす
ることを目的とし、相対向するソース領域とドレイン領
域間に在るチャネル領域上に形成され且つそれぞれが絶
縁分離され独立している複数のゲート電極を備えてなる
よう構成する。
技術の限界を越えて近接させることを可能にし、しかも
、電気的には充分に絶縁分離することができるようにす
ることを目的とし、相対向するソース領域とドレイン領
域間に在るチャネル領域上に形成され且つそれぞれが絶
縁分離され独立している複数のゲート電極を備えてなる
よう構成する。
本発明は、ゲートの構成を改善した電界効果半導体装置
に関する。
に関する。
近年、集積回路は益々大規模化しつつあり、従って、そ
れを構成するトランジスタのレイアウトも高集積化しな
ければならない。
れを構成するトランジスタのレイアウトも高集積化しな
ければならない。
一般に、標準的なＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタを用
いて例えば論理回路を構成した半導体装置に於いては、
−層の多結晶シリコン膜でゲートを構成している。
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタを用
いて例えば論理回路を構成した半導体装置に於いては、
−層の多結晶シリコン膜でゲートを構成している。
第１３図はＮＯＲ回路を構成している半導体装置の要部
平面説明図を表している。
平面説明図を表している。
図に於いて、ＱＰはｐチャネル・トランジスタ部分、Ｄ
Ｆｐはｐチャネル・トランジスタ部分に於ける不純物拡
散領域、Ｇｐ、並びにＣ２□は多結晶シリコンからなる
ゲート電極、Ｗ、Ｔは電極コンタクト窓、ＱＮはｎチャ
ネル・トランジスタ部分、ＤＦ、１はｎチャネル・トラ
ンジスタ部分に於ける不純物拡散領域、Ｇ、、１並びに
Ｇ。２は多結晶シリコンからなるゲート電極、Ａ１並び
に８１は入力端子、Ｃ１は出力端子、■ｏ０は正側電源
レベル、ＶＳＳは負側電源レベルをそれぞれ示している
。
Ｆｐはｐチャネル・トランジスタ部分に於ける不純物拡
散領域、Ｇｐ、並びにＣ２□は多結晶シリコンからなる
ゲート電極、Ｗ、Ｔは電極コンタクト窓、ＱＮはｎチャ
ネル・トランジスタ部分、ＤＦ、１はｎチャネル・トラ
ンジスタ部分に於ける不純物拡散領域、Ｇ、、１並びに
Ｇ。２は多結晶シリコンからなるゲート電極、Ａ１並び
に８１は入力端子、Ｃ１は出力端子、■ｏ０は正側電源
レベル、ＶＳＳは負側電源レベルをそれぞれ示している
。
第１４図は第１３図に見られる半導体装置の等価回路図
を表し、第１３図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
を表し、第１３図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
図示の半導体装置では、ゲート電極Ｇ ｐＩ並びにＧｖ
ｚ、或いは、ゲート電極Ｇｎｌ並びにＧ、、□のそれぞ
れは、同一の多結晶シリコン膜をバターニングすること
で形成しである。
ｚ、或いは、ゲート電極Ｇｎｌ並びにＧ、、□のそれぞ
れは、同一の多結晶シリコン膜をバターニングすること
で形成しである。
第１３図及び第１４図について説明した従来の半導体装
置に於いては、同じ不純物拡散領域の上に在って、しか
も、異電位となる可能性があるゲート電極、例えば、ゲ
ート電極Ｇｆｉｌ並びにＣ７□が同一の多結晶シリコン
膜で形成されることから、現用のフォト・リソグラフィ
技術でバターニング可能な距離、及び、電気的に分離が
可能な距離だけ隔てて形成する必要がある。
置に於いては、同じ不純物拡散領域の上に在って、しか
も、異電位となる可能性があるゲート電極、例えば、ゲ
ート電極Ｇｆｉｌ並びにＣ７□が同一の多結晶シリコン
膜で形成されることから、現用のフォト・リソグラフィ
技術でバターニング可能な距離、及び、電気的に分離が
可能な距離だけ隔てて形成する必要がある。
然しなから、現在、それ等ゲート電極の間隔は、現用の
フォト・リソグラフィ技術でバターニング可能な限界に
達していて、これ以上に近接させることは難しく、従っ
て、半導体装置の集積度向上も余り期待できない。
フォト・リソグラフィ技術でバターニング可能な限界に
達していて、これ以上に近接させることは難しく、従っ
て、半導体装置の集積度向上も余り期待できない。
本発明は、隣接するゲート電極を平面で見てフォト・リ
ソグラフィ技術の限界を越えて近接させることを可能に
し、しかも、電気的には充分に絶縁分離することができ
るようにする。
ソグラフィ技術の限界を越えて近接させることを可能に
し、しかも、電気的には充分に絶縁分離することができ
るようにする。
第１図は本発明の詳細な説明する為の電界効果半導体装
置の要部平面説明図、また、第２図は第１図に見られる
半導体装置の要部切断側面図をそれぞれ表している。
置の要部平面説明図、また、第２図は第１図に見られる
半導体装置の要部切断側面図をそれぞれ表している。
図に於いて、１は半導体基板、２はゲート絶縁膜、３は
第一層目の２］電膜からなるゲート電極、４はゲート絶
縁膜、５は第二層目の導電膜からなるゲート電極、６は
ソース領域、７はドレイン頭載、８は層間絶縁膜、８Ａ
は電極コンタクト窓、Ａ２及びＢ２は入力端子をそれぞ
れ示している。
第一層目の２］電膜からなるゲート電極、４はゲート絶
縁膜、５は第二層目の導電膜からなるゲート電極、６は
ソース領域、７はドレイン頭載、８は層間絶縁膜、８Ａ
は電極コンタクト窓、Ａ２及びＢ２は入力端子をそれぞ
れ示している。
図から明らかなように、本発明に依る電界効果半導体装
置にあっては、ソース領域６及びドレイン領域７間のチ
ャネル領域上に複数層のそれぞれ絶縁分離された導電膜
からなる複数の例えばゲート電極３並びにゲート電極５
を設けた構成になっていて、ゲート電極間距離は殆ど零
、或いは、それ以下になっている。
置にあっては、ソース領域６及びドレイン領域７間のチ
ャネル領域上に複数層のそれぞれ絶縁分離された導電膜
からなる複数の例えばゲート電極３並びにゲート電極５
を設けた構成になっていて、ゲート電極間距離は殆ど零
、或いは、それ以下になっている。
この半導体装置がゲート回路として動作させた場合に於
シする真理値表は次の通りである。
シする真理値表は次の通りである。
前記ゲート電極３及び５は層が異なり、絶縁膜４で電気
的に絶縁されていることから、動作上は全く問題がない
。
的に絶縁されていることから、動作上は全く問題がない
。
前記したところから、本発明に依る電界効果半導体装置
に於いては、 （１）相対向するソース領域（例えばソース領域６）と
ドレイン領域（例えばドレイン領域７）の間に在るチャ
ネル領域上に形成され且つそれぞれが絶縁分離され独立
している複数のゲート電極（例えばゲート電極３及び５
など）を備えてなるか、 或いは、 （２）前記複数のゲート電極のうち少なくとも一つが所
定層の導電膜（例えば多結晶シリコン膜）からなり且つ
残りは該所定層の導電膜とは絶縁分離された他の層の導
電膜（例えば多結晶シリコン膜）からなるものであるか
、 或いは、 （３）前記複数のゲート電極がそれぞれ絶縁分離されて
いる異なる層の導電膜からなるものであること を特徴としている。
に於いては、 （１）相対向するソース領域（例えばソース領域６）と
ドレイン領域（例えばドレイン領域７）の間に在るチャ
ネル領域上に形成され且つそれぞれが絶縁分離され独立
している複数のゲート電極（例えばゲート電極３及び５
など）を備えてなるか、 或いは、 （２）前記複数のゲート電極のうち少なくとも一つが所
定層の導電膜（例えば多結晶シリコン膜）からなり且つ
残りは該所定層の導電膜とは絶縁分離された他の層の導
電膜（例えば多結晶シリコン膜）からなるものであるか
、 或いは、 （３）前記複数のゲート電極がそれぞれ絶縁分離されて
いる異なる層の導電膜からなるものであること を特徴としている。
前記手段を採ることに依り、例えば、複数のトランジス
タを直列に接続して多入力のゲート回路を構成するよう
な場合、各トランジスタのゲート間の間隔は、現用リソ
グラフィ技術の限界を越えて、殆ど零か、或いは、それ
以下にすることができ、従って、全体の占有面積は縮小
され、集積度を向上させることが可能である。
タを直列に接続して多入力のゲート回路を構成するよう
な場合、各トランジスタのゲート間の間隔は、現用リソ
グラフィ技術の限界を越えて、殆ど零か、或いは、それ
以下にすることができ、従って、全体の占有面積は縮小
され、集積度を向上させることが可能である。
（実施例〕
第３図は本発明一実施例を説明する為の要部平面説明図
を表し、第１３図及び第１４図に於いて用いた記号と同
記号は同部分を表すか或いは同し意味を持つものとする
。尚、図示例も二人力のＮＯＲ回路として動作する電界
効果半導体装置である。
を表し、第１３図及び第１４図に於いて用いた記号と同
記号は同部分を表すか或いは同し意味を持つものとする
。尚、図示例も二人力のＮＯＲ回路として動作する電界
効果半導体装置である。
本実施例が第１３図及び第１４図について説明した二人
力のＮＯＲ回路である電界効果半導体装置と相違する点
は、Ｐチャネル・トランジスタ部分ＱＰに於ける多結晶
シリコンで構成されたゲート電極Ｇ、３（第１３図に於
けるゲート電極Ｇ、１に相当）及び同じくゲート電極Ｇ
ｐ、（第１３図に於けるゲート電極Ｇｐ２に相当）が第
１図及び第２図について説明した電界効果半導体装置と
同様に層を異にする導電膜、即ち、第一層目の多結晶シ
リコン膜と第二層目の多結晶シリコン膜でそれぞれ別個
に形成され、それ等ゲート電極Ｇｐ３及び０９４間には
ゲート電極Ｇｐ４用のゲート絶縁膜が介在して電気的に
絶縁分離していることである。
力のＮＯＲ回路である電界効果半導体装置と相違する点
は、Ｐチャネル・トランジスタ部分ＱＰに於ける多結晶
シリコンで構成されたゲート電極Ｇ、３（第１３図に於
けるゲート電極Ｇ、１に相当）及び同じくゲート電極Ｇ
ｐ、（第１３図に於けるゲート電極Ｇｐ２に相当）が第
１図及び第２図について説明した電界効果半導体装置と
同様に層を異にする導電膜、即ち、第一層目の多結晶シ
リコン膜と第二層目の多結晶シリコン膜でそれぞれ別個
に形成され、それ等ゲート電極Ｇｐ３及び０９４間には
ゲート電極Ｇｐ４用のゲート絶縁膜が介在して電気的に
絶縁分離していることである。
従って、平面で見たゲート電極Ｇｐ３及び０９４間には
間隔が全く存在せず、むしろ、オーバラップしているの
で、該間隔は負の状態になっている。
間隔が全く存在せず、むしろ、オーバラップしているの
で、該間隔は負の状態になっている。
このようなことから、本発明の場合、直列に接続される
電界効果トランジスタの数が多くなればなるほど、平面
で見た占有面積の低減率は大きくなる。
電界効果トランジスタの数が多くなればなるほど、平面
で見た占有面積の低減率は大きくなる。
第４図は五個の電界効果トランジスタを直列に接続した
電界効果半導体装置、即ち、三人力のゲート回路として
動作する電界効果半導体装置を説明する為の要部平面説
明図を表し、第１図乃至第３図、第１３図及び第１４図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
電界効果半導体装置、即ち、三人力のゲート回路として
動作する電界効果半導体装置を説明する為の要部平面説
明図を表し、第１図乃至第３図、第１３図及び第１４図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
図に於いて、ＤＦはトランジスタ部分に於ける不純物拡
散領域、Ｇ、、、Ｇ、□、Ｇ、、は第一層目の多結晶シ
リコン膜で形成されたゲート電極、Ｇ２Ｇ２□は第二層
目の多結晶シリコン膜で形成されたゲート電極、Ａ２＋
、Ａ２□＋ Ｂ Ｉ ｌ ＋ Ｂ Ｉ ２ ＋ Ｂ
ｌ ３は入力端子をそれぞれ示している。
散領域、Ｇ、、、Ｇ、□、Ｇ、、は第一層目の多結晶シ
リコン膜で形成されたゲート電極、Ｇ２Ｇ２□は第二層
目の多結晶シリコン膜で形成されたゲート電極、Ａ２＋
、Ａ２□＋ Ｂ Ｉ ｌ ＋ Ｂ Ｉ ２ ＋ Ｂ
ｌ ３は入力端子をそれぞれ示している。
この実施例に於いては、第一層目のゲート電極Ｇ、、、
Ｇ、□、Ｇ１３はそれぞれ間隔を於いて形成され、それ
等の間隔に対向するように第二層目のゲート電Ｆｊ Ｇ
ｚ １． Ｇ ｚ□を形成しである。
Ｇ、□、Ｇ１３はそれぞれ間隔を於いて形成され、それ
等の間隔に対向するように第二層目のゲート電Ｆｊ Ｇ
ｚ １． Ｇ ｚ□を形成しである。
第５図は三個の電界効果トランジスタを直列に接続した
電界効果半導体装置、即ち、三人力のゲート回路として
動作する電界効果半導体装置を説明する為の要部平面説
明図を、また、第６図は第５図に見られる電界効果半導
体装置の要部切断側面図を表し、第１図乃至第４図、第
１３図及び第１４図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
電界効果半導体装置、即ち、三人力のゲート回路として
動作する電界効果半導体装置を説明する為の要部平面説
明図を、また、第６図は第５図に見られる電界効果半導
体装置の要部切断側面図を表し、第１図乃至第４図、第
１３図及び第１４図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
図に於いて、ＣＩ４は第一層目の多結晶シリコン膜で形
成されたゲート電極、ＧＺ３は第二層目の多結晶シリコ
ン膜で形成されたゲート電極、０３１は第三層目の多結
晶シリコン膜で形成されたゲート電極、２１はシリコン
半導体基板、２２．は第一のゲート絶縁膜、２２□は第
二のゲート絶縁膜、２２：ｌは第三のゲート絶縁膜、２
６はソース領域、２７はドレイン領域をそれぞれ示して
いる。
成されたゲート電極、ＧＺ３は第二層目の多結晶シリコ
ン膜で形成されたゲート電極、０３１は第三層目の多結
晶シリコン膜で形成されたゲート電極、２１はシリコン
半導体基板、２２．は第一のゲート絶縁膜、２２□は第
二のゲート絶縁膜、２２：ｌは第三のゲート絶縁膜、２
６はソース領域、２７はドレイン領域をそれぞれ示して
いる。
この実施例に於いては、三個のゲート電極Ｇ１４゜Ｃ，
、、Ｃ３，がそれぞれ別個の層の多結晶シリコン膜で構
成され、多層になっている点が他の実施例と相違してい
る。
、、Ｃ３，がそれぞれ別個の層の多結晶シリコン膜で構
成され、多層になっている点が他の実施例と相違してい
る。
第７図乃至第１１図は第１図及び第２図について説明し
たような二層のゲート電極を有する実施例を製造する場
合について説明する為の工程要所に於ける電界効果半導
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ解説する。
たような二層のゲート電極を有する実施例を製造する場
合について説明する為の工程要所に於ける電界効果半導
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ解説する。
第７図参照
適当な技法、例えば、窒化シリコン（Ｓｉ３Ｎ４）膜を
耐酸化性マスクとする選択的熱酸化（ｌｏｃａｌ ｏ
ｘｉｄａｔｉｏｎ ｏｆ ｓｉ ｌ １ｃｏｎ：Ｌ
ＯＣＯ３）法を適用することに依り、ｐ型シリコン半導
体基板２１に二酸化シリコン（ＳｉＯ□）からなるフィ
ールド絶縁膜（図示せず）を形成してから、前記耐酸化
性マスクを除去し、活性領域を表出させる。
耐酸化性マスクとする選択的熱酸化（ｌｏｃａｌ ｏ
ｘｉｄａｔｉｏｎ ｏｆ ｓｉ ｌ １ｃｏｎ：Ｌ
ＯＣＯ３）法を適用することに依り、ｐ型シリコン半導
体基板２１に二酸化シリコン（ＳｉＯ□）からなるフィ
ールド絶縁膜（図示せず）を形成してから、前記耐酸化
性マスクを除去し、活性領域を表出させる。
熱酸化法を適用することに依り、厚さ例えば４００〔入
〕のＳｉＯ□からなる第一のゲート絶縁膜２２を形成す
る。
〕のＳｉＯ□からなる第一のゲート絶縁膜２２を形成す
る。
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔ、ｉｏｎ：ＣＶＤ）法を適用す
ることに依り、厚さ例えば４０００ （人〕の第一層目
の多結晶シリコン膜２３を形成する。
ることに依り、厚さ例えば４０００ （人〕の第一層目
の多結晶シリコン膜２３を形成する。
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエツチング・ガスをＣＣｚ４±０２とする反応性イ
オン・エツチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依って、多
結晶シリコン膜２３のパターニングを行って第一のゲー
ト電極２３Ｇを形成する。
及びエツチング・ガスをＣＣｚ４±０２とする反応性イ
オン・エツチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依って、多
結晶シリコン膜２３のパターニングを行って第一のゲー
ト電極２３Ｇを形成する。
第８図参照
エッチャントを）ｆＦ水溶液系とするウェット・エツチ
ング法を通用することに依り、第一のゲート電極２３Ｇ
をマスクとして第一のゲート絶縁膜２２をパターニング
する。
ング法を通用することに依り、第一のゲート電極２３Ｇ
をマスクとして第一のゲート絶縁膜２２をパターニング
する。
第９図参照
熱酸化法を適用することに依り、厚さ例えば４００〔人
）のＳｉＯ□からなる第二のゲート絶縁膜２４を形成す
る。
）のＳｉＯ□からなる第二のゲート絶縁膜２４を形成す
る。
第１０図参照
１Ｏ−（１）
ＣＶＤ法を適用することに依り、厚さ例えば４０００
（人〕の第二層目の多結晶シリコン膜２５を形成する。
（人〕の第二層目の多結晶シリコン膜２５を形成する。
１Ｏ−（２）
フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエンチング・ガスをＣＣ１，±０□とするＲＩＥ法
を適用することに依り、多結晶シリコン膜２５のパター
ニングを行って第一のゲート電極２５Ｇを形成する。
及びエンチング・ガスをＣＣ１，±０□とするＲＩＥ法
を適用することに依り、多結晶シリコン膜２５のパター
ニングを行って第一のゲート電極２５Ｇを形成する。
第１１図参照
１ｌ−（１）
イオン注入法を適用することに依り、例えばドーズ量を
５×１０ＩＳＣｃ１−２］、加速エネルギを５０ （Ｋ
ｅＶ）としてＡｓの打ち込みを行って、ｎ゛型ソース領
域２６及びｎ゛型ドーズ顛域２７を形成する。
５×１０ＩＳＣｃ１−２］、加速エネルギを５０ （Ｋ
ｅＶ）としてＡｓの打ち込みを行って、ｎ゛型ソース領
域２６及びｎ゛型ドーズ顛域２７を形成する。
１ｌ−（２）
この後、通常の技法を適用し、例えば、眉間絶縁膜の形
成、電極コンタクト窓の形成、電極の形成などを行って
電界効果半導体装置を完成させれば良い。
成、電極コンタクト窓の形成、電極の形成などを行って
電界効果半導体装置を完成させれば良い。
第１２図は他の実施例を説明する為の工程要所に於ける
電界効果半導体装置の要部切断側面図を表し、第７図乃
至第１１図に於いて用いた記号と同記号は同部分を表す
か或いは同し意味を持つものとする。
電界効果半導体装置の要部切断側面図を表し、第７図乃
至第１１図に於いて用いた記号と同記号は同部分を表す
か或いは同し意味を持つものとする。
図に於いて、３１は第一のゲート電極、３２は第二のゲ
ート電極、３３は第三のゲート電極をそれぞれ示してい
る。
ート電極、３３は第三のゲート電極をそれぞれ示してい
る。
この実施例では、第一のゲート電極３１及び第三のゲー
ト電極３３が第一層目の多結晶シリコン膜で形成され、
第二のゲート電極３２が第二層目の多結晶シリコン膜で
形成されていて、このような構造でトランジスタを五個
分に、即ち、ゲート電極数を五個にしたものが第４図に
ついて説明した実施例である。
ト電極３３が第一層目の多結晶シリコン膜で形成され、
第二のゲート電極３２が第二層目の多結晶シリコン膜で
形成されていて、このような構造でトランジスタを五個
分に、即ち、ゲート電極数を五個にしたものが第４図に
ついて説明した実施例である。
［発明の効果］
本発明に依る電界効果半導体装置に於いては、ソース領
域とドレイン領域間に在るチャネル領域上に形成され且
つそれぞれが絶縁分離され独立している複数のゲート電
極を備える。
域とドレイン領域間に在るチャネル領域上に形成され且
つそれぞれが絶縁分離され独立している複数のゲート電
極を備える。
前記手段を採ることに依り、例えば、複数のトランジス
タを直列に接続して多入力のゲート回路を構成するよう
な場合、各トランジスタのゲート間の間隔は、現用リソ
グラフィ技術の限界を越えて、殆ど零か、或いは、それ
以下にすることができ、従って、全体の占有面積は縮小
され、集積度を向上させることが可能である。
タを直列に接続して多入力のゲート回路を構成するよう
な場合、各トランジスタのゲート間の間隔は、現用リソ
グラフィ技術の限界を越えて、殆ど零か、或いは、それ
以下にすることができ、従って、全体の占有面積は縮小
され、集積度を向上させることが可能である。
第１図は本発明の詳細な説明する為の電界効果半導体装
置の要部平面説明図、第２図は第１図に見られる半導体
装置の要部切断側面図、第３図は本発明一実施例を説明
する為の要部平面説明図、第４図は五個の電界効果トラ
ンジスタを直列に接続した電界効果半導体装置、即ち、
五人力のゲート回路として動作する電界効果半導体装置
を説明する為の要部平面説明図、第５図は三個の電界効
果トランジスタを直列に接続した電界効果半導体装置、
即ち、三入力のゲート回路として動作する電界効果半導
体装置を説明する為の要部平面説明図、第６図は第５図
に見られる電界効果半導体装置の要部切断側面図、第７
図乃至第１１図は第１図及び第２図について説明したよ
うな二層のゲート電極を有する実施例を製造する場合に
ついて説明する為の工程要所に於ける電界効果半導体装
置の要部切断側面図、第１２図は他の実施例を説明する
為の工程要所に於ける電界効果半導体装置の要部切断側
面図、第１３図はＮＯＲ回路を構成している半導体装置
の要部平面説明図、第１４図は第１３図に見られる半導
体装置の等価回路図をそれぞれ表している。 図に於いて、１は半導体基板、２はゲート絶縁膜、３は
第一層目の導電膜からなるゲート電極、４はゲート絶縁
膜、５は第二層目の導電膜からなるゲート電極、６はソ
ース領域、７はドレイン領域、８は層間絶縁膜、８Ａは
電極コンタクト窓、Ａ２及びＢ２は入力端子をそれぞれ
示している。 特許出願人 冨士通株式会社 代理人弁理士 拍 谷 昭 司
置の要部平面説明図、第２図は第１図に見られる半導体
装置の要部切断側面図、第３図は本発明一実施例を説明
する為の要部平面説明図、第４図は五個の電界効果トラ
ンジスタを直列に接続した電界効果半導体装置、即ち、
五人力のゲート回路として動作する電界効果半導体装置
を説明する為の要部平面説明図、第５図は三個の電界効
果トランジスタを直列に接続した電界効果半導体装置、
即ち、三入力のゲート回路として動作する電界効果半導
体装置を説明する為の要部平面説明図、第６図は第５図
に見られる電界効果半導体装置の要部切断側面図、第７
図乃至第１１図は第１図及び第２図について説明したよ
うな二層のゲート電極を有する実施例を製造する場合に
ついて説明する為の工程要所に於ける電界効果半導体装
置の要部切断側面図、第１２図は他の実施例を説明する
為の工程要所に於ける電界効果半導体装置の要部切断側
面図、第１３図はＮＯＲ回路を構成している半導体装置
の要部平面説明図、第１４図は第１３図に見られる半導
体装置の等価回路図をそれぞれ表している。 図に於いて、１は半導体基板、２はゲート絶縁膜、３は
第一層目の導電膜からなるゲート電極、４はゲート絶縁
膜、５は第二層目の導電膜からなるゲート電極、６はソ
ース領域、７はドレイン領域、８は層間絶縁膜、８Ａは
電極コンタクト窓、Ａ２及びＢ２は入力端子をそれぞれ
示している。 特許出願人 冨士通株式会社 代理人弁理士 拍 谷 昭 司
Claims (3)
- （１）相対向するソース領域とドレイン領域間に在るチ
ャネル領域上に形成され且つそれぞれが絶縁分離され独
立している複数のゲート電極を備えてなること を特徴とする電界効果半導体装置。 - （２）前記複数のゲート電極のうち少なくとも一つが所
定層の導電膜からなり且つ残りは該所定層の導電膜とは
絶縁分離された他の層の導電膜からなるものであること を特徴とする請求項１記載の電界効果半導体装置。 - （３）前記複数のゲート電極がそれぞれ絶縁分離されて
いる異なる層の導電膜からなるものであること を特徴とする請求項１記載の電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13855490A JPH0433374A (ja) | 1990-05-30 | 1990-05-30 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13855490A JPH0433374A (ja) | 1990-05-30 | 1990-05-30 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433374A true JPH0433374A (ja) | 1992-02-04 |
Family
ID=15224859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13855490A Pending JPH0433374A (ja) | 1990-05-30 | 1990-05-30 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579639A (en) * | 1993-07-27 | 1996-12-03 | Toyota Jidosha Kabushiki Kaisha | Double walled exhaust pipe for an engine |
| JP2005531934A (ja) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | 複数のゲートレイヤを用いて論理要素を製造する技術 |
| JP2012222273A (ja) * | 2011-04-13 | 2012-11-12 | Lapis Semiconductor Co Ltd | 半導体集積回路、半導体集積回路の製造方法及び信号処理装置 |
-
1990
- 1990-05-30 JP JP13855490A patent/JPH0433374A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579639A (en) * | 1993-07-27 | 1996-12-03 | Toyota Jidosha Kabushiki Kaisha | Double walled exhaust pipe for an engine |
| JP2005531934A (ja) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | 複数のゲートレイヤを用いて論理要素を製造する技術 |
| JP2012222273A (ja) * | 2011-04-13 | 2012-11-12 | Lapis Semiconductor Co Ltd | 半導体集積回路、半導体集積回路の製造方法及び信号処理装置 |
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