JPS61256769A

JPS61256769A - 半導体装置

Info

Publication number: JPS61256769A
Application number: JP9902485A
Authority: JP
Inventors: Shoichi Kagami; 正一各務
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-05-10
Filing date: 1985-05-10
Publication date: 1986-11-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体装置に関し、特にチャネル領域に改良を
図ったＭＯ８形電界効果トランジスタ（ＭＯＳ　、　Ｆ
ＥＴ　）に係わる。

〔発明の技術的背景〕

従来、　ＭＯＳＦＥＴにおいては、微細化されるにつれ
て内部電界が高くなシ、ホットエレクトロンによるＭＯ
ＳＦＥＴの不安定性が問題となつてくる。このため、ド
レイン領域側の電界を抑えることが重要となる。そこで
、従来、例えば第２図に示すＬＤＤ（Ｌｉｇｈｔｌｙ　
Ｄｏｐｅｄ　Ｄｒａｉｎ　）　　構造ＯＮチャネルＭＯ
８ＦＥＴ、あるいは第３図に示すＤＤＤ（Ｄｏｕｂｌｅ
　Ｄｉｆｆｕ＠ｅｄ　Ｄｒａｉｎ　）構造のＮチャネル
領域　Ｓ　Ｆ　Ｅ　Ｔが提案されている。

第２図のＭＯＳＦＥＴは、Ｐ型のシリコン基板ルイン領
域５を夫々設け、同基板１上にゲート酸化膜６を介して
ゲート電極７を設け、かつこのゲート酸化膜７の側にＣ
ＶＤ８１０．からなるサイドウオール８，８を設けた構
造となっている。

また、第３図のＭＯＳＦＥＴは、Ｐ箆のシリコン基板１
の表面にＮ型層１１１％このＮＩＪ１層１１１＆に囲ま
れるＮｍ層１２＆からなるソース領域れるＮ′型層１２
ｂからなるドレイン領域１４を設け、更に同基板１上に
ゲート酸化膜１５を介してゲート電極１６ｔ−設けた構
造となっている。

〔背景技術の問題点〕

しかしながら、従来技術によれば、以下に示す問題点を
有する。

■ＬＤＤ構造のＭＯＳＦＥＴ　；Ｎ型層２ｍ、２ｂＯ抵抗によ、９．　ＭＯＳＦＥＴ（２
）利得が下がる。また、　１．ＤＤ構造には特有の劣化
モードがあシ、これを防ぐためにはＮ型層２＠、２ｂ（
０８度を濃くしなくてはならない。

しかるに、濃度を濃くした場合、微細なＭＯＳＦＥＴで
はパンチスルーを防ぐのが困難となる。更に、　ＬＤＤ
構造ではＮ型層２６，２ｂの巾がサイドウオール８の巾
に依存するため。

サイドウオール８形成の制御が困難である。

■ＤＤＤ構造のＭＯＳＦＥＴ　；上記と同様、微細なＭＯＳＦＥＴではパンチスルーを防
ぐのが困難となる。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので。

′ソース、ドレイン領域間の半導体基板表面に該基板と
反対溝ｔａの不純物層を設けることによりて、利得を向
上するとともに、パンチスルー等を抑制した高信頼性の
半導体装置を提供することを目的とする。

〔発明の概要〕

本発明は、第１導ｗＬ星の半導体基板と、この基板表面
に設けられた第２導電撤のソース、ドレイン領域と、こ
れらソース、ドレイン領域間の前記基板表面にチャネル
巾方向に設けられた第２導ｔＷＯ不純物層と、同基板上
にゲート酸化膜を介して設けられたゲート電極とを具備
することを特徴し、前記目的の達成を図ったことを骨子
とする。

〔発明の実施例〕

以下１本発明の一実施例に係るＮチャネルＭＯ８ＦＥＴ
を製造工程順に第１図（−）〜（・）を参照して説明す
る。

まず、　Ｐｆｆｉのシリコン基板２１の表面に常法よ）
フィールド飯化Ｍ２２を形成した後、このフィールド酸
化膜２２で囲まれた基板２ノ上に厚さ５００大の酸化膜
２３を形成した（８１図６）図示）。つづいて、全面に
厚さ５００λのシリコン窒化膜２４．厚さ４０００λの
多結晶シリコン膜２５を順次形成した（第１図（ｂ）図
示）、次いで％４真蝕刻法によシチャネル領域の一部に
対応する前記多結晶シリコン膜２５を選択的に除去し丸
後、残存した多結晶シリコン膜２５を全て酸化し酸化Ｍ
２６を形成した。しかる後、この酸化膜２６をマスクと
して前記基板−１にリンを例えば加速電圧１５０ｋｅＶ
、ドーズｔ５・×１０１″備　でイオン注入し、基板２
１にＮ屋の不純物層２７を形成した（第１図（ｅ）図示
）。なお、不純物層２７はチャネル巾方向と平行で、し
かも後記ゲート酸化膜と密着して設けられている。

次に、前記酸化Ｊ［ｚ　ｔ；　ｂ　シリコン窒化膜２４
及び酸化＄２４を除去した後、常法によりフィールド酸
化膜２２で囲まれた前記基板２１の素子領域上にゲート
酸化膜２８を介してゲート電極２９を形成した。次いで
、このゲート電極２９をマスクとして前記素子領域にｎ
ｍ不純物をイオン注入又は拡散により導入してＮｌｌの
ソース、ドレイン領域３０．３１を形成した（第１図（
ｄ）図示）。更に、全面に眉間絶縁Ｉ！Ｘ３２を形成し
た彼、前記ドレイン領域３１の一部に対応する層間絶縁
膜３２を開孔してコンタクトホール３３を形成し、該コ
ンタクトホール３３にＡｊ配線３４　を形成してＮチャ
ネルＭＯ８ＦＥＴを製造した（第１図（り図示）。

本発明に係るＮチャネルＭＯ８ＦＥＴは、第１図（ｅ）
に示す如＜、Ｐｆｆｉのシリコン基板２１表面にＮ鳳の
ソース、ドレイン領域３０．３１を設け、同基板上にゲ
ート酸化膜２８を介してゲート電極２９を設け、更に前
記ソース、ドレイン領域３０．３１間の基板２１表面に
＋Ｎｍの不純物層２７をチャネル巾方向と平行でかつ前記
ゲート酸化膜と密着するように設けた構造と、なってい
る。しかるに１本発明によれば、ンース、ドレイン領域
３０．３１間に不純物層２７が存在するため、トランジ
スタが動作しているときもドレイン領域３１側及びチャ
ネル内部の電界が緩和される。従つて、移動度が増加す
るとともに、インパクトイオン化率が減少するのでホッ
トエレクトロンの生成も抑えられ、高信頼性、高利得の
トランジスタが実現できる。

なお、上記実施例では、多結晶シリコン膜を酸化して得
られた酸化膜や窒化膜等を利用して十Ｎ型の不純物層を形成したが、７オーカスイオンヒーム
を用いてもよい。

＋また、上記実施例ではＮｆｆ１の不純物層をゲート酸化
膜と密着するように形成したが、これに限らず、ゲート
酸化膜に僅かに離間して形成した場合でも従来と比べ優
れた効果を有する。

更に、上記実施例では、ＮチャネルＭＯ８ＦＥＴに適用
した場合について述べたが、これに限らず、Ｐチャネル
ＭＯ８ＦＥＴにも同様に適用できる。

〔発明の効果〕

以上詳述した如く本発明によれば、ソース、ドレイン領
域間に不純物層を設けることによジ。

高利得、高信頼性のＮチャネルＭＯ８ＦＥＴ等の苧導体
装置を提供できる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例に係るＮチャ
ネルＭＯ８ＦＢＴｆ：製造工程順に示す断面図、第２図
は従来のＬＤＤ構造ＩＺ）ＮチャネルＭＯ８ＦＥＴの断
面図、第３図は従来のＤＤＤ構造のＮチャネルＭＯ８Ｆ
ＢＴの断面図である。２１・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３．２６・・・酸化膜、２４・・・シリコン
窒化膜、２５・・・多結晶シリコン膜、２７・・・Ｎ型
のドレイン領域、３２・・・層間絶縁膜、３３・・・コ
ンタクトホール、３４・・・Ａノ配線。出願人代理人　弁理士　　鈴　江　武　彦第１図第　２　図

Claims

【特許請求の範囲】

（１）第１導電型の半導体基板と、この基板表面に設け
られた第２導電型のソース、ドレイン領域と、これらソ
ース、ドレイン領域間の前記基板表面にチャネル巾方向
に設けられた第２導電型の不純物層と、同基板上にゲー
ト酸化膜を介して設けられたゲート電極とを具備するこ
とを特徴とする半導体装置。
（２）第２導電型の不純物層がゲート酸化膜と密着して
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。