JP3125943B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Description
【０００１】
【産業上の利用分野】本発明は、一つの基板上にＮ形と
Ｐ形のＭＩＳＦＥＴが存在する電界効果型半導体装置、
例えば相補型電界効果型半導体装置の製造方法に関する
ものである。
Ｐ形のＭＩＳＦＥＴが存在する電界効果型半導体装置、
例えば相補型電界効果型半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】従来、代表的な相補型電界効果型半導体
装置には２種類のものがある。即ち、Ｎ形とＰ形のＭＩ
ＳＦＥＴのいずれも表面チャネル形のものを用いるもの
と、Ｎ形は表面チャネル、Ｐ形は埋め込みチャネル形の
ものを用いるものの２種類である。
装置には２種類のものがある。即ち、Ｎ形とＰ形のＭＩ
ＳＦＥＴのいずれも表面チャネル形のものを用いるもの
と、Ｎ形は表面チャネル、Ｐ形は埋め込みチャネル形の
ものを用いるものの２種類である。
【０００３】図６４は、従来技術の例であって、Ｐチャ
ネルＭＩＳＦＥＴのゲート電極として、ＮチャネルＭＩ
ＳＦＥＴと同じ形のポリシリコンを用いた相補型ＭＩＳ
ＦＥＴ構造の例であり、ＰチャネルＭＩＳＦＥＴは埋め
込み形チャネル構造となっている。即ち、図６４におい
て、２１はＰチャネルＭＩＳＦＥＴの埋め込みチャネル
を表わしている。
ネルＭＩＳＦＥＴのゲート電極として、ＮチャネルＭＩ
ＳＦＥＴと同じ形のポリシリコンを用いた相補型ＭＩＳ
ＦＥＴ構造の例であり、ＰチャネルＭＩＳＦＥＴは埋め
込み形チャネル構造となっている。即ち、図６４におい
て、２１はＰチャネルＭＩＳＦＥＴの埋め込みチャネル
を表わしている。
【０００４】Ｎ形は表面チャネル、Ｐ形は埋め込みチャ
ネル形のものを用いると、ゲート電極として同じＮ形の
ポリシリコンを用いることができ、製造上極めて有利と
なる（図６４参照）。しかしながら、埋め込みチャネル
形のＰ形ＭＩＳＦＥＴは、電流のオフ特性（サブスレッ
ショルド特性）が表面チャネル形と比較して悪く、また
短チャネル効果も出易く、閾値電圧制御も困難であると
いう欠点があった。
ネル形のものを用いると、ゲート電極として同じＮ形の
ポリシリコンを用いることができ、製造上極めて有利と
なる（図６４参照）。しかしながら、埋め込みチャネル
形のＰ形ＭＩＳＦＥＴは、電流のオフ特性（サブスレッ
ショルド特性）が表面チャネル形と比較して悪く、また
短チャネル効果も出易く、閾値電圧制御も困難であると
いう欠点があった。
【０００５】一方、Ｐ形のＭＩＳＦＥＴとして表面チャ
ネル形のものを用いるものの方は、相補型電界効果型半
導体装置を微細化し高性能化する上で有利であるが、Ｎ
形とＰ形のＭＩＳＦＥＴに異なる電極材料を用い、更に
それぞれ独立にゲート電極パタンを形成して異極ゲート
構造としなければならないという製造上の不利が有る。
従来この問題を解決するために、ゲート電極材料として
ノンドープのポリシリコンを用い、Ｎ、Ｐ両チャネル形
ＭＩＳＦＥＴのゲート電極パタンを１回のリソグラフィ
で同時に形成し、続いて、リソグラフィを用いてマスク
を形成しイオン注入法を用いて不純物の添加を行う工程
を２回行うことによって、Ｐチャネル形ＭＩＳＦＥＴ用
のゲート電極をＰ形ポリシリコンに、Ｎチャネル形ＭＩ
ＳＦＥＴ用のゲート電極をＮ形ポリシリコンにする方法
が一般的に行われている。この方法を採ることによっ
て、ゲート電極パタン形成のリソグラフィ工程を１回で
済ますことが出来る。
ネル形のものを用いるものの方は、相補型電界効果型半
導体装置を微細化し高性能化する上で有利であるが、Ｎ
形とＰ形のＭＩＳＦＥＴに異なる電極材料を用い、更に
それぞれ独立にゲート電極パタンを形成して異極ゲート
構造としなければならないという製造上の不利が有る。
従来この問題を解決するために、ゲート電極材料として
ノンドープのポリシリコンを用い、Ｎ、Ｐ両チャネル形
ＭＩＳＦＥＴのゲート電極パタンを１回のリソグラフィ
で同時に形成し、続いて、リソグラフィを用いてマスク
を形成しイオン注入法を用いて不純物の添加を行う工程
を２回行うことによって、Ｐチャネル形ＭＩＳＦＥＴ用
のゲート電極をＰ形ポリシリコンに、Ｎチャネル形ＭＩ
ＳＦＥＴ用のゲート電極をＮ形ポリシリコンにする方法
が一般的に行われている。この方法を採ることによっ
て、ゲート電極パタン形成のリソグラフィ工程を１回で
済ますことが出来る。
【０００６】しかしながら、上記方法では、微細化を進
めるためにゲート絶縁膜の厚さが薄くなると、添加不純
物が薄いゲート酸化膜を突き抜けて基板側へ入り易くな
るため、高温、長時間の不純物拡散処理を行ってゲート
絶縁膜とゲート電極ポリシリコンの界面付近まで十分に
不純物の濃度を高くすることが困難となる。ゲート絶縁
膜とゲート電極ポリシリコンの界面付近の不純物の濃度
が十分に高くないと、ＭＩＳＦＥＴをオン状態にした
時、ゲート電極のポリシリコンの中に厚い空乏層が生じ
ることとなりデバイスの電流駆動能力が低下し、好まし
くない。更に、微細化が進み、ＮチャネルＭＩＳＦＥＴ
とＰチャネルＭＩＳＦＥＴの能動領域の間隔が小さくな
ると、それぞれのゲート電極に添加された不純物が相互
にポリシリコン電極中を拡散し、反対側のゲート電極中
に入り易くなる。このためゲートポリシリコン中のキャ
リア密度が低下し、抵抗の増大を招く。このため、ゲー
ト電極の抵抗を下げるためにポリシリコンの上にシリサ
イド或いは金属層を設けることが必須となる。キャリア
密度の低下は、抵抗の増大のみならず先に述べた、ＭＩ
ＳＦＥＴをオン状態にした時に生じるゲート電極中の空
乏層を更に厚くするため好ましくないという問題点があ
る（図６５参照）。図６５において２２は低キャリア密
度領域を表わす。
めるためにゲート絶縁膜の厚さが薄くなると、添加不純
物が薄いゲート酸化膜を突き抜けて基板側へ入り易くな
るため、高温、長時間の不純物拡散処理を行ってゲート
絶縁膜とゲート電極ポリシリコンの界面付近まで十分に
不純物の濃度を高くすることが困難となる。ゲート絶縁
膜とゲート電極ポリシリコンの界面付近の不純物の濃度
が十分に高くないと、ＭＩＳＦＥＴをオン状態にした
時、ゲート電極のポリシリコンの中に厚い空乏層が生じ
ることとなりデバイスの電流駆動能力が低下し、好まし
くない。更に、微細化が進み、ＮチャネルＭＩＳＦＥＴ
とＰチャネルＭＩＳＦＥＴの能動領域の間隔が小さくな
ると、それぞれのゲート電極に添加された不純物が相互
にポリシリコン電極中を拡散し、反対側のゲート電極中
に入り易くなる。このためゲートポリシリコン中のキャ
リア密度が低下し、抵抗の増大を招く。このため、ゲー
ト電極の抵抗を下げるためにポリシリコンの上にシリサ
イド或いは金属層を設けることが必須となる。キャリア
密度の低下は、抵抗の増大のみならず先に述べた、ＭＩ
ＳＦＥＴをオン状態にした時に生じるゲート電極中の空
乏層を更に厚くするため好ましくないという問題点があ
る（図６５参照）。図６５において２２は低キャリア密
度領域を表わす。
【０００７】以上の問題を避けるためにＭＩＳＦＥＴの
ゲート電極材料として、ポリシリコン堆積時に不純物を
添加するドープドポリシリコンを使用すると、ゲート電
極形成工程を独立に２回行わなければならない。また、
このことによって、Ｎ形とＰ形のポリシリコン電極それ
ぞれに独立にコンタクトホールを開ける必要が生じ、微
細化する上で不利となるという問題点があった。
ゲート電極材料として、ポリシリコン堆積時に不純物を
添加するドープドポリシリコンを使用すると、ゲート電
極形成工程を独立に２回行わなければならない。また、
このことによって、Ｎ形とＰ形のポリシリコン電極それ
ぞれに独立にコンタクトホールを開ける必要が生じ、微
細化する上で不利となるという問題点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的の１つ
は、従来イオン注入法を用いて製造されてきた、ポリシ
リコンをゲート電極とする異極ゲート構造の相補型電界
効果型半導体装置のゲートパタンと同じゲートパタンを
有する、堆積時に不純物を添加するドープドポリシリコ
ンをゲート電極材料とする異極ゲート構造の相補型電界
効果型半導体装置の製造方法を提供することにある。
は、従来イオン注入法を用いて製造されてきた、ポリシ
リコンをゲート電極とする異極ゲート構造の相補型電界
効果型半導体装置のゲートパタンと同じゲートパタンを
有する、堆積時に不純物を添加するドープドポリシリコ
ンをゲート電極材料とする異極ゲート構造の相補型電界
効果型半導体装置の製造方法を提供することにある。
【０００９】本発明の別の目的の１つは、従来のイオン
注入法による製造方法と同等或いは１回少ない２回のリ
ソグラフィ工程によって製造することを可能とする、堆
積時に不純物を添加するドープドポリシリコンをゲート
電極材料とする異極ゲート構造の相補型電界効果型半導
体装置の製造方法を提供することにある。
注入法による製造方法と同等或いは１回少ない２回のリ
ソグラフィ工程によって製造することを可能とする、堆
積時に不純物を添加するドープドポリシリコンをゲート
電極材料とする異極ゲート構造の相補型電界効果型半導
体装置の製造方法を提供することにある。
【００１０】本発明の更に別の目的の１つは、Ｎチャネ
ル用ゲート電極であるＮ形ポリシリコンとＰチャネル用
ゲート電極であるＰ形ポリシリコンの境界に、それぞれ
のポリシリコン中の異なる不純物が引き続く熱処理工程
の間に相互に拡散することを防止するための障壁とな
る、狭い領域が存在するゲート電極構造を有する相補型
電界効果型半導体装置の製造方法を提供することにあ
る。
ル用ゲート電極であるＮ形ポリシリコンとＰチャネル用
ゲート電極であるＰ形ポリシリコンの境界に、それぞれ
のポリシリコン中の異なる不純物が引き続く熱処理工程
の間に相互に拡散することを防止するための障壁とな
る、狭い領域が存在するゲート電極構造を有する相補型
電界効果型半導体装置の製造方法を提供することにあ
る。
【００１１】本発明の更に別の目的の１つは、薄い絶縁
領域によって隔てられている両ゲート電極用ポリシリコ
ンの境界上にコンタクトホールを形成することによっ
て、１つのコンタクトホールで両ゲート電極用ポリシリ
コンとのコンタクトを取る構造を有することを特徴とす
る相補型電界効果型半導体装置の製造方法を提供するこ
とにある。
領域によって隔てられている両ゲート電極用ポリシリコ
ンの境界上にコンタクトホールを形成することによっ
て、１つのコンタクトホールで両ゲート電極用ポリシリ
コンとのコンタクトを取る構造を有することを特徴とす
る相補型電界効果型半導体装置の製造方法を提供するこ
とにある。
【００１２】本発明の更に別の目的の１つは、Ｐチャネ
ル形とＮチャネル形のＭＩＳＦＥＴにそれぞれ膜厚の異
なる最適のゲート酸化膜を用いた相補型電界効果型半導
体装置の製造方法を提供することにある。
ル形とＮチャネル形のＭＩＳＦＥＴにそれぞれ膜厚の異
なる最適のゲート酸化膜を用いた相補型電界効果型半導
体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】（１）本発明の第１の特
徴は、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥ
Ｔのゲート電極に、それぞれ異なる不純物をポリシリコ
ン堆積時に添加したドープドポリシリコンを使用し、更
にそれぞれのポリシリコンの一部が、それぞれのポリシ
リコン中の不純物が相互に拡散するのを防ぐ薄い絶縁領
域を間に挟んで接していることを特徴とする。
徴は、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥ
Ｔのゲート電極に、それぞれ異なる不純物をポリシリコ
ン堆積時に添加したドープドポリシリコンを使用し、更
にそれぞれのポリシリコンの一部が、それぞれのポリシ
リコン中の不純物が相互に拡散するのを防ぐ薄い絶縁領
域を間に挟んで接していることを特徴とする。
【００１４】（２）本発明の第２の特徴は、Ｎチャネル
ＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのそれぞれに異
なる不純物をポリシリコン堆積時に添加したドープドポ
リシリコンを使用した異極ゲート構造であるにもかかわ
らず、ゲートパタンとして従来行われているイオン注入
法によって不純物を添加したものと同等のままでかつ使
用するリソグラフィの層数は同等或いは１層少なくする
ことを可能とすることにある。
ＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのそれぞれに異
なる不純物をポリシリコン堆積時に添加したドープドポ
リシリコンを使用した異極ゲート構造であるにもかかわ
らず、ゲートパタンとして従来行われているイオン注入
法によって不純物を添加したものと同等のままでかつ使
用するリソグラフィの層数は同等或いは１層少なくする
ことを可能とすることにある。
【００１５】（３）本発明の第３の特徴は、Ｎチャネル
ＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのそれぞれに異
なる不純物をポリシリコン堆積時に添加したドープドポ
リシリコンを使用した異極ゲート構造であるにもかかわ
らず、ゲート上のコンタクトホールパタンとしては従来
行われているイオン注入法によるものと同じものを使用
することを可能にすることにある。
ＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのそれぞれに異
なる不純物をポリシリコン堆積時に添加したドープドポ
リシリコンを使用した異極ゲート構造であるにもかかわ
らず、ゲート上のコンタクトホールパタンとしては従来
行われているイオン注入法によるものと同じものを使用
することを可能にすることにある。
【００１６】（４）本発明の第４の特徴は、Ｎチャネル
ＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのそれぞれに最
適なゲート酸化膜厚の使用を可能とすることにある。
ＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのそれぞれに最
適なゲート酸化膜厚の使用を可能とすることにある。
【００１７】本発明の構成は例えば下記に示す通りであ
る。即ち、半導体装置（図１）の製造方法に係り、同じ
半導体基板（１）上にＮチャネル形ＭＩＳＦＥＴとＰチ
ャネル形ＭＩＳＦＥＴのそれぞれの領域を確定するウェ
ル（３，２）形成の工程（図４）と、Ｎ（或いはＰ）チ
ャネル形ＭＩＳＦＥＴのゲート酸化後のＮ（或いはＰ）
チャネル形ＭＩＳＦＥＴのゲート電極用の堆積時にＮ
（或いはＰ）形不純物を添加したポリシリコン（９）膜
堆積の工程（図５；図５はＮチャネル形ＭＩＳＦＥＴの
ゲート電極ポリシリコンの堆積例である。）と、Ｐ（或
いはＮ）チャネル形ＭＩＳＦＥＴ領域上のＮ（或いは
Ｐ）形不純物を添加したポリシリコン（９）のみをエッ
チングにより除去する工程（図６，図７；図６，図７は
Ｐチャネル形ＭＩＳＦＥＴ領域上のポリシリコンの除去
例である。）と、Ｐ（或いはＮ）チャネル形ＭＩＳＦＥ
Ｔのゲート酸化と同時にＮ（或いはＰ）チャネルＭＩＳ
ＦＥＴ領域上に残ったポリシリコン表面を酸化する工程
（図８；図８はＮチャネルＭＩＳＦＥＴ領域上のポリシ
リコンの酸化例である。）と、全面にＰ（或いはＮ）チ
ャネル形ＭＩＳＦＥＴのゲート電極用のＰ（或いはＮ）
形不純物を添加したポリシリコン膜（８）を堆積した
後、既に堆積されているＮ（或いはＰ）チャネル形ＭＩ
ＳＦＥＴ用のポリシリコン（９）上に堆積されたＰ（或
いはＮ）形不純物を添加したポリシリコン（８）を除去
する工程（図９〜図１３；図９〜図１３はＮチャネル形
ＭＩＳＦＥＴ用のポリシリコン上に堆積されたＰ（或い
はＮ）形不純物を添加したポリシリコンの除去例であ
る。）と、ゲート電極パタンをリソグラフィ技術を用い
て形成し、レジスト（１３）をマスクとしてＮチャネル
形とＰチャネル形のＭＩＳＦＥＴのゲート電極用ポリシ
リコン（８，９）を同時に加工する工程（図１４〜図２
１）とからなることを特徴とする半導体装置（図１）の
製造方法としての構成を有するものである。
る。即ち、半導体装置（図１）の製造方法に係り、同じ
半導体基板（１）上にＮチャネル形ＭＩＳＦＥＴとＰチ
ャネル形ＭＩＳＦＥＴのそれぞれの領域を確定するウェ
ル（３，２）形成の工程（図４）と、Ｎ（或いはＰ）チ
ャネル形ＭＩＳＦＥＴのゲート酸化後のＮ（或いはＰ）
チャネル形ＭＩＳＦＥＴのゲート電極用の堆積時にＮ
（或いはＰ）形不純物を添加したポリシリコン（９）膜
堆積の工程（図５；図５はＮチャネル形ＭＩＳＦＥＴの
ゲート電極ポリシリコンの堆積例である。）と、Ｐ（或
いはＮ）チャネル形ＭＩＳＦＥＴ領域上のＮ（或いは
Ｐ）形不純物を添加したポリシリコン（９）のみをエッ
チングにより除去する工程（図６，図７；図６，図７は
Ｐチャネル形ＭＩＳＦＥＴ領域上のポリシリコンの除去
例である。）と、Ｐ（或いはＮ）チャネル形ＭＩＳＦＥ
Ｔのゲート酸化と同時にＮ（或いはＰ）チャネルＭＩＳ
ＦＥＴ領域上に残ったポリシリコン表面を酸化する工程
（図８；図８はＮチャネルＭＩＳＦＥＴ領域上のポリシ
リコンの酸化例である。）と、全面にＰ（或いはＮ）チ
ャネル形ＭＩＳＦＥＴのゲート電極用のＰ（或いはＮ）
形不純物を添加したポリシリコン膜（８）を堆積した
後、既に堆積されているＮ（或いはＰ）チャネル形ＭＩ
ＳＦＥＴ用のポリシリコン（９）上に堆積されたＰ（或
いはＮ）形不純物を添加したポリシリコン（８）を除去
する工程（図９〜図１３；図９〜図１３はＮチャネル形
ＭＩＳＦＥＴ用のポリシリコン上に堆積されたＰ（或い
はＮ）形不純物を添加したポリシリコンの除去例であ
る。）と、ゲート電極パタンをリソグラフィ技術を用い
て形成し、レジスト（１３）をマスクとしてＮチャネル
形とＰチャネル形のＭＩＳＦＥＴのゲート電極用ポリシ
リコン（８，９）を同時に加工する工程（図１４〜図２
１）とからなることを特徴とする半導体装置（図１）の
製造方法としての構成を有するものである。
【００１８】或いはまた、上記半導体装置（図１）の別
の製造方法に係り、同じ半導体基板（１）上にＮチャネ
ル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞ
れの領域を確定するウェル（３，２）形成の工程（図
４）と、Ｎ（或いはＰ）チャネル形ＭＩＳＦＥＴのゲー
ト酸化後のＮ（或いはＰ）チャネル形ＭＩＳＦＥＴのゲ
ート電極用の堆積時にＮ（或いはＰ）形不純物を添加し
たポリシリコン（９）膜堆積の工程（図５；図５はＮチ
ャネル形ＭＩＳＦＥＴのゲート電極ポリシリコンの堆積
例である。）と、前記ポリシリコン（９）膜の表面を薄
く酸化して酸化膜（１０）を形成後、全面に窒化膜（１
４）を堆積する工程（図２８）と、Ｎ（或いはＰ）チャ
ネルＭＩＳＦＥＴ領域上にリソグラフィ技術を用いてエ
ッチングマスク（１３）を形成し、このマスク（１３）
を用いて窒化膜（１４）と薄い酸化膜（１０）をエッチ
ングする工程（図２９，図３０；図２９，図３０はＮチ
ャネルＭＩＳＦＥＴ領域上にエッチングマスクを形成し
た例である。）と、レジスト（１３）を除去後、窒化膜
（１４）をエッチングマスクとしてＮ（或いはＰ）形不
純物を添加したポリシリコン（９）をエッチングし除去
する工程（図３１；図３１はＮ形不純物を添加したポリ
シリコンをエッチングした例である。）と、Ｎ（或いは
Ｐ）チャネルＭＩＳＦＥＴのゲート酸化膜形成の際に酸
化した酸化膜（１９）を除去し、Ｐ（或いはＮ）チャネ
ルＭＩＳＦＥＴ用のゲート酸化を行ない酸化膜（２０）
を形成し、同時にＮ（或いはＰ）形不純物を添加したポ
リシリコン（９）の側壁も酸化し、引き続いて堆積され
るＰ（或いはＮ）チャネルＭＩＳＦＥＴのゲート電極用
のボロンドープポリシリコン（８）との境界に相互に不
純物が拡散することを防止する狭い領域を形成する工程
（図３２；図３２はＰチャネルＭＩＳＦＥＴ用のゲート
酸化を行ない、Ｎ形不純物を添加したポリシリコンの側
壁を酸化した例である。）と、Ｐ（或いはＮ）形不純物
を添加したポリシリコン（８）をＮ（或いはＰ）形不純
物を添加したポリシリコン（９）よりやや厚めに堆積す
る工程（図３３；図３３はＰ形不純物を添加したポリシ
リコンをＮ形不純物を添加したポリシリコンよりやや厚
めに堆積した例である。）と、メカノケミカルポリッシ
ング法を用いて、窒化膜（１４）をストッパとしてＰ
（或いはＮ）形不純物を添加したポリシリコン（８）を
研磨する工程（図３４；図３４はＰ形不純物を添加した
ポリシリコンを研磨した例である。）と、窒化膜（１
４）を熱リン酸で除去した後、全面に薄い酸化膜（１
０）を形成する工程（図３５）と、ゲート電極パタンを
リソグラフィ技術を用いて形成し、レジスト（１３）を
マスクとしてＮチャネル形とＰチャネル形のＭＩＳＦＥ
Ｔのゲート電極用ポリシリコン（９，８）を同時に加工
する工程（図１４〜図２３）と、層間絶縁膜（１１）を
堆積し、一部或いは全部のコンタクトホールの底面がＮ
チャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦＥＴの
ゲートポリシリコン（９，８）の両方に掛かる位置にコ
ンタクトホールを形成する工程（図２４〜図２５）と、
コンタクトホール内に金属（１２）を埋め込むことによ
ってＮチャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦ
ＥＴのゲートポリシリコン（９，８）の間を電気的に導
通させる工程（図２６〜図２７）とからなることを特徴
とする半導体装置（図１）の製造方法としての構成を有
するものである。
の製造方法に係り、同じ半導体基板（１）上にＮチャネ
ル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞ
れの領域を確定するウェル（３，２）形成の工程（図
４）と、Ｎ（或いはＰ）チャネル形ＭＩＳＦＥＴのゲー
ト酸化後のＮ（或いはＰ）チャネル形ＭＩＳＦＥＴのゲ
ート電極用の堆積時にＮ（或いはＰ）形不純物を添加し
たポリシリコン（９）膜堆積の工程（図５；図５はＮチ
ャネル形ＭＩＳＦＥＴのゲート電極ポリシリコンの堆積
例である。）と、前記ポリシリコン（９）膜の表面を薄
く酸化して酸化膜（１０）を形成後、全面に窒化膜（１
４）を堆積する工程（図２８）と、Ｎ（或いはＰ）チャ
ネルＭＩＳＦＥＴ領域上にリソグラフィ技術を用いてエ
ッチングマスク（１３）を形成し、このマスク（１３）
を用いて窒化膜（１４）と薄い酸化膜（１０）をエッチ
ングする工程（図２９，図３０；図２９，図３０はＮチ
ャネルＭＩＳＦＥＴ領域上にエッチングマスクを形成し
た例である。）と、レジスト（１３）を除去後、窒化膜
（１４）をエッチングマスクとしてＮ（或いはＰ）形不
純物を添加したポリシリコン（９）をエッチングし除去
する工程（図３１；図３１はＮ形不純物を添加したポリ
シリコンをエッチングした例である。）と、Ｎ（或いは
Ｐ）チャネルＭＩＳＦＥＴのゲート酸化膜形成の際に酸
化した酸化膜（１９）を除去し、Ｐ（或いはＮ）チャネ
ルＭＩＳＦＥＴ用のゲート酸化を行ない酸化膜（２０）
を形成し、同時にＮ（或いはＰ）形不純物を添加したポ
リシリコン（９）の側壁も酸化し、引き続いて堆積され
るＰ（或いはＮ）チャネルＭＩＳＦＥＴのゲート電極用
のボロンドープポリシリコン（８）との境界に相互に不
純物が拡散することを防止する狭い領域を形成する工程
（図３２；図３２はＰチャネルＭＩＳＦＥＴ用のゲート
酸化を行ない、Ｎ形不純物を添加したポリシリコンの側
壁を酸化した例である。）と、Ｐ（或いはＮ）形不純物
を添加したポリシリコン（８）をＮ（或いはＰ）形不純
物を添加したポリシリコン（９）よりやや厚めに堆積す
る工程（図３３；図３３はＰ形不純物を添加したポリシ
リコンをＮ形不純物を添加したポリシリコンよりやや厚
めに堆積した例である。）と、メカノケミカルポリッシ
ング法を用いて、窒化膜（１４）をストッパとしてＰ
（或いはＮ）形不純物を添加したポリシリコン（８）を
研磨する工程（図３４；図３４はＰ形不純物を添加した
ポリシリコンを研磨した例である。）と、窒化膜（１
４）を熱リン酸で除去した後、全面に薄い酸化膜（１
０）を形成する工程（図３５）と、ゲート電極パタンを
リソグラフィ技術を用いて形成し、レジスト（１３）を
マスクとしてＮチャネル形とＰチャネル形のＭＩＳＦＥ
Ｔのゲート電極用ポリシリコン（９，８）を同時に加工
する工程（図１４〜図２３）と、層間絶縁膜（１１）を
堆積し、一部或いは全部のコンタクトホールの底面がＮ
チャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦＥＴの
ゲートポリシリコン（９，８）の両方に掛かる位置にコ
ンタクトホールを形成する工程（図２４〜図２５）と、
コンタクトホール内に金属（１２）を埋め込むことによ
ってＮチャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦ
ＥＴのゲートポリシリコン（９，８）の間を電気的に導
通させる工程（図２６〜図２７）とからなることを特徴
とする半導体装置（図１）の製造方法としての構成を有
するものである。
【００１９】更に、本発明の構成は例えば、上記半導体
装置（図２）の製造方法に係り、同じ半導体基板（１）
上にＮチャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦ
ＥＴのそれぞれの領域を確定するウェル（３，２）形成
の工程（図４）と、Ｎ（或いはＰ）チャネル形ＭＩＳＦ
ＥＴのゲート酸化後のＮ（或いはＰ）チャネル形ＭＩＳ
ＦＥＴのゲート電極用のＮ（或いはＰ）形不純物を添加
したポリシリコン（９）膜堆積の工程（図５；図５はＮ
チャネル形ＭＩＳＦＥＴのゲート電極用ポリシリコン膜
を堆積した例である。）と、Ｐ（或いはＮ）チャネル形
ＭＩＳＦＥＴ領域上のポリシリコン（９）のみをエッチ
ングにより除去する工程（図６，図７；図６，図７はＰ
チャネル形ＭＩＳＦＥＴ領域上のポリシリコンの除去例
である。）と、Ｐ（或いはＮ）チャネル形ＭＩＳＦＥＴ
のゲート酸化と同時にＮ（或いはＰ）チャネルＭＩＳＦ
ＥＴ領域上に残ったポリシリコン表面を酸化する工程
（図８；図８はＰチャネルＭＩＳＦＥＴのゲート酸化と
同時にＮチャネルＭＩＳＦＥＴ領域上に残ったポリシリ
コン表面を酸化した例である。）と、全面にＰ（或いは
Ｎ）チャネル形ＭＩＳＦＥＴのゲート電極用のＰ（或い
はＮ）形不純物を添加したポリシリコン膜（８）を堆積
した後、既に堆積されているＮ（或いはＰ）チャネル形
ＭＩＳＦＥＴのゲート電極用のポリシリコン（９）上に
堆積されたＰ（或いはＮ）形の不純物を添加したポリシ
リコン（８）を除去する工程（図９〜図１３；図９〜図
１３はＮチャネル形ＭＩＳＦＥＴのゲート電極用ポリシ
リコン上に堆積された、Ｐ形不純物を添加したポリシリ
コンを除去する例である。）と、基板全面に覆っている
Ｎチャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦＥＴ
用のゲートポリシリコン（９，８）の表面にシリサイド
層或いは金属膜（１５）を形成する工程（図３６〜図３
８）と、ゲート電極パタンをリソグラフィ技術を用いて
形成し、レジスト（１３）をマスクとしてＮチャネル形
とＰチャネル形のＭＩＳＦＥＴのゲート電極用のシリサ
イド層（１５）とポリシリコン（８，９）或いは金属膜
（１５）とポリシリコン（８，９）を同時に加工する工
程（図３９〜図４１）とからなることを特徴とする半導
体装置（図２）の製造方法としての構成を有するもので
あり、或いはまた、
装置（図２）の製造方法に係り、同じ半導体基板（１）
上にＮチャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦ
ＥＴのそれぞれの領域を確定するウェル（３，２）形成
の工程（図４）と、Ｎ（或いはＰ）チャネル形ＭＩＳＦ
ＥＴのゲート酸化後のＮ（或いはＰ）チャネル形ＭＩＳ
ＦＥＴのゲート電極用のＮ（或いはＰ）形不純物を添加
したポリシリコン（９）膜堆積の工程（図５；図５はＮ
チャネル形ＭＩＳＦＥＴのゲート電極用ポリシリコン膜
を堆積した例である。）と、Ｐ（或いはＮ）チャネル形
ＭＩＳＦＥＴ領域上のポリシリコン（９）のみをエッチ
ングにより除去する工程（図６，図７；図６，図７はＰ
チャネル形ＭＩＳＦＥＴ領域上のポリシリコンの除去例
である。）と、Ｐ（或いはＮ）チャネル形ＭＩＳＦＥＴ
のゲート酸化と同時にＮ（或いはＰ）チャネルＭＩＳＦ
ＥＴ領域上に残ったポリシリコン表面を酸化する工程
（図８；図８はＰチャネルＭＩＳＦＥＴのゲート酸化と
同時にＮチャネルＭＩＳＦＥＴ領域上に残ったポリシリ
コン表面を酸化した例である。）と、全面にＰ（或いは
Ｎ）チャネル形ＭＩＳＦＥＴのゲート電極用のＰ（或い
はＮ）形不純物を添加したポリシリコン膜（８）を堆積
した後、既に堆積されているＮ（或いはＰ）チャネル形
ＭＩＳＦＥＴのゲート電極用のポリシリコン（９）上に
堆積されたＰ（或いはＮ）形の不純物を添加したポリシ
リコン（８）を除去する工程（図９〜図１３；図９〜図
１３はＮチャネル形ＭＩＳＦＥＴのゲート電極用ポリシ
リコン上に堆積された、Ｐ形不純物を添加したポリシリ
コンを除去する例である。）と、基板全面に覆っている
Ｎチャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦＥＴ
用のゲートポリシリコン（９，８）の表面にシリサイド
層或いは金属膜（１５）を形成する工程（図３６〜図３
８）と、ゲート電極パタンをリソグラフィ技術を用いて
形成し、レジスト（１３）をマスクとしてＮチャネル形
とＰチャネル形のＭＩＳＦＥＴのゲート電極用のシリサ
イド層（１５）とポリシリコン（８，９）或いは金属膜
（１５）とポリシリコン（８，９）を同時に加工する工
程（図３９〜図４１）とからなることを特徴とする半導
体装置（図２）の製造方法としての構成を有するもので
あり、或いはまた、
【００２０】上記半導体装置（図２）の別の製造方法に
係り、同じ半導体基板（１）上にＮチャネル形ＭＩＳＦ
ＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞれの領域を確
定するウェル（３，２）形成の工程（図４）と、Ｎ（或
いはＰ）チャネル形ＭＩＳＦＥＴのゲート酸化後のＮ
（或いはＰ）チャネル形ＭＩＳＦＥＴのゲート電極用の
Ｎ（或いはＰ）形不純物を添加したポリシリコン膜
（９）堆積の工程（図５；図５はＮチャネル形ＭＩＳＦ
ＥＴのゲート電極用ポリシリコン膜を堆積した例であ
る。）と、Ｐ（或いはＮ）チャネル形ＭＩＳＦＥＴ領域
上のポリシリコン（９）のみをエッチングにより除去す
る工程（図６〜図７；図６〜図７はＰチャネル形ＭＩＳ
ＦＥＴ領域上のポリシリコンの除去例である。）と、Ｐ
（或いはＮ）チャネル形ＭＩＳＦＥＴのゲート酸化と同
時にＮ（或いはＰ）チャネルＭＩＳＦＥＴ領域上に残っ
たポリシリコン（９）表面を酸化する工程（図８；図８
はＰチャネルＭＩＳＦＥＴのゲート酸化と同時にＮチャ
ネルＭＩＳＦＥＴ領域上に残ったポリシリコン表面を酸
化した例である。）と、全面にＰ（或いはＮ）チャネル
形ＭＩＳＦＥＴのゲート電極用のＰ（或いはＮ）形不純
物を添加したポリシリコン膜（８）を堆積した後（図
９；図９は全面にＰ形不純物を添加したポリシリコンを
堆積した例である。）、既に堆積されているＮ（或いは
Ｐ）チャネル形ＭＩＳＦＥＴ用のポリシリコン（９）上
に堆積されたポリシリコン（８）を除去する工程（図１
０〜図１４；図１０〜図１４はＮチャネル形ＭＩＳＦＥ
Ｔ用のポリシリコン上のポリシリコンを除去する例であ
る。）と、ゲート電極パタンをリソグラフィ技術を用い
て形成し、レジスト（１３）をマスクとしてＮチャネル
形とＰチャネル形のＭＩＳＦＥＴのゲート電極用ポリシ
リコン（９，８）を同時に加工する工程（図１５〜図２
３）と、加工されたゲート用ポリシリコン（８，９）の
上面にのみシリサイド層或いは金属膜（１５）を選択的
に成長させる工程（図４４〜図４６）とからなることを
特徴とする半導体装置（図２）の製造方法としての構成
を有するものである。
係り、同じ半導体基板（１）上にＮチャネル形ＭＩＳＦ
ＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞれの領域を確
定するウェル（３，２）形成の工程（図４）と、Ｎ（或
いはＰ）チャネル形ＭＩＳＦＥＴのゲート酸化後のＮ
（或いはＰ）チャネル形ＭＩＳＦＥＴのゲート電極用の
Ｎ（或いはＰ）形不純物を添加したポリシリコン膜
（９）堆積の工程（図５；図５はＮチャネル形ＭＩＳＦ
ＥＴのゲート電極用ポリシリコン膜を堆積した例であ
る。）と、Ｐ（或いはＮ）チャネル形ＭＩＳＦＥＴ領域
上のポリシリコン（９）のみをエッチングにより除去す
る工程（図６〜図７；図６〜図７はＰチャネル形ＭＩＳ
ＦＥＴ領域上のポリシリコンの除去例である。）と、Ｐ
（或いはＮ）チャネル形ＭＩＳＦＥＴのゲート酸化と同
時にＮ（或いはＰ）チャネルＭＩＳＦＥＴ領域上に残っ
たポリシリコン（９）表面を酸化する工程（図８；図８
はＰチャネルＭＩＳＦＥＴのゲート酸化と同時にＮチャ
ネルＭＩＳＦＥＴ領域上に残ったポリシリコン表面を酸
化した例である。）と、全面にＰ（或いはＮ）チャネル
形ＭＩＳＦＥＴのゲート電極用のＰ（或いはＮ）形不純
物を添加したポリシリコン膜（８）を堆積した後（図
９；図９は全面にＰ形不純物を添加したポリシリコンを
堆積した例である。）、既に堆積されているＮ（或いは
Ｐ）チャネル形ＭＩＳＦＥＴ用のポリシリコン（９）上
に堆積されたポリシリコン（８）を除去する工程（図１
０〜図１４；図１０〜図１４はＮチャネル形ＭＩＳＦＥ
Ｔ用のポリシリコン上のポリシリコンを除去する例であ
る。）と、ゲート電極パタンをリソグラフィ技術を用い
て形成し、レジスト（１３）をマスクとしてＮチャネル
形とＰチャネル形のＭＩＳＦＥＴのゲート電極用ポリシ
リコン（９，８）を同時に加工する工程（図１５〜図２
３）と、加工されたゲート用ポリシリコン（８，９）の
上面にのみシリサイド層或いは金属膜（１５）を選択的
に成長させる工程（図４４〜図４６）とからなることを
特徴とする半導体装置（図２）の製造方法としての構成
を有するものである。
【００２１】更に、本発明の構成は例えば、上記半導体
装置（図３）の製造方法に係り、同じ半導体基板（１）
上にＮチャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦ
ＥＴのそれぞれの領域を確定するウェル（３，２）形成
の工程（図４）と、Ｎ（或いはＰ）チャネル形ＭＩＳＦ
ＥＴのゲート酸化後のＮ（或いはＰ）チャネル形ＭＩＳ
ＦＥＴのゲート電極用のＮ（或いはＰ）形不純物を添加
したポリシリコン膜（９）堆積の工程（図５；図５はＮ
チャネル形ＭＩＳＦＥＴのゲート電極用ポリシリコン膜
を堆積した例である。）と、Ｐ（或いはＮ）チャネル形
ＭＩＳＦＥＴ領域上のポリシリコン（９）のみをエッチ
ングにより除去する工程（図６〜図７；図６〜図７はＰ
チャネル形ＭＩＳＦＥＴ領域上のポリシリコンの除去例
である。）と、必要に応じてＰ（或いはＮ）チャネル形
ＭＩＳＦＥＴのゲート酸化膜（２０）をＮ（或いはＰ）
チャネルＭＩＳＦＥＴの酸化膜（１９）と異なる膜厚に
酸化形成すると同時にＮ（或いはＰ）チャネルＭＩＳＦ
ＥＴ領域上に残ったポリシリコン（９）の表面を酸化す
る工程（図８；図８はＰチャネルＭＩＳＦＥＴのゲート
酸化と同時にＮチャネルＭＩＳＦＥＴ領域上に残ったポ
リシリコンの表面を酸化した例である。）と、全面にＰ
（或いはＮ）チャネル形ＭＩＳＦＥＴのゲート電極用の
Ｐ（或いはＮ）形不純物を添加したポリシリコン膜
（８）を堆積した後（図９，図４８；図９，図４８は全
面にＰ形不純物を添加したポリシリコンを堆積した例で
ある。）、既に堆積されているＮ（或いはＰ）チャネル
形ＭＩＳＦＥＴ用のポリシリコン上に堆積されたポリシ
リコン（８）を除去する工程（図４９〜図５０；図４９
〜図５０はＮチャネル形ＭＩＳＦＥＴ用のポリシリコン
上のポリシリコンを除去する例である。）と、ゲート電
極パタンをリソグラフィ技術を用いて形成し（図５１〜
図５５）、レジスト（１３）をマスクとしてＮチャネル
形とＰチャネル形のＭＩＳＦＥＴのゲート電極用ポリシ
リコン（９，８）を同時に加工する工程（図５６〜図６
３）とからなることを特徴とする半導体装置（図３）の
製造方法としての構成を有するものである。
装置（図３）の製造方法に係り、同じ半導体基板（１）
上にＮチャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦ
ＥＴのそれぞれの領域を確定するウェル（３，２）形成
の工程（図４）と、Ｎ（或いはＰ）チャネル形ＭＩＳＦ
ＥＴのゲート酸化後のＮ（或いはＰ）チャネル形ＭＩＳ
ＦＥＴのゲート電極用のＮ（或いはＰ）形不純物を添加
したポリシリコン膜（９）堆積の工程（図５；図５はＮ
チャネル形ＭＩＳＦＥＴのゲート電極用ポリシリコン膜
を堆積した例である。）と、Ｐ（或いはＮ）チャネル形
ＭＩＳＦＥＴ領域上のポリシリコン（９）のみをエッチ
ングにより除去する工程（図６〜図７；図６〜図７はＰ
チャネル形ＭＩＳＦＥＴ領域上のポリシリコンの除去例
である。）と、必要に応じてＰ（或いはＮ）チャネル形
ＭＩＳＦＥＴのゲート酸化膜（２０）をＮ（或いはＰ）
チャネルＭＩＳＦＥＴの酸化膜（１９）と異なる膜厚に
酸化形成すると同時にＮ（或いはＰ）チャネルＭＩＳＦ
ＥＴ領域上に残ったポリシリコン（９）の表面を酸化す
る工程（図８；図８はＰチャネルＭＩＳＦＥＴのゲート
酸化と同時にＮチャネルＭＩＳＦＥＴ領域上に残ったポ
リシリコンの表面を酸化した例である。）と、全面にＰ
（或いはＮ）チャネル形ＭＩＳＦＥＴのゲート電極用の
Ｐ（或いはＮ）形不純物を添加したポリシリコン膜
（８）を堆積した後（図９，図４８；図９，図４８は全
面にＰ形不純物を添加したポリシリコンを堆積した例で
ある。）、既に堆積されているＮ（或いはＰ）チャネル
形ＭＩＳＦＥＴ用のポリシリコン上に堆積されたポリシ
リコン（８）を除去する工程（図４９〜図５０；図４９
〜図５０はＮチャネル形ＭＩＳＦＥＴ用のポリシリコン
上のポリシリコンを除去する例である。）と、ゲート電
極パタンをリソグラフィ技術を用いて形成し（図５１〜
図５５）、レジスト（１３）をマスクとしてＮチャネル
形とＰチャネル形のＭＩＳＦＥＴのゲート電極用ポリシ
リコン（９，８）を同時に加工する工程（図５６〜図６
３）とからなることを特徴とする半導体装置（図３）の
製造方法としての構成を有するものである。
【００２２】
【実施例】本発明の実施例は半導体装置としての構造を
実現するための製造方法からなり、図面との対応は以下
の通りである。図１，図２及び図３は本発明のそれぞれ
第１，第２及び第３の実施例に対応した構造実施例であ
る。これに対して製造方法の実施例は以下の５つであ
る。即ち、図１に示した実施例１を実現するための半導
体装置の製造方法としての実施例４及び実施例５、図２
に示した実施例２を実現するための半導体装置の製造方
法としての実施例６及び実施例７、そして図３に示した
実施例３を実現するための半導体装置の製造方法として
の実施例８である。それぞれの製造方法の実施例４〜８
の図面との対応は以下の通りである。即ち、実施例４は
図４〜図２７、実施例５は図４〜図５及び図２８〜図３
５及び図１４〜図２７、実施例６は図４〜図１３もしく
は図４〜図５及び図１８〜図３４及び図３６〜図４３及
び図２５〜図２７、実施例７は図４〜図２３及び図４４
〜図４７及び図４２〜図４３、実施例８は図４〜図９及
び図４８〜図６３及び図１７〜図２７を変形した工程図
（図３）に対応している。なお、実施例は、幾つかの例
示であって、本発明の精神を逸脱しない範囲で種々の変
更或いは改良を行いうることは言うまでもない。また、
本実施例では、ＮチャネルＭＩＳＦＥＴとＰチャネルＭ
ＩＳＦＥＴのゲート電極の間に存在する薄い絶縁領域
に、シリコン酸化物が充填されている場合を述べるが、
これはあくまでも例示であり、用いる材料に制限はな
い。
実現するための製造方法からなり、図面との対応は以下
の通りである。図１，図２及び図３は本発明のそれぞれ
第１，第２及び第３の実施例に対応した構造実施例であ
る。これに対して製造方法の実施例は以下の５つであ
る。即ち、図１に示した実施例１を実現するための半導
体装置の製造方法としての実施例４及び実施例５、図２
に示した実施例２を実現するための半導体装置の製造方
法としての実施例６及び実施例７、そして図３に示した
実施例３を実現するための半導体装置の製造方法として
の実施例８である。それぞれの製造方法の実施例４〜８
の図面との対応は以下の通りである。即ち、実施例４は
図４〜図２７、実施例５は図４〜図５及び図２８〜図３
５及び図１４〜図２７、実施例６は図４〜図１３もしく
は図４〜図５及び図１８〜図３４及び図３６〜図４３及
び図２５〜図２７、実施例７は図４〜図２３及び図４４
〜図４７及び図４２〜図４３、実施例８は図４〜図９及
び図４８〜図６３及び図１７〜図２７を変形した工程図
（図３）に対応している。なお、実施例は、幾つかの例
示であって、本発明の精神を逸脱しない範囲で種々の変
更或いは改良を行いうることは言うまでもない。また、
本実施例では、ＮチャネルＭＩＳＦＥＴとＰチャネルＭ
ＩＳＦＥＴのゲート電極の間に存在する薄い絶縁領域
に、シリコン酸化物が充填されている場合を述べるが、
これはあくまでも例示であり、用いる材料に制限はな
い。
【００２３】
【実施例１】本発明の第１の実施例を図１に示す。図１
はゲート電極としてポリシリコンのみを用いた例であ
る。図１において、１は低濃度のシリコン半導体基板、
２はＮウェル領域、３はＰウェル領域、４はＮウェルと
Ｐウェルの分離領域、７は素子間分離用絶縁膜、８はボ
ロンドープポリシリコンであってＰチャネルＭＩＳＦＥ
Ｔのゲート電極に対応し、９はリンドープポリシリコン
であってＮチャネルＭＩＳＦＥＴのゲート電極に対応
し、１０はポリシリコンを酸化した酸化膜、１１は層間
絶縁膜、１２は配線用金属電極であって、８，９のポリ
シリコンゲート電極と接触している。また、１９及び２
０はそれぞれＮチャネルＭＩＳＦＥＴ及びＰチャネルＭ
ＩＳＦＥＴ用のゲート酸化膜である。Ｎチャネル及びＰ
チャネルＭＩＳＦＥＴのソース・ドレイン領域の位置は
ゲート直下には無く、ゲート電極の端からゲート電極の
存在しない領域にある。従って、図１には描かれていな
い。
はゲート電極としてポリシリコンのみを用いた例であ
る。図１において、１は低濃度のシリコン半導体基板、
２はＮウェル領域、３はＰウェル領域、４はＮウェルと
Ｐウェルの分離領域、７は素子間分離用絶縁膜、８はボ
ロンドープポリシリコンであってＰチャネルＭＩＳＦＥ
Ｔのゲート電極に対応し、９はリンドープポリシリコン
であってＮチャネルＭＩＳＦＥＴのゲート電極に対応
し、１０はポリシリコンを酸化した酸化膜、１１は層間
絶縁膜、１２は配線用金属電極であって、８，９のポリ
シリコンゲート電極と接触している。また、１９及び２
０はそれぞれＮチャネルＭＩＳＦＥＴ及びＰチャネルＭ
ＩＳＦＥＴ用のゲート酸化膜である。Ｎチャネル及びＰ
チャネルＭＩＳＦＥＴのソース・ドレイン領域の位置は
ゲート直下には無く、ゲート電極の端からゲート電極の
存在しない領域にある。従って、図１には描かれていな
い。
【００２４】図１の構造的特徴は相補型電界効果型半導
体装置において異なったゲート電極材料として堆積時に
Ｎ形，Ｐ形にドープされたポリシリコン（９，８）を使
用し、これらのゲート電極として働くポリシリコンの互
いに隣接される部分に絶縁層１０等の相互拡散防止用の
狭い領域を配置し、かつ相補型電界効果型半導体装置と
してのゲート電極のためのコンタクトホールの底部を上
記狭い領域を介在させた両方のポリシリコン（８，９）
にまたがる形状に形成することによって配線用金属電極
を形成した点である。
体装置において異なったゲート電極材料として堆積時に
Ｎ形，Ｐ形にドープされたポリシリコン（９，８）を使
用し、これらのゲート電極として働くポリシリコンの互
いに隣接される部分に絶縁層１０等の相互拡散防止用の
狭い領域を配置し、かつ相補型電界効果型半導体装置と
してのゲート電極のためのコンタクトホールの底部を上
記狭い領域を介在させた両方のポリシリコン（８，９）
にまたがる形状に形成することによって配線用金属電極
を形成した点である。
【００２５】
【実施例２】本発明の第２の実施例を図２に示す。図２
はゲート電極としてポリシリコンと金属膜或いはポリシ
リコンとシリサイド層の２層構造を用いた例である。図
１と同一部分は同一の番号を示してある。図２の特徴
は、狭い領域上も含めてポリシリコン（８，９）上に１
５で示されたシリサイド層或いは高融点金属層を選択的
に配置した点である。コンタクトホール形成のための余
裕度を増加し、またゲート電極の抵抗を低下させること
ができるという特徴を有する。
はゲート電極としてポリシリコンと金属膜或いはポリシ
リコンとシリサイド層の２層構造を用いた例である。図
１と同一部分は同一の番号を示してある。図２の特徴
は、狭い領域上も含めてポリシリコン（８，９）上に１
５で示されたシリサイド層或いは高融点金属層を選択的
に配置した点である。コンタクトホール形成のための余
裕度を増加し、またゲート電極の抵抗を低下させること
ができるという特徴を有する。
【００２６】
【実施例３】本発明の第３の実施例を図３に示す。図３
はＮ形ドープドポリシリコン電極９上にＰ形ドープドポ
リシリコン電極８の一部が重なる構造を有する点に特徴
がある。ボロンドープポリシリコン８とリンドープポリ
シリコン９との境界部分には薄い絶縁層１０等にて相互
拡散防止用の狭い領域が形成されている。両方のポリシ
リコン（８，９）へのコンタクトホールは、両者のポリ
シリコンへのコンタクトが確実に行なわれるように、図
３に図示した如く、Ｎ形ドープドポリシリコン９とＰ形
ドープドポリシリコン８の両方がコンタクトホール内に
露出する位置にずらして形成されている。尚、図３の構
造の変形として、図２に示した実施例２の如く、ゲート
ポリシリコン（８，９）上に選択的にシリサイド層或い
は高融点金属層を配置し、結果的にゲート電極を２層構
造とすることによって実質的にゲート抵抗を低減化する
構造を採用することもできる。
はＮ形ドープドポリシリコン電極９上にＰ形ドープドポ
リシリコン電極８の一部が重なる構造を有する点に特徴
がある。ボロンドープポリシリコン８とリンドープポリ
シリコン９との境界部分には薄い絶縁層１０等にて相互
拡散防止用の狭い領域が形成されている。両方のポリシ
リコン（８，９）へのコンタクトホールは、両者のポリ
シリコンへのコンタクトが確実に行なわれるように、図
３に図示した如く、Ｎ形ドープドポリシリコン９とＰ形
ドープドポリシリコン８の両方がコンタクトホール内に
露出する位置にずらして形成されている。尚、図３の構
造の変形として、図２に示した実施例２の如く、ゲート
ポリシリコン（８，９）上に選択的にシリサイド層或い
は高融点金属層を配置し、結果的にゲート電極を２層構
造とすることによって実質的にゲート抵抗を低減化する
構造を採用することもできる。
【００２７】
【実施例４】本発明の第４の実施例として、図１に示し
た実施例１を実現するための半導体装置の製造方法の１
例を図４〜図２７を用いて以下に説明する。まず、シリ
コン基板１に素子領域、分離領域（４，７）、Ｐウェル
３そしてＮウェル２を形成する（図４）。この際の基板
１は、単結晶基板でも、ＳＯＩ基板でも構わない。
た実施例１を実現するための半導体装置の製造方法の１
例を図４〜図２７を用いて以下に説明する。まず、シリ
コン基板１に素子領域、分離領域（４，７）、Ｐウェル
３そしてＮウェル２を形成する（図４）。この際の基板
１は、単結晶基板でも、ＳＯＩ基板でも構わない。
【００２８】続いて、チャネルドープをＰウェル３、Ｎ
ウェル２のそれぞれのＭＩＳＦＥＴの活性領域に行い、
ゲート酸化膜１９を形成し、リンドープポリシリコン９
を堆積する（図５）。この段階でのゲート酸化膜１９
は、リンドープポリシリコン９をゲート電極とするＮチ
ャネルＭＩＳＦＥＴのゲート酸化膜となる。
ウェル２のそれぞれのＭＩＳＦＥＴの活性領域に行い、
ゲート酸化膜１９を形成し、リンドープポリシリコン９
を堆積する（図５）。この段階でのゲート酸化膜１９
は、リンドープポリシリコン９をゲート電極とするＮチ
ャネルＭＩＳＦＥＴのゲート酸化膜となる。
【００２９】次に、ＮチャネルＭＩＳＦＥＴ領域上にリ
ソグラフィ技術を用いてエッチングマスク１３を形成す
る（図６）。このマスク１３を用いて不要なリンドープ
ポリシリコン９のみを、酸化膜に対してポリシリコンの
エッチングレートの高いドライエッチング技術、例えば
ＥＣＲイオン流エッチング等を用いてエッチングし除去
する（図７）。使用したマスク１３を除去し、Ｎチャネ
ルＭＩＳＦＥＴのゲート酸化膜形成の際に酸化形成され
た酸化膜１９を除去し、今度は、ＰチャネルＭＩＳＦＥ
Ｔ用のゲート酸化を行いゲート酸化膜２０を形成する
（図８）。この時のゲート酸化膜２０の膜厚は、Ｎチャ
ネルＭＩＳＦＥＴのゲート酸化膜１９の膜厚と必ずしも
同じにする必要はなく、必要に応じて変えることができ
る。そして、この際に、既に堆積されているＮチャネル
ＭＩＳＦＥＴのゲート電極用のリンドープポリシリコン
９の表面も酸化されてポリシリコン上に酸化膜１０が形
成され、引き続いて堆積されるＰチャネルＭＩＳＦＥＴ
のゲート電極用のボロンドープポリシリコン８との境界
に相互に不純物が拡散することを防止する狭い領域が形
成される。ＰチャネルＭＩＳＦＥＴ用のゲート酸化を行
った後、必要ならばこのゲート酸化の前後で更にＰチャ
ネルＭＩＳＦＥＴ用のチャネルドープを行い、Ｐチャネ
ルＭＩＳＦＥＴのゲート電極材料であるボロンドープポ
リシリコン８を堆積する（図９）。
ソグラフィ技術を用いてエッチングマスク１３を形成す
る（図６）。このマスク１３を用いて不要なリンドープ
ポリシリコン９のみを、酸化膜に対してポリシリコンの
エッチングレートの高いドライエッチング技術、例えば
ＥＣＲイオン流エッチング等を用いてエッチングし除去
する（図７）。使用したマスク１３を除去し、Ｎチャネ
ルＭＩＳＦＥＴのゲート酸化膜形成の際に酸化形成され
た酸化膜１９を除去し、今度は、ＰチャネルＭＩＳＦＥ
Ｔ用のゲート酸化を行いゲート酸化膜２０を形成する
（図８）。この時のゲート酸化膜２０の膜厚は、Ｎチャ
ネルＭＩＳＦＥＴのゲート酸化膜１９の膜厚と必ずしも
同じにする必要はなく、必要に応じて変えることができ
る。そして、この際に、既に堆積されているＮチャネル
ＭＩＳＦＥＴのゲート電極用のリンドープポリシリコン
９の表面も酸化されてポリシリコン上に酸化膜１０が形
成され、引き続いて堆積されるＰチャネルＭＩＳＦＥＴ
のゲート電極用のボロンドープポリシリコン８との境界
に相互に不純物が拡散することを防止する狭い領域が形
成される。ＰチャネルＭＩＳＦＥＴ用のゲート酸化を行
った後、必要ならばこのゲート酸化の前後で更にＰチャ
ネルＭＩＳＦＥＴ用のチャネルドープを行い、Ｐチャネ
ルＭＩＳＦＥＴのゲート電極材料であるボロンドープポ
リシリコン８を堆積する（図９）。
【００３０】堆積後、ＰチャネルＭＩＳＦＥＴ領域上
に、ＰチャネルＭＩＳＦＥＴ領域よりやや狭い領域にリ
ソグラフィ技術によりレジスト１３を残す。この時のレ
ジスト１３の膜厚は、ＮチャネルＭＩＳＦＥＴのゲート
電極としてのＮ形ドープドポリシリコン９の厚さとほぼ
同じとする（図１０）。この上に、レジストを塗布し、
表面が平坦なレジスト１３の層を形成する（図１１）。
パタンによっては、塗布のみで十分に平坦になる場合が
あり、この場合には図９に示したリソグラフィ工程は不
要となる。
に、ＰチャネルＭＩＳＦＥＴ領域よりやや狭い領域にリ
ソグラフィ技術によりレジスト１３を残す。この時のレ
ジスト１３の膜厚は、ＮチャネルＭＩＳＦＥＴのゲート
電極としてのＮ形ドープドポリシリコン９の厚さとほぼ
同じとする（図１０）。この上に、レジストを塗布し、
表面が平坦なレジスト１３の層を形成する（図１１）。
パタンによっては、塗布のみで十分に平坦になる場合が
あり、この場合には図９に示したリソグラフィ工程は不
要となる。
【００３１】続いて、全面をエッチバックし、リンドー
プポリシリコン９上に形成されたボロンドープポリシリ
コン８を露出させる（図１２）。酸化膜に対してポリシ
リコンのエッチングレートの高いドライエッチング技
術、例えばＥＣＲイオン流エッチング等の方法を用い
て、露出したボロンドープポリシリコン８をエッチング
する（図１３）。下のリンドープポリシリコン９が露出
した時点でエッチングを止める。この時、リンドープポ
リシリコン９の表面を覆っている薄い酸化膜１０がスト
ッパとなる。レジスト１３を除去し、リンドープポリシ
リコン８上にも薄い酸化膜１０を形成した時点でＰチャ
ネルとＮチャネルのＭＩＳＦＥＴのゲート電極材料の堆
積が終了する（図１４）。
プポリシリコン９上に形成されたボロンドープポリシリ
コン８を露出させる（図１２）。酸化膜に対してポリシ
リコンのエッチングレートの高いドライエッチング技
術、例えばＥＣＲイオン流エッチング等の方法を用い
て、露出したボロンドープポリシリコン８をエッチング
する（図１３）。下のリンドープポリシリコン９が露出
した時点でエッチングを止める。この時、リンドープポ
リシリコン９の表面を覆っている薄い酸化膜１０がスト
ッパとなる。レジスト１３を除去し、リンドープポリシ
リコン８上にも薄い酸化膜１０を形成した時点でＰチャ
ネルとＮチャネルのＭＩＳＦＥＴのゲート電極材料の堆
積が終了する（図１４）。
【００３２】次にリソグラフィ技術によってゲート電極
パタンを形成し、ポリシリコンエッチングのためのマス
クを形成する。まず熱酸化によってポリシリコン（８，
９）表面全面に薄い酸化膜１０を形成し、その上にレジ
スト１３を塗布しリソグラフィ技術によってゲートパタ
ンを形成し（図１５）、このレジスト１３のパタンをエ
ッチングマスクとしてポリシリコン（８，９）表面の薄
い酸化膜１０をエッチングし、その後レジスト１３を除
去し、ポリシリコン（８，９）のエッチングのための酸
化膜１０のマスクを形成する（図１６）。
パタンを形成し、ポリシリコンエッチングのためのマス
クを形成する。まず熱酸化によってポリシリコン（８，
９）表面全面に薄い酸化膜１０を形成し、その上にレジ
スト１３を塗布しリソグラフィ技術によってゲートパタ
ンを形成し（図１５）、このレジスト１３のパタンをエ
ッチングマスクとしてポリシリコン（８，９）表面の薄
い酸化膜１０をエッチングし、その後レジスト１３を除
去し、ポリシリコン（８，９）のエッチングのための酸
化膜１０のマスクを形成する（図１６）。
【００３３】形成した酸化膜１０のマスクを用いて酸化
膜に対してポリシリコンのエッチングレートの高いドラ
イエッチング技術、例えばＥＣＲイオン流エッチングを
用いてゲートパタンを加工する。なお、本実施例では、
ゲート加工を薄い酸化膜１０のマスクで行っているが、
必ずしも薄い酸化膜１０をマスクとする必要はなく、形
成されたゲート電極用のレジスト１３のパタンをマスク
としてゲートポリシリコン（８，９）を加工することも
可能である。
膜に対してポリシリコンのエッチングレートの高いドラ
イエッチング技術、例えばＥＣＲイオン流エッチングを
用いてゲートパタンを加工する。なお、本実施例では、
ゲート加工を薄い酸化膜１０のマスクで行っているが、
必ずしも薄い酸化膜１０をマスクとする必要はなく、形
成されたゲート電極用のレジスト１３のパタンをマスク
としてゲートポリシリコン（８，９）を加工することも
可能である。
【００３４】ポリシリコン加工後に図１７〜図２０に示
す様にゲートパタン以外の領域にリンドープポリシリコ
ン９とボロンドープポリシリコン８の間に存在した薄い
酸化膜１０が壁状に残る。図１７は真上から見た図で、
分かりやすくするためゲートポリシリコン上の薄い酸化
膜１０は除いてある。図１８は図１７のＡ−Ａ′方向の
模式的断面構造図で図１６までの断面と同じ方向であ
る。図１９は、図１７及び図１８に示されているＢ−
Ｂ′の位置の模式的断面構造図である。図２０は、図１
７及び図１８に示されているＣ−Ｃ′の位置の模式的断
面構造図である。図１７及び図２０から分かるように、
この段階では、ゲート電極パタン領域（８，９）の外側
にもリンドープポリシリコン９とボロンドープポリシリ
コン８の境界にあった薄い酸化膜１０が壁状に残ってい
る。この壁状に残った酸化膜１０は、極めて薄いので希
フッ酸で容易に除去できる。図２１は、壁状に残った薄
い酸化膜１０を除去した後の構造を上から見た図であ
る。図２２は、図２１のＣ−Ｃ′の位置における模式的
断面構造図で、先の図２０と同じ位置の図である。図２
２では、図２０にあった薄い酸化膜１０の壁が無くなっ
ている。この後、パタン形成されたゲートポリシリコン
（８，９）の表面を酸化する。この酸化の前或いは後に
ソース・ドレイン用のイオン注入を行う。ソース・ドレ
イン用のイオン注入はＰチャネル用とＮチャネル用のそ
れぞれをリソグラフィ技術を用いてマスクを形成し打ち
分ける。図２３は、図１７のＢ−Ｂ′の位置に相当する
模式的断面構造図であり、ＰチャネルＭＩＳＦＥＴの模
式的断面構造図に相当する図である。従つて、イオン注
入で形成されたソース・ドレインは高濃度Ｐ形半導体領
域５となっている。ＮチャネルＭＩＳＦＥＴ領域にも同
様な形の高濃度Ｎ形半導体からなるソース・ドレインが
形成される（図示されていない）。
す様にゲートパタン以外の領域にリンドープポリシリコ
ン９とボロンドープポリシリコン８の間に存在した薄い
酸化膜１０が壁状に残る。図１７は真上から見た図で、
分かりやすくするためゲートポリシリコン上の薄い酸化
膜１０は除いてある。図１８は図１７のＡ−Ａ′方向の
模式的断面構造図で図１６までの断面と同じ方向であ
る。図１９は、図１７及び図１８に示されているＢ−
Ｂ′の位置の模式的断面構造図である。図２０は、図１
７及び図１８に示されているＣ−Ｃ′の位置の模式的断
面構造図である。図１７及び図２０から分かるように、
この段階では、ゲート電極パタン領域（８，９）の外側
にもリンドープポリシリコン９とボロンドープポリシリ
コン８の境界にあった薄い酸化膜１０が壁状に残ってい
る。この壁状に残った酸化膜１０は、極めて薄いので希
フッ酸で容易に除去できる。図２１は、壁状に残った薄
い酸化膜１０を除去した後の構造を上から見た図であ
る。図２２は、図２１のＣ−Ｃ′の位置における模式的
断面構造図で、先の図２０と同じ位置の図である。図２
２では、図２０にあった薄い酸化膜１０の壁が無くなっ
ている。この後、パタン形成されたゲートポリシリコン
（８，９）の表面を酸化する。この酸化の前或いは後に
ソース・ドレイン用のイオン注入を行う。ソース・ドレ
イン用のイオン注入はＰチャネル用とＮチャネル用のそ
れぞれをリソグラフィ技術を用いてマスクを形成し打ち
分ける。図２３は、図１７のＢ−Ｂ′の位置に相当する
模式的断面構造図であり、ＰチャネルＭＩＳＦＥＴの模
式的断面構造図に相当する図である。従つて、イオン注
入で形成されたソース・ドレインは高濃度Ｐ形半導体領
域５となっている。ＮチャネルＭＩＳＦＥＴ領域にも同
様な形の高濃度Ｎ形半導体からなるソース・ドレインが
形成される（図示されていない）。
【００３５】その後、層間絶縁膜１１を堆積し、リソグ
ラフィ技術を用いてコンタクトホールパタンを形成する
（図２４）。レジスト１３をマスクとして、層間絶縁膜
１１をエッチングし、コンタクトホールを形成する（図
２５）。ゲート電極上のコンタクトホールは、リンドー
プポリシリコン９とボロンドープポリシリコン８の境界
上に開け、引き続く配線工程の後に１つのコンタクトホ
ールで両方のゲートポリシリコン（８，９）とのコンタ
クトを可能とする。
ラフィ技術を用いてコンタクトホールパタンを形成する
（図２４）。レジスト１３をマスクとして、層間絶縁膜
１１をエッチングし、コンタクトホールを形成する（図
２５）。ゲート電極上のコンタクトホールは、リンドー
プポリシリコン９とボロンドープポリシリコン８の境界
上に開け、引き続く配線工程の後に１つのコンタクトホ
ールで両方のゲートポリシリコン（８，９）とのコンタ
クトを可能とする。
【００３６】コンタクトホール開口後レジスト１３を除
去し、全面に第１層目配線用金属層１２を形成し（図２
６）、リソグラフィ技術を用いてレジスト１３の配線パ
タンを形成する（図２７）。続いて形成したレジスト１
３のパタンをマスクとして配線用金属層１２をエッチン
グし、第１層目配線用金属層１２を形成する（図１参
照）。
去し、全面に第１層目配線用金属層１２を形成し（図２
６）、リソグラフィ技術を用いてレジスト１３の配線パ
タンを形成する（図２７）。続いて形成したレジスト１
３のパタンをマスクとして配線用金属層１２をエッチン
グし、第１層目配線用金属層１２を形成する（図１参
照）。
【００３７】
【実施例５】本発明の第５の実施例として、図１に示し
た実施例１を実現するための半導体装置の製造方法の別
の例を図２８〜図３５を用いて以下に説明する。まず、
リンドープポリシリコン９を全面に堆積するところまで
は、実施例４の図５と同じである。その後、リンドープ
ポリシリコン９の表面を薄く酸化して酸化膜１０を形成
後、全面に窒化膜１４を堆積する（図２８）。次に、Ｎ
チャネルＭＩＳＦＥＴ領域上にリソグラフィ技術を用い
てエッチングマスク１３を形成する（図２９）。このマ
スク１３を用いて窒化膜１４と薄い酸化膜１０をエッチ
ングする（図３０）。レジスト１３を除去後、窒化膜１
４をエッチングマスクとして、不要なリンドープポリシ
リコン９を窒化膜に対してポリシリコンのエッチングレ
ートの高いドライエッチング技術、例えばＥＣＲイオン
流エッチング等を用いてエッチングし除去する（図３
１）。
た実施例１を実現するための半導体装置の製造方法の別
の例を図２８〜図３５を用いて以下に説明する。まず、
リンドープポリシリコン９を全面に堆積するところまで
は、実施例４の図５と同じである。その後、リンドープ
ポリシリコン９の表面を薄く酸化して酸化膜１０を形成
後、全面に窒化膜１４を堆積する（図２８）。次に、Ｎ
チャネルＭＩＳＦＥＴ領域上にリソグラフィ技術を用い
てエッチングマスク１３を形成する（図２９）。このマ
スク１３を用いて窒化膜１４と薄い酸化膜１０をエッチ
ングする（図３０）。レジスト１３を除去後、窒化膜１
４をエッチングマスクとして、不要なリンドープポリシ
リコン９を窒化膜に対してポリシリコンのエッチングレ
ートの高いドライエッチング技術、例えばＥＣＲイオン
流エッチング等を用いてエッチングし除去する（図３
１）。
【００３８】次に、ＮチャネルＭＩＳＦＥＴのゲート酸
化膜形成の際に酸化した酸化膜１９を除去し、今度は、
ＰチャネルＭＩＳＦＥＴ用のゲート酸化を行ない、酸化
膜２０を形成する。この時のゲート酸化膜２０の膜厚
は、ＮチャネルＭＩＳＦＥＴのゲート酸化膜１９の膜厚
と必ずしも同じにする必要はなく、必要に応じて変える
ことができる。そして、この際に、既に堆積されている
ＮチャネルＭＩＳＦＥＴのゲート電極用のリンドープポ
リシリコン９の側壁も酸化され、引き続いて堆積される
ＰチャネルＭＩＳＦＥＴのゲート電極用のボロンドープ
ポリシリコン８との境界に相互に不純物が拡散すること
を防止する狭い領域を形成する（図３２）。Ｐチャネル
ＭＩＳＦＥＴのゲート酸化を行った後、必要ならば更に
ＰチャネルＭＩＳＦＥＴ用のチャネルドープを行い、Ｐ
チャネルＭＩＳＦＥＴのゲート電極材料であるボロンド
ープポリシリコン８をリンドープポリシリコン９よりも
やや厚めに堆積する（図３３）。この状態のウェハをメ
カノケミカルポリッシング法を用いて研磨し、ボロンド
ープポリシリコン８を研磨する。この時、リンドープポ
リシリコン９上の窒化膜１４がエッチングのストッパと
なる（図３４）。窒化膜１４を熱リン酸で除去した後、
酸化を行い、全面に薄い酸化膜１０を形成する（図３
５）。以降の工程は、実施例４の図１４以降と同じであ
る。
化膜形成の際に酸化した酸化膜１９を除去し、今度は、
ＰチャネルＭＩＳＦＥＴ用のゲート酸化を行ない、酸化
膜２０を形成する。この時のゲート酸化膜２０の膜厚
は、ＮチャネルＭＩＳＦＥＴのゲート酸化膜１９の膜厚
と必ずしも同じにする必要はなく、必要に応じて変える
ことができる。そして、この際に、既に堆積されている
ＮチャネルＭＩＳＦＥＴのゲート電極用のリンドープポ
リシリコン９の側壁も酸化され、引き続いて堆積される
ＰチャネルＭＩＳＦＥＴのゲート電極用のボロンドープ
ポリシリコン８との境界に相互に不純物が拡散すること
を防止する狭い領域を形成する（図３２）。Ｐチャネル
ＭＩＳＦＥＴのゲート酸化を行った後、必要ならば更に
ＰチャネルＭＩＳＦＥＴ用のチャネルドープを行い、Ｐ
チャネルＭＩＳＦＥＴのゲート電極材料であるボロンド
ープポリシリコン８をリンドープポリシリコン９よりも
やや厚めに堆積する（図３３）。この状態のウェハをメ
カノケミカルポリッシング法を用いて研磨し、ボロンド
ープポリシリコン８を研磨する。この時、リンドープポ
リシリコン９上の窒化膜１４がエッチングのストッパと
なる（図３４）。窒化膜１４を熱リン酸で除去した後、
酸化を行い、全面に薄い酸化膜１０を形成する（図３
５）。以降の工程は、実施例４の図１４以降と同じであ
る。
【００３９】
【実施例６】本発明の第６の実施例として、図２に示し
た実施例２を実現するための半導体装置の製造方法の１
例を図３６〜図４３を用いて以下に説明する。ゲート電
極の抵抗を図１の構造に比べて更に下げる必要がある場
合には、以下に示す工程を採用し、図２の構造を得る。
実施例４の図１３からレジスト１３を除去した状態或い
は実施例５の図３４から窒化膜１４を除去した状態まで
進める（図３６）。次に、リンドープポリシリコン９上
の酸化膜１０を除去する（図３７）。方法は、ドライエ
ッチングでもフッ酸系のウェットエッチングのいずれで
もよい。その後、全面にシリサイド層或いは高融点金属
層１５を形成する（図３８）。その上に薄い絶縁膜層１
６をＣＶＤ法によって形成し、レジスト１３を塗布し、
リソグラフィ技術を用いてゲート電極パタンを形成する
（図３９）。このレジスト１３をマスクに用いて薄い絶
縁膜層１６とシリサイド層或いは高融点金属層１５をエ
ッチングする（図４０）。十分な撰比が取れる場合はレ
ジストを直接エッチングマスクとしてエッチングしても
よい。
た実施例２を実現するための半導体装置の製造方法の１
例を図３６〜図４３を用いて以下に説明する。ゲート電
極の抵抗を図１の構造に比べて更に下げる必要がある場
合には、以下に示す工程を採用し、図２の構造を得る。
実施例４の図１３からレジスト１３を除去した状態或い
は実施例５の図３４から窒化膜１４を除去した状態まで
進める（図３６）。次に、リンドープポリシリコン９上
の酸化膜１０を除去する（図３７）。方法は、ドライエ
ッチングでもフッ酸系のウェットエッチングのいずれで
もよい。その後、全面にシリサイド層或いは高融点金属
層１５を形成する（図３８）。その上に薄い絶縁膜層１
６をＣＶＤ法によって形成し、レジスト１３を塗布し、
リソグラフィ技術を用いてゲート電極パタンを形成する
（図３９）。このレジスト１３をマスクに用いて薄い絶
縁膜層１６とシリサイド層或いは高融点金属層１５をエ
ッチングする（図４０）。十分な撰比が取れる場合はレ
ジストを直接エッチングマスクとしてエッチングしても
よい。
【００４０】次に、エッチングされた薄い絶縁膜層１６
とシリサイド層或いは高融点金属層１５をマスクとし
て、ポリシリコン層（８，９）をエッチングする（図４
１）。続いて全面に層間絶縁膜１１を堆積し、その上に
レジスト１３を塗布し、リソグラフィ技術を用いてコン
タクトホールパタンを形成する（図４２）。形成された
レジスト１３のパタンをマスクとして層間絶縁膜１１を
エッチング除去し、コンタクトホールを形成する（図４
３）。以降の工程は、実施例４の図２５以降の工程と同
じである。第１層目配線用金属電極１２を形成すること
によって図２の構造を得る。
とシリサイド層或いは高融点金属層１５をマスクとし
て、ポリシリコン層（８，９）をエッチングする（図４
１）。続いて全面に層間絶縁膜１１を堆積し、その上に
レジスト１３を塗布し、リソグラフィ技術を用いてコン
タクトホールパタンを形成する（図４２）。形成された
レジスト１３のパタンをマスクとして層間絶縁膜１１を
エッチング除去し、コンタクトホールを形成する（図４
３）。以降の工程は、実施例４の図２５以降の工程と同
じである。第１層目配線用金属電極１２を形成すること
によって図２の構造を得る。
【００４１】
【実施例７】本発明の第７の実施例として、図２に示し
た実施例２を実現するための半導体装置の製造方法の別
の例を図４４〜図４７を用いて説明する。実施例２及び
実施例６と同様の目的で、ゲート電極の抵抗を下げる必
要がある場合には、以下に示す工程を採用し、図２の構
造を得る。実施例４或いは実施例５の工程を経て図２３
の状態まで進める（図４４）。次に、ポリシリコン
（８，９）上の酸化膜１０のみを異方性エッチングを用
いて除去する（図４５）。その後、露出したゲートポリ
シリコン（８，９）上にシリサイド層或いは高融点金属
層１５を選択的に形成する（図４６）。続いて全面に層
間絶縁膜１１を堆積し、その上にレジスト１３を塗布
し、リソグラフィ技術を用いてコンタクトホールパタン
を形成する（図４７）。以降の工程は、実施例６の図４
２以降の工程と同じである。第１層目配線用金属電極１
２を形成することによって図２の構造を得る。
た実施例２を実現するための半導体装置の製造方法の別
の例を図４４〜図４７を用いて説明する。実施例２及び
実施例６と同様の目的で、ゲート電極の抵抗を下げる必
要がある場合には、以下に示す工程を採用し、図２の構
造を得る。実施例４或いは実施例５の工程を経て図２３
の状態まで進める（図４４）。次に、ポリシリコン
（８，９）上の酸化膜１０のみを異方性エッチングを用
いて除去する（図４５）。その後、露出したゲートポリ
シリコン（８，９）上にシリサイド層或いは高融点金属
層１５を選択的に形成する（図４６）。続いて全面に層
間絶縁膜１１を堆積し、その上にレジスト１３を塗布
し、リソグラフィ技術を用いてコンタクトホールパタン
を形成する（図４７）。以降の工程は、実施例６の図４
２以降の工程と同じである。第１層目配線用金属電極１
２を形成することによって図２の構造を得る。
【００４２】
【実施例８】本発明の第８の実施例として、図３に示し
た実施例３を実現するための半導体装置の製造方法を図
４８〜図６３を用いて説明する。Ｎ形ドープドポリシリ
コンゲート電極９上にＰ形ドープドポリシリコンゲート
電極８の一部が重なる構造は以下のようにして作られ
る。
た実施例３を実現するための半導体装置の製造方法を図
４８〜図６３を用いて説明する。Ｎ形ドープドポリシリ
コンゲート電極９上にＰ形ドープドポリシリコンゲート
電極８の一部が重なる構造は以下のようにして作られ
る。
【００４３】実施例４の図９まで同じ工程を進める。次
に全面にレジスト１３を塗布し、ＰチャネルＭＩＳＦＥ
Ｔ領域よりやや広い領域にリソグラフィ技術を用いてレ
ジスト１３を残す（図４８）。次に、酸化膜に対してポ
リシリコンのエッチングレートの高いドライエッチング
技術、例えばＥＣＲイオン流エッチング等の方法によっ
て露出したボロンドープポリシリコン８をエッチングす
る。下のリンドープポリシリコン９上の薄い酸化膜１０
が露出した時点でエッチングを止める。この時、リンド
ープポリシリコン９の表面を覆っている薄い酸化膜１０
がストッパとなる（図４９）。レジスト１３をＯ2 プラ
ズマアッシャー等の方法で除去し、再度全面にレジスト
１３を塗布する（図５０）。Ｎ形ドープドポリシリコン
ゲート電極９上にＰ形ドープドポリシリコンゲート電極
８の一部が重なっている領域は幅の狭い凸領域であるた
め、塗布されたレジスト１３のこの部分の膜厚は薄くな
る。レジスト１３の全面エッチバックを行い、Ｎ形ドー
プドポリシリコンゲート電極９上にＰ形ドープドポリシ
リコンゲート電極８の一部が重なっている凸領域を露出
させる（図５１）。露出した領域を適当にエッチングし
露出部分におけるポリシリコン８の膜厚を薄くする（図
５２）。
に全面にレジスト１３を塗布し、ＰチャネルＭＩＳＦＥ
Ｔ領域よりやや広い領域にリソグラフィ技術を用いてレ
ジスト１３を残す（図４８）。次に、酸化膜に対してポ
リシリコンのエッチングレートの高いドライエッチング
技術、例えばＥＣＲイオン流エッチング等の方法によっ
て露出したボロンドープポリシリコン８をエッチングす
る。下のリンドープポリシリコン９上の薄い酸化膜１０
が露出した時点でエッチングを止める。この時、リンド
ープポリシリコン９の表面を覆っている薄い酸化膜１０
がストッパとなる（図４９）。レジスト１３をＯ2 プラ
ズマアッシャー等の方法で除去し、再度全面にレジスト
１３を塗布する（図５０）。Ｎ形ドープドポリシリコン
ゲート電極９上にＰ形ドープドポリシリコンゲート電極
８の一部が重なっている領域は幅の狭い凸領域であるた
め、塗布されたレジスト１３のこの部分の膜厚は薄くな
る。レジスト１３の全面エッチバックを行い、Ｎ形ドー
プドポリシリコンゲート電極９上にＰ形ドープドポリシ
リコンゲート電極８の一部が重なっている凸領域を露出
させる（図５１）。露出した領域を適当にエッチングし
露出部分におけるポリシリコン８の膜厚を薄くする（図
５２）。
【００４４】その後、レジスト１３を除去し、ゲート電
極パタンをリソグラフィ技術を用いて形成する（図５
３，図５４）。図５４は、図５３のＤ−Ｄ′の位置にお
ける模式的断面構造図である。この後、酸化膜に対して
ポリシリコンのエッチングレートの高いドライエッチン
グ技術、例えばＥＣＲイオン流エッチング等の方法によ
って、リソグラフィ技術を用いて形成されたゲートパタ
ン以外の領域のＮ形ドープドポリシリコンゲート電極９
上のＰ形ドープドポリシリコン８がエッチング除去され
るまでエッチングする（図５５〜図５７）。図５６は、
図５５のＤ−Ｄ′の位置における模式的断面構造図、図
５７は、図５５のＥ−Ｅ′の位置における模式的断面構
造図である。この時点で、ゲートパタン以外の領域の露
出したＮ形ポリシリコン９上の薄い酸化膜１０をエッチ
ング除去する（図５８〜図６０）。図５９は、図５８の
Ｄ−Ｄ′の位置における模式的断面構造図、図６０は図
５８のＥ−Ｅ′の位置における模式的断面構造図であ
る。
極パタンをリソグラフィ技術を用いて形成する（図５
３，図５４）。図５４は、図５３のＤ−Ｄ′の位置にお
ける模式的断面構造図である。この後、酸化膜に対して
ポリシリコンのエッチングレートの高いドライエッチン
グ技術、例えばＥＣＲイオン流エッチング等の方法によ
って、リソグラフィ技術を用いて形成されたゲートパタ
ン以外の領域のＮ形ドープドポリシリコンゲート電極９
上のＰ形ドープドポリシリコン８がエッチング除去され
るまでエッチングする（図５５〜図５７）。図５６は、
図５５のＤ−Ｄ′の位置における模式的断面構造図、図
５７は、図５５のＥ−Ｅ′の位置における模式的断面構
造図である。この時点で、ゲートパタン以外の領域の露
出したＮ形ポリシリコン９上の薄い酸化膜１０をエッチ
ング除去する（図５８〜図６０）。図５９は、図５８の
Ｄ−Ｄ′の位置における模式的断面構造図、図６０は図
５８のＥ−Ｅ′の位置における模式的断面構造図であ
る。
【００４５】この後、ポリシリコン（８，９）のエッチ
ングを引き続き行い、そしてエッチング終了後にレジス
ト１３を除去し、ゲートパタンを形成する（図６１〜図
６３）。図６２は、図６１のＤ−Ｄ′の位置における模
式的断面構造図、図６３は、図６１のＥ−Ｅ′の位置に
おける模式的断面構造図である。引き続く工程は、実施
例４の図１７以降と同様に、ゲートパタン領域以外の領
域に壁状に残った薄い酸化膜１０を除去する。以下の工
程は、実施例４と同様に進める。ただしこの場合、開口
されるコンタクトホールは、Ｎ形ドープドポリシリコン
ゲート電極９とＰ形ドープドポリシリコンゲート電極８
の両方がコンタクトホール内に露出する位置にずれる。
コンタクトホールを形成後、配線用金属電極１２をパタ
ン形成し、所望の実施例３の構造（図３）を得ることが
できる。
ングを引き続き行い、そしてエッチング終了後にレジス
ト１３を除去し、ゲートパタンを形成する（図６１〜図
６３）。図６２は、図６１のＤ−Ｄ′の位置における模
式的断面構造図、図６３は、図６１のＥ−Ｅ′の位置に
おける模式的断面構造図である。引き続く工程は、実施
例４の図１７以降と同様に、ゲートパタン領域以外の領
域に壁状に残った薄い酸化膜１０を除去する。以下の工
程は、実施例４と同様に進める。ただしこの場合、開口
されるコンタクトホールは、Ｎ形ドープドポリシリコン
ゲート電極９とＰ形ドープドポリシリコンゲート電極８
の両方がコンタクトホール内に露出する位置にずれる。
コンタクトホールを形成後、配線用金属電極１２をパタ
ン形成し、所望の実施例３の構造（図３）を得ることが
できる。
【００４６】実施例８に対しても、実施例６或いは実施
例７で説明した工程と同様の方法によってゲートポリシ
リコン（８，９）上に金属層１５を形成することが可能
である。この様な金属層１５が形成されれば、コンタク
トホールを開口する位置に対する制限は無くなる。
例７で説明した工程と同様の方法によってゲートポリシ
リコン（８，９）上に金属層１５を形成することが可能
である。この様な金属層１５が形成されれば、コンタク
トホールを開口する位置に対する制限は無くなる。
【００４７】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法では、相補形ＭＩＳ回路を構成するＮチャネ
ルとＰチャネルのＭＩＳＦＥＴのゲート電極として、堆
積時に不純物を添加するドープドポリシリコンを用いて
いる。しかもＮチャネルとＰチャネル用のポリシリコン
にはそれぞれ異なる不純物を添加している。このことに
よって、Ｐ、ＮチャネルいずれのＭＩＳＦＥＴも表面チ
ャネル形とすることができ、短チャネル効果を低減し、
短チャネル化を進めることができる。また、ゲート電極
として、堆積時に不純物を添加するドープドポリシリコ
ンを用いていることによって、Ｐ、Ｎチャネルいずれの
ＭＩＳＦＥＴにおいても、ゲート絶縁膜とゲート電極ポ
リシリコンの界面付近の不純物の濃度を十分に高くする
ことができる。このことによって、ＭＩＳＦＥＴをオン
状態にした時にゲート電極であるポリシリコンの中に厚
い空乏層が生じることの無い、即ち電流駆動能力の低下
の無いＭＩＳＦＥＴを作ることができ、高い性能の相補
形ＭＩＳ回路を構成することができる。更に本発明の半
導体装置の製造方法によれば、従来の同極形のゲートパ
タン或いはイオン注入法による異極ゲートのパタンと全
く同じものを用いることができ、マスク枚数もイオン注
入法によるものと同じか１枚少なくすることができる。
コンタクトパタンについても従来のものと同じパタンを
使用することができる。
の製造方法では、相補形ＭＩＳ回路を構成するＮチャネ
ルとＰチャネルのＭＩＳＦＥＴのゲート電極として、堆
積時に不純物を添加するドープドポリシリコンを用いて
いる。しかもＮチャネルとＰチャネル用のポリシリコン
にはそれぞれ異なる不純物を添加している。このことに
よって、Ｐ、ＮチャネルいずれのＭＩＳＦＥＴも表面チ
ャネル形とすることができ、短チャネル効果を低減し、
短チャネル化を進めることができる。また、ゲート電極
として、堆積時に不純物を添加するドープドポリシリコ
ンを用いていることによって、Ｐ、Ｎチャネルいずれの
ＭＩＳＦＥＴにおいても、ゲート絶縁膜とゲート電極ポ
リシリコンの界面付近の不純物の濃度を十分に高くする
ことができる。このことによって、ＭＩＳＦＥＴをオン
状態にした時にゲート電極であるポリシリコンの中に厚
い空乏層が生じることの無い、即ち電流駆動能力の低下
の無いＭＩＳＦＥＴを作ることができ、高い性能の相補
形ＭＩＳ回路を構成することができる。更に本発明の半
導体装置の製造方法によれば、従来の同極形のゲートパ
タン或いはイオン注入法による異極ゲートのパタンと全
く同じものを用いることができ、マスク枚数もイオン注
入法によるものと同じか１枚少なくすることができる。
コンタクトパタンについても従来のものと同じパタンを
使用することができる。
【図１】本発明の第１の実施例としてのゲート電極とし
てポリシリコン（８，９）のみを用いた半導体装置の模
式的断面構造図である。
てポリシリコン（８，９）のみを用いた半導体装置の模
式的断面構造図である。
【図２】本発明の第２の実施例としてのゲート電極とし
てポリシリコン（８，９）と金属膜（１５）或いはポリ
シリコン（８，９）とシリサイド層（１５）の２層構造
を用いた半導体装置の模式的断面構造図である。
てポリシリコン（８，９）と金属膜（１５）或いはポリ
シリコン（８，９）とシリサイド層（１５）の２層構造
を用いた半導体装置の模式的断面構造図である。
【図３】本発明の第３の実施例としてのＮ形ドープドポ
リシリコン電極（９）上にＰ形ドープドポリシリコン電
極（８）の一部が重なる構造を有する半導体装置の模式
的断面構造図である。
リシリコン電極（９）上にＰ形ドープドポリシリコン電
極（８）の一部が重なる構造を有する半導体装置の模式
的断面構造図である。
【図４】本発明の第１の実施例としての半導体装置の製
造方法であって、シリコン基板（１）に素子領域、分離
領域（４，７）、Ｐウェル（３）そしてＮウェル（２）
を形成する工程図である。
造方法であって、シリコン基板（１）に素子領域、分離
領域（４，７）、Ｐウェル（３）そしてＮウェル（２）
を形成する工程図である。
【図５】チャネルドープをＰウェル（３），Ｎウェル
（２）のそれぞれのＭＩＳＦＥＴの活性領域に行い、Ｎ
チャネルＭＩＳＦＥＴのゲート酸化膜（１９）を形成
し、リンドープポリシリコン（９）を堆積する工程図で
ある。
（２）のそれぞれのＭＩＳＦＥＴの活性領域に行い、Ｎ
チャネルＭＩＳＦＥＴのゲート酸化膜（１９）を形成
し、リンドープポリシリコン（９）を堆積する工程図で
ある。
【図６】ＮチャネルＭＩＳＦＥＴ領域上にリソグラフィ
技術を用いてエッチングマスク（１３）を形成する工程
図である。
技術を用いてエッチングマスク（１３）を形成する工程
図である。
【図７】マスク（１３）を用いて不要なリンドープポリ
シリコン（９）のみをエッチングし除去する工程図であ
る。
シリコン（９）のみをエッチングし除去する工程図であ
る。
【図８】使用したマスク（１３）を除去し、Ｎチャネル
ＭＩＳＦＥＴのゲート酸化膜形成の際に酸化形成された
酸化膜（１９）を除去し、ＰチャネルＭＩＳＦＥＴ用の
ゲート酸化を行い、ゲート酸化膜（２０）を形成すると
同時にリンドープポリシリコン（９）の表面上に酸化膜
（１０）を形成する工程図である。
ＭＩＳＦＥＴのゲート酸化膜形成の際に酸化形成された
酸化膜（１９）を除去し、ＰチャネルＭＩＳＦＥＴ用の
ゲート酸化を行い、ゲート酸化膜（２０）を形成すると
同時にリンドープポリシリコン（９）の表面上に酸化膜
（１０）を形成する工程図である。
【図９】上記図８の工程に引き続いて、更に必要に応じ
てＰチャネルＭＩＳＦＥＴ用のチャネルドープを行い、
ＰチャネルＭＩＳＦＥＴのゲート電極材料としてのボロ
ンドープポリシリコン（８）を堆積する工程図である。
てＰチャネルＭＩＳＦＥＴ用のチャネルドープを行い、
ＰチャネルＭＩＳＦＥＴのゲート電極材料としてのボロ
ンドープポリシリコン（８）を堆積する工程図である。
【図１０】ＰチャネルＭＩＳＦＥＴ領域上に、Ｐチャネ
ルＭＩＳＦＥＴ領域よりやや狭い領域にリソグラフィ技
術によりレジスト（１３）を、ＮチャネルＭＩＳＦＥＴ
のポリシリコンゲート電極（９）の厚さとほぼ同じ厚さ
で残す工程図である。
ルＭＩＳＦＥＴ領域よりやや狭い領域にリソグラフィ技
術によりレジスト（１３）を、ＮチャネルＭＩＳＦＥＴ
のポリシリコンゲート電極（９）の厚さとほぼ同じ厚さ
で残す工程図である。
【図１１】上記図１０の工程後、レジストを塗布し、表
面が平坦なレジスト（１３）の層を形成する工程図であ
る。
面が平坦なレジスト（１３）の層を形成する工程図であ
る。
【図１２】全面をエッチバックし、リンドープポリシリ
コン（９）上に形成されたボロンドープポリシリコン
（８）を露出させる工程図である。
コン（９）上に形成されたボロンドープポリシリコン
（８）を露出させる工程図である。
【図１３】リンドープポリシリコン（９）の表面を覆っ
ている薄い酸化膜（１０）をストッパとして露出したボ
ロンドープポリシリコン（８）をエッチングする工程図
である。
ている薄い酸化膜（１０）をストッパとして露出したボ
ロンドープポリシリコン（８）をエッチングする工程図
である。
【図１４】レジスト（１３）を除去後、リンドープポリ
シリコン（８）上にも薄い酸化膜（１０）を形成し、Ｐ
チャネルとＮチャネルのＭＩＳＦＥＴのゲート電極材料
の堆積を終了させる工程図である。
シリコン（８）上にも薄い酸化膜（１０）を形成し、Ｐ
チャネルとＮチャネルのＭＩＳＦＥＴのゲート電極材料
の堆積を終了させる工程図である。
【図１５】ポリシリコン（８，９）表面全面に形成され
た薄い酸化膜（１０）の上にレジスト（１３）を塗布し
リソグラフィ技術によってゲートパタンを形成する工程
図である。
た薄い酸化膜（１０）の上にレジスト（１３）を塗布し
リソグラフィ技術によってゲートパタンを形成する工程
図である。
【図１６】レジストパタン（１３）をエッチングマスク
としてポリシリコン（８，９）表面の薄い酸化膜（１
０）をエッチングし、その後レジスト（１３）を除去
し、ポリシリコン（８，９）のエッチングのためのマス
ク（１０）を形成する工程図である。
としてポリシリコン（８，９）表面の薄い酸化膜（１
０）をエッチングし、その後レジスト（１３）を除去
し、ポリシリコン（８，９）のエッチングのためのマス
ク（１０）を形成する工程図である。
【図１７】形成した酸化膜（１０）のマスクを用いてポ
リシリコン層（８，９）をエッチングし、所定のゲート
パタンを形成した後の構造の模式的表面パタン図であ
る。
リシリコン層（８，９）をエッチングし、所定のゲート
パタンを形成した後の構造の模式的表面パタン図であ
る。
【図１８】上記の図１７におけるＡ−Ａ′方向の模式的
断面構造図である。
断面構造図である。
【図１９】上記の図１７及び図１８におけるＢ−Ｂ′方
向の模式的断面構造図である。
向の模式的断面構造図である。
【図２０】上記の図１７及び図１８におけるＣ−Ｃ′方
向の模式的断面構造図である。
向の模式的断面構造図である。
【図２１】壁状に残った薄い酸化膜（１０）を除去した
工程後の構造の模式的表面パターン図である。
工程後の構造の模式的表面パターン図である。
【図２２】上記の図２１におけるＣ−Ｃ′方向の模式的
断面構造図である。
断面構造図である。
【図２３】パタン形成されたゲートポリシリコン（８，
９）の表面を酸化する（この酸化の前或いは後にソース
・ドレイン用のイオン注入を行う）工程図（図１７のＢ
−Ｂ′方向に相当する模式的断面構造図であり、Ｐチャ
ネルＭＩＳＦＥＴの模式的断面構造図に相当する）であ
る。
９）の表面を酸化する（この酸化の前或いは後にソース
・ドレイン用のイオン注入を行う）工程図（図１７のＢ
−Ｂ′方向に相当する模式的断面構造図であり、Ｐチャ
ネルＭＩＳＦＥＴの模式的断面構造図に相当する）であ
る。
【図２４】上記図２３の工程後、層間絶縁膜（１１）を
堆積し、リソグラフィ技術を用いてコンタクトホールパ
タンを形成する工程図である。
堆積し、リソグラフィ技術を用いてコンタクトホールパ
タンを形成する工程図である。
【図２５】レジスト（１３）をマスクとして、層間絶縁
膜（１１）をエッチングし、コンタクトホールを形成す
る工程図である。
膜（１１）をエッチングし、コンタクトホールを形成す
る工程図である。
【図２６】コンタクトホール開口後レジスト（１３）を
除去し、全面に第１層目配線用金属層（１２）を形成す
る工程図である。
除去し、全面に第１層目配線用金属層（１２）を形成す
る工程図である。
【図２７】リソグラフィ技術を用いてレジスト（１３）
の配線パタンを形成する工程図である。
の配線パタンを形成する工程図である。
【図２８】図５の工程後、リンドープポリシリコン
（９）の表面を薄く酸化して酸化膜（１０）を形成し、
更に全面に窒化膜（１４）を堆積する工程図である。
（９）の表面を薄く酸化して酸化膜（１０）を形成し、
更に全面に窒化膜（１４）を堆積する工程図である。
【図２９】ＮチャネルＭＩＳＦＥＴ領域上にリソグラフ
ィ技術を用いてレジスト（１３）によるエッチングマス
クを形成する工程図である。
ィ技術を用いてレジスト（１３）によるエッチングマス
クを形成する工程図である。
【図３０】レジスト１３によるマスクを用いて窒化膜
（１４）と薄い酸化膜（１０）をエッチングする工程図
である。
（１４）と薄い酸化膜（１０）をエッチングする工程図
である。
【図３１】レジスト（１３）を除去後、窒化膜（１４）
をエッチングマスクとしてリンドープポリシリコン
（９）をエッチングし除去する工程図である。
をエッチングマスクとしてリンドープポリシリコン
（９）をエッチングし除去する工程図である。
【図３２】ＮチャネルＭＩＳＦＥＴのゲート酸化膜形成
の際に酸化した酸化膜（１９）を除去し、ＰチャネルＭ
ＩＳＦＥＴ用のゲート酸化を行い酸化膜（２０）を形成
すると同時に、既に堆積されているＮチャネルＭＩＳＦ
ＥＴのゲート電極用のリンドープポリシリコン（９）の
側壁を酸化し、引き続いて堆積されるＰチャネルＭＩＳ
ＦＥＴのゲート電極用のボロンドープポリシリコン
（８）との境界に相互に不純物が拡散することを防止す
る狭い領域を形成する工程図である。
の際に酸化した酸化膜（１９）を除去し、ＰチャネルＭ
ＩＳＦＥＴ用のゲート酸化を行い酸化膜（２０）を形成
すると同時に、既に堆積されているＮチャネルＭＩＳＦ
ＥＴのゲート電極用のリンドープポリシリコン（９）の
側壁を酸化し、引き続いて堆積されるＰチャネルＭＩＳ
ＦＥＴのゲート電極用のボロンドープポリシリコン
（８）との境界に相互に不純物が拡散することを防止す
る狭い領域を形成する工程図である。
【図３３】ＰチャネルＭＩＳＦＥＴのゲート酸化を行っ
た後、必要に応じて更にＰチャネルＭＩＳＦＥＴ用のチ
ャネルドープを行い、ＰチャネルＭＩＳＦＥＴのゲート
電極材料であるボロンドープポリシリコン（８）をリン
ドープポリシリコン（９）よりやや厚めに堆積する工程
図である。
た後、必要に応じて更にＰチャネルＭＩＳＦＥＴ用のチ
ャネルドープを行い、ＰチャネルＭＩＳＦＥＴのゲート
電極材料であるボロンドープポリシリコン（８）をリン
ドープポリシリコン（９）よりやや厚めに堆積する工程
図である。
【図３４】メカノケミカルポリッシング法を用いて、リ
ンドープポリシリコン（９）上の窒化膜（１４）をエッ
チングストッパとして、ボロンドープポリシリコン
（８）を研磨する工程図である。
ンドープポリシリコン（９）上の窒化膜（１４）をエッ
チングストッパとして、ボロンドープポリシリコン
（８）を研磨する工程図である。
【図３５】窒化膜（１４）を熱リン酸で除去した後、酸
化を行い、全面に薄い酸化膜（１０）を形成する工程図
である。
化を行い、全面に薄い酸化膜（１０）を形成する工程図
である。
【図３６】図１３の工程後、レジスト（１３）を除去し
た状態或いは図３４の工程後、窒化膜（１４）を除去し
た工程図である。
た状態或いは図３４の工程後、窒化膜（１４）を除去し
た工程図である。
【図３７】リンドープポリシリコン（９）上の酸化膜
（１０）を除去する工程図である。
（１０）を除去する工程図である。
【図３８】全面にシリサイド層或いは高融点金属層（１
５）を形成する工程図である。
５）を形成する工程図である。
【図３９】薄い絶縁膜層（１６）をＣＶＤ法によって形
成し、レジスト（１３）を塗布し、リソグラフィ技術を
用いてゲート電極パタンを形成する工程図である。
成し、レジスト（１３）を塗布し、リソグラフィ技術を
用いてゲート電極パタンを形成する工程図である。
【図４０】レジスト（１３）をマスクに用いて薄い絶縁
膜層（１６）とシリサイド層或いは高融点金属層（１
５）をエッチングする工程図である。
膜層（１６）とシリサイド層或いは高融点金属層（１
５）をエッチングする工程図である。
【図４１】エッチングされた薄い絶縁膜層（１６）とシ
リサイド層或いは高融点金属層（１５）をマスクとし
て、ポリシリコン層（８，９）をエッチングする工程図
である。
リサイド層或いは高融点金属層（１５）をマスクとし
て、ポリシリコン層（８，９）をエッチングする工程図
である。
【図４２】続いて全面に層間絶縁膜（１１）を堆積し、
その上にレジスト（１３）を塗布し、リソグラフィ技術
を用いてコンタクトホールパタンを形成する工程図であ
る。
その上にレジスト（１３）を塗布し、リソグラフィ技術
を用いてコンタクトホールパタンを形成する工程図であ
る。
【図４３】形成されたレジスト（１３）によるパタンを
マスクとして層間絶縁膜（１１）をエッチング除去し、
コンタクトホールを形成する工程図である。
マスクとして層間絶縁膜（１１）をエッチング除去し、
コンタクトホールを形成する工程図である。
【図４４】図２３の状態まで進めた工程図である。
【図４５】ポリシリコン（８，９）上の酸化膜（１０）
のみを異方性エッチングを用いて除去する工程図であ
る。
のみを異方性エッチングを用いて除去する工程図であ
る。
【図４６】露出したゲートポリシリコン（８，９）上に
シリサイド層或いは高融点金属層（１５）を選択的に形
成する工程図である。
シリサイド層或いは高融点金属層（１５）を選択的に形
成する工程図である。
【図４７】続いて全面に層間絶縁膜（１１）を堆積し、
その上にレジスト（１３）を塗布し、リソグラフィ技術
を用いてコンタクトホールパタンを形成する工程図であ
る。
その上にレジスト（１３）を塗布し、リソグラフィ技術
を用いてコンタクトホールパタンを形成する工程図であ
る。
【図４８】図９の工程後、全面にレジスト（１３）を塗
布し、ＰチャネルＭＩＳＦＥＴ領域よりやや広い領域に
リソグラフィ技術を用いてレジスト（１３）を残す工程
図である。
布し、ＰチャネルＭＩＳＦＥＴ領域よりやや広い領域に
リソグラフィ技術を用いてレジスト（１３）を残す工程
図である。
【図４９】リンドープポリシリコン（９）の表面を覆っ
ている薄い酸化膜（１０）をストッパとして、露出した
ボロンドープポリシリコン（８）をエッチングする工程
図である。
ている薄い酸化膜（１０）をストッパとして、露出した
ボロンドープポリシリコン（８）をエッチングする工程
図である。
【図５０】レジスト（１３）をＯ2 プラズマアッシャー
等の方法で除去し、再度全面にレジスト（１３）を塗布
する工程図である。
等の方法で除去し、再度全面にレジスト（１３）を塗布
する工程図である。
【図５１】レジスト（１３）の全面エッチバックを行
い、Ｎ形ドープドポリシリコン電極（９）上にＰ形ドー
プドポリシリコン電極（８）の一部が重なっている凸領
域を露出させる工程図である。
い、Ｎ形ドープドポリシリコン電極（９）上にＰ形ドー
プドポリシリコン電極（８）の一部が重なっている凸領
域を露出させる工程図である。
【図５２】露出した領域を適当にエッチングし、露出部
分におけるポリシリコン（８）の膜厚を薄くする工程図
である。
分におけるポリシリコン（８）の膜厚を薄くする工程図
である。
【図５３】レジスト（１３）を除去し、ゲート電極パタ
ンをリソグラフィ技術を用いて形成した工程図であっ
て、この工程における模式的表面パタン図である。
ンをリソグラフィ技術を用いて形成した工程図であっ
て、この工程における模式的表面パタン図である。
【図５４】図５３のＤ−Ｄ′の位置における模式的断面
構造図である。
構造図である。
【図５５】酸化膜に対してポリシリコンのエッチングレ
ートの高いドライエッチング技術等の方法によって、リ
ソグラフィ技術を用いて形成されたゲートパタン以外の
領域のＮ形ドープドポリシリコン電極（９）上のＰ形ド
ープドポリシリコン（８）がエッチング除去されるまで
エッチングする工程図であって、この工程における模式
的表面パタン図である。
ートの高いドライエッチング技術等の方法によって、リ
ソグラフィ技術を用いて形成されたゲートパタン以外の
領域のＮ形ドープドポリシリコン電極（９）上のＰ形ド
ープドポリシリコン（８）がエッチング除去されるまで
エッチングする工程図であって、この工程における模式
的表面パタン図である。
【図５６】図５５のＤ−Ｄ′の位置における模式的断面
構造図である。
構造図である。
【図５７】図５５のＥ−Ｅ′の位置における模式的断面
構造図である。
構造図である。
【図５８】ゲートパタン以外の領域の露出したＮ形ポリ
シリコン（９）上の薄い酸化膜（１０）をエッチング除
去する工程図であって、この工程における模式的表面パ
タン図である。
シリコン（９）上の薄い酸化膜（１０）をエッチング除
去する工程図であって、この工程における模式的表面パ
タン図である。
【図５９】図５８のＤ−Ｄ′の位置における模式的断面
構造図である。
構造図である。
【図６０】図５８のＥ−Ｅ′の位置における模式的断面
構造図である。
構造図である。
【図６１】この後、ポリシリコン（８，９）のエッチン
グを引き続き行い、そしてエッチング終了後にレジスト
（１３）を除去し、ゲートパタンを形成する工程図であ
って、この工程における模式的表面パタン図である。
グを引き続き行い、そしてエッチング終了後にレジスト
（１３）を除去し、ゲートパタンを形成する工程図であ
って、この工程における模式的表面パタン図である。
【図６２】図６１のＤ−Ｄ′の位置における模式的断面
構造図である。
構造図である。
【図６３】図６１のＥ−Ｅ′の位置における模式的断面
構造図である。
構造図である。
【図６４】従来技術の例で、ＰチャネルＭＩＳＦＥＴの
ゲート電極として、ＮチャネルＭＩＳＦＥＴと同じ形の
ポリシリコンを用いた相補型ＭＩＳＦＥＴ構造の例で、
ＰチャネルＭＩＳＦＥＴは埋め込み形チャネル構造とな
っている。
ゲート電極として、ＮチャネルＭＩＳＦＥＴと同じ形の
ポリシリコンを用いた相補型ＭＩＳＦＥＴ構造の例で、
ＰチャネルＭＩＳＦＥＴは埋め込み形チャネル構造とな
っている。
【図６５】従来技術の例で、イオン注入法によってＰチ
ャネル形ＭＩＳＦＥＴとＮチャネル形ＭＩＳＦＥＴのポ
リシリコンゲート電極に不純物を添加して作られる異極
ゲート形の相補形ＭＩＳＦＥＴ構造の例である。
ャネル形ＭＩＳＦＥＴとＮチャネル形ＭＩＳＦＥＴのポ
リシリコンゲート電極に不純物を添加して作られる異極
ゲート形の相補形ＭＩＳＦＥＴ構造の例である。
１ （低濃度）半導体（シリコン）基板 ２ Ｎ形半導体領域（Ｎウェル） ３ Ｐ形半導体領域（Ｐウェル） ４ Ｎ形半導体領域（Ｎウェル）とＰ形半導体領域（Ｐ
ウェル）を分離する溝（分離領域） ５ 高濃度Ｐ形半導体領域（ＰチャネルＭＩＳＦＥＴ用
のソース・ドレイン領域） ７ 素子間分離用絶縁膜（分離領域） ８ Ｐ形（ボロン）ドープ（ド）ポリシリコン（ゲート
電極） ９ Ｎ形（リン）ドープ（ド）ポリシリコン（ゲート電
極） １０ 薄い酸化膜（薄い絶縁層） １１ 層間絶縁膜 １２ 配線用金属電極（層） １３ レジスト（層） １４ 窒化膜 １５ シリサイド層或いは高融点金属層 １６ 薄い絶縁膜層 １７ イオン注入法によってＰ形不純物を添加したポリ
シリコン電極 １８ イオン注入法によってＮ形不純物を添加したポリ
シリコン電極 １９ （ＮチャネルＭＩＳＦＥＴの）ゲート絶縁膜 ２０ （ＰチャネルＭＩＳＦＥＴの）ゲート絶縁膜 ２１ 埋め込みチャネル ２２ 低キャリア密度領域
ウェル）を分離する溝（分離領域） ５ 高濃度Ｐ形半導体領域（ＰチャネルＭＩＳＦＥＴ用
のソース・ドレイン領域） ７ 素子間分離用絶縁膜（分離領域） ８ Ｐ形（ボロン）ドープ（ド）ポリシリコン（ゲート
電極） ９ Ｎ形（リン）ドープ（ド）ポリシリコン（ゲート電
極） １０ 薄い酸化膜（薄い絶縁層） １１ 層間絶縁膜 １２ 配線用金属電極（層） １３ レジスト（層） １４ 窒化膜 １５ シリサイド層或いは高融点金属層 １６ 薄い絶縁膜層 １７ イオン注入法によってＰ形不純物を添加したポリ
シリコン電極 １８ イオン注入法によってＮ形不純物を添加したポリ
シリコン電極 １９ （ＮチャネルＭＩＳＦＥＴの）ゲート絶縁膜 ２０ （ＰチャネルＭＩＳＦＥＴの）ゲート絶縁膜 ２１ 埋め込みチャネル ２２ 低キャリア密度領域
フロントページの続き (72)発明者 猪川 洋 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (72)発明者 森本 孝 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平３−169022（ＪＰ，Ａ) 特開 平３−219667（ＪＰ，Ａ) 特開 平１−110761（ＪＰ，Ａ) 特開 平３−42869（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092
Claims (5)
- 【請求項１】 同じ半導体基板上にＮチャネル形ＭＩＳ
ＦＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞれの領域を
確定するウェル形成の工程と、Ｎ（或いはＰ）チャネル
形ＭＩＳＦＥＴのゲート酸化後のＮ（或いはＰ）チャネ
ル形ＭＩＳＦＥＴのゲート電極用のＮ（或いはＰ）形の
不純物を添加したポリシリコン膜堆積の工程と、Ｐ（或
いはＮ）チャネル形ＭＩＳＦＥＴ領域上のポリシリコン
のみをエッチングにより除去する工程と、Ｐ（或いは
Ｎ）チャネル形ＭＩＳＦＥＴのゲート酸化と同時にＮ
（或いはＰ）チャネルＭＩＳＦＥＴ領域上に残ったポリ
シリコン表面を酸化する工程と、全面にＰ（或いはＮ）
チャネル形ＭＩＳＦＥＴのゲート電極用のＰ（或いは
Ｎ）形の不純物を添加したポリシリコン膜を堆積した
後、既に堆積されているＮ（或いはＰ）チャネル形ＭＩ
ＳＦＥＴ用のポリシリコン上に堆積されたポリシリコン
を除去する工程と、ゲート電極パタンをリソグラフィ技
術を用いて形成し、レジストをマスクとしてＮチャネル
形とＰチャネル形のＭＩＳＦＥＴのゲート電極用ポリシ
リコンを同時に加工する工程とからなることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 同じ半導体基板上にＮチャネル形ＭＩＳ
ＦＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞれの領域を
確定するウェル形成の工程と、Ｎ（或いはＰ）チャネル
形ＭＩＳＦＥＴのゲート酸化後のＮ（或いはＰ）チャネ
ル形ＭＩＳＦＥＴのゲート電極用のＮ（或いはＰ）形の
不純物を添加したポリシリコン膜堆積の工程と、前記ポ
リシリコン膜の表面を薄く酸化して酸化膜を形成後、全
面に窒化膜を堆積する工程と、Ｎ（或いはＰ）チャネル
ＭＩＳＦＥＴ領域上にリソグラフィ技術を用いてエッチ
ングマスクを形成し、このマスクを用いてＮ（或いは
Ｐ）チャネルＭＩＳＦＥＴ領域以外の領域の窒化膜と薄
い酸化膜をエッチングする工程と、レジストを除去後、
窒化膜をエッチングマスクとしてＮ（或いはＰ）チャネ
ル形ＭＩＳＦＥＴのゲート電極用ポリシリコンをエッチ
ングし除去する工程と、Ｎ（或いはＰ）チャネルＭＩＳ
ＦＥＴのゲート酸化膜形成の際に酸化した酸化膜を除去
し、Ｐ（或いはＮ）チャネルＭＩＳＦＥＴ用のゲート酸
化を行ない酸化膜を形成し、同時にＮ（或いはＰ）チャ
ネル形ＭＩＳＦＥＴのゲート電極用ポリシリコンの側壁
も酸化し、引き続いて堆積されるＰ（或いはＮ）チャネ
ルＭＩＳＦＥＴのゲート電極用のＰ（或いはＮ）形の不
純物を添加したポリシリコンとの境界に相互に不純物が
拡散することを防止する狭い領域を形成する工程と、前
記Ｐ（或いはＮ）チャネルＭＩＳＦＥＴのゲート電極用
ポリシリコンを前記Ｎ（或いはＰ）チャネルＭＩＳＦＥ
Ｔのゲート電極用ポリシリコンよりやや厚めに堆積する
工程と、メカノケミカルポリッシング法を用いて、窒化
膜をストッパとして前記Ｐ（或いはＮ）チャネルＭＩＳ
ＦＥＴのゲート電極用ポリシリコンを研磨する工程と、
窒化膜を熱リン酸で除去した後、全面に薄い酸化膜を形
成する工程と、ゲート電極パタンをリソグラフィ技術を
用いて形成し、レジストをマスクとして前記Ｎチャネル
形と前記Ｐチャネル形のＭＩＳＦＥＴのゲート電極用ポ
リシリコンを同時に加工する工程と、層間膜を堆積する
工程と、一部或いは全部のコンタクトホールの底面がＮ
チャネル形ＭＩＳＦＥＴとＰチャネル形ＭＩＳＦＥＴの
ゲート電極ポリシリコンの両方に掛かる位置にコンタク
トホールを形成する工程と、コンタクトホール内に金属
を埋め込むことによってＮチャネル形ＭＩＳＦＥＴとＰ
チャネル形ＭＩＳＦＥＴのゲートポリシリコンの間を電
気的に導通させる工程とからなることを特徴とする半導
体装置の製造方法。 - 【請求項３】 同じ半導体基板上にＮチャネル形ＭＩＳ
ＦＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞれの領域を
確定するウェル形成の工程と、Ｎ（或いはＰ）チャネル
形ＭＩＳＦＥＴのゲート酸化後のＮ（或いはＰ）チャネ
ル形ＭＩＳＦＥＴのゲート電極用のＮ（或いはＰ）形の
不純物を添加したポリシリコン膜堆積の工程と、Ｐ（或
いはＮ）チャネル形ＭＩＳＦＥＴ領域上のポリシリコン
のみをエッチングにより除去する工程と、Ｐ（或いは
Ｎ）チャネル形ＭＩＳＦＥＴのゲート酸化と同時にＮ
（或いはＰ）チャネルＭＩＳＦＥＴ領域上に残ったポリ
シリコン表面を酸化する工程と、全面にＰ（或いはＮ）
チャネル形ＭＩＳＦＥＴのゲート電極用のＰ（或いは
Ｎ）形の不純物を添加したポリシリコン膜を堆積した
後、Ｎ（或いはＰ）チャネル形ＭＩＳＦＥＴのゲート電
極用のポリシリコン上に堆積されたＰ（或いはＮ）形の
不純物を添加したポリシリコンを除去する工程と、基板
全面を覆っているＮチャネル形ＭＩＳＦＥＴとＰチャネ
ル形ＭＩＳＦＥＴ用の両ゲートポリシリコンの表面にシ
リサイド層或いは金属膜を形成する工程と、ゲート電極
パタンをリソグラフィ技術を用いて形成し、レジストを
マスクとしてＮチャネル形とＰチャネル形のＭＩＳＦＥ
Ｔのゲート電極用のシリサイド層とポリシリコン或いは
金属膜とポリシリコンを同時に加工する工程とからなる
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 同じ半導体基板上にＮチャネル形ＭＩＳ
ＦＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞれの領域を
確定するウェル形成の工程と、Ｎ（或いはＰ）チャネル
形ＭＩＳＦＥＴのゲート酸化後のＮ（或いはＰ）チャネ
ル形ＭＩＳＦＥＴのゲート電極用のＮ（或いはＰ）形の
不純物を添加したポリシリコン膜堆積の工程と、Ｐ（或
いはＮ）チャネル形ＭＩＳＦＥＴ領域上のポリシリコン
のみをエッチングにより除去する工程と、Ｐ（或いは
Ｎ）チャネル形ＭＩＳＦＥＴのゲート酸化と同時にＮ
（或いはＰ）チャネルＭＩＳＦＥＴ領域上に残ったポリ
シリコン表面を酸化する工程と、全面にＰ（或いはＮ）
チャネル形ＭＩＳＦＥＴのゲート電極用のＰ（或いは
Ｎ）形の不純物を添加したポリシリコン膜を堆積した
後、Ｎ（或いはＰ）チャネル形ＭＩＳＦＥＴ用のポリシ
リコン上に堆積されたＰ（或いはＮ）形の不純物を添加
したポリシリコンを除去する工程と、ゲート電極パタン
をリソグラフィ技術を用いて形成し、レジストをマスク
としてＮチャネル形とＰチャネル形のＭＩＳＦＥＴのゲ
ート電極用ポリシリコンを同時に加工する工程と、加工
されたゲート用ポリシリコンの上面にシリサイド層或い
は金属膜を選択的に成長させる工程とからなることを特
徴とする半導体装置の製造方法。 - 【請求項５】 同じ半導体基板上にＮチャネル形ＭＩＳ
ＦＥＴとＰチャネル形ＭＩＳＦＥＴのそれぞれの領域を
確定するウェル形成の工程と、Ｎ（或いはＰ）チャネル
形ＭＩＳＦＥＴのゲート酸化後のＮ（或いはＰ）チャネ
ル形ＭＩＳＦＥＴのゲート電極用のＮ（或いはＰ）形の
不純物を添加したポリシリコン膜堆積の工程と、Ｐ（或
いはＮ）チャネル形ＭＩＳＦＥＴ領域上のポリシリコン
のみをエッチングにより除去する工程と、Ｐ（或いは
Ｎ）チャネル形ＭＩＳＦＥＴのゲート酸化膜をＮ（或い
はＰ）チャネルＭＩＳＦＥＴのゲート酸化膜と異なる膜
厚に酸化すると同時にＮ（或いはＰ）チャネルＭＩＳＦ
ＥＴ領域上に残ったポリシリコン表面を酸化する工程
と、全面にＰ（或いはＮ）チャネル形ＭＩＳＦＥＴのゲ
ート電極用のＰ（或いはＮ）形の不純物を添加したポリ
シリコン膜を堆積した後、既に堆積されているＮ（或い
はＰ）チャネル形ＭＩＳＦＥＴ用のポリシリコン上に堆
積されたＰ（或いはＮ）形の不純物を添加したポリシリ
コンを除去する工程と、ゲート電極パタンをリソグラフ
ィ技術を用いて形成し、レジストをマスクとしてＮチャ
ネル形とＰチャネル形のＭＩＳＦＥＴのゲート電極用ポ
リシリコンを同時に加工する工程とからなることを特徴
とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03265298A JP3125943B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の製造方法 |
| US07/946,080 US5382532A (en) | 1991-09-17 | 1992-09-16 | Method for fabricating CMOS semiconductor devices |
| US08/320,690 US5585659A (en) | 1991-09-17 | 1994-10-11 | Complementary metal-insulator-semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03265298A JP3125943B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0575117A JPH0575117A (ja) | 1993-03-26 |
| JP3125943B2 true JP3125943B2 (ja) | 2001-01-22 |
Family
ID=17415262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03265298A Expired - Lifetime JP3125943B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3125943B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014095156A (ja) * | 2012-11-07 | 2014-05-22 | Toray Ind Inc | 腹部保護衣類 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5595925A (en) * | 1994-04-29 | 1997-01-21 | Texas Instruments Incorporated | Method for fabricating a multiple well structure for providing multiple substrate bias for DRAM device formed therein |
| JP3380086B2 (ja) * | 1995-05-26 | 2003-02-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR100240615B1 (ko) | 1997-03-13 | 2000-01-15 | 김영환 | 반도체장치의제조방법 |
| US6150072A (en) * | 1997-08-22 | 2000-11-21 | Siemens Microelectronics, Inc. | Method of manufacturing a shallow trench isolation structure for a semiconductor device |
| US6034401A (en) | 1998-02-06 | 2000-03-07 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
| TW375836B (en) * | 1998-05-04 | 1999-12-01 | United Microelectronics Corp | SRAM (static random access memory) manufacturing method |
| US6323103B1 (en) * | 1998-10-20 | 2001-11-27 | Siemens Aktiengesellschaft | Method for fabricating transistors |
| US6342438B2 (en) * | 1998-11-06 | 2002-01-29 | Advanced Micro Devices, Inc. | Method of manufacturing a dual doped CMOS gate |
| KR100334390B1 (ko) * | 1998-12-28 | 2002-07-18 | 박종섭 | 이중 게이트산화막 형성방법 |
| US6137145A (en) | 1999-01-26 | 2000-10-24 | Advanced Micro Devices, Inc. | Semiconductor topography including integrated circuit gate conductors incorporating dual layers of polysilicon |
| US6365946B1 (en) * | 1999-05-13 | 2002-04-02 | Stmicroelectronics, Inc. | Integrated-circuit isolation structure and method for forming the same |
| JP2001358088A (ja) | 2000-06-15 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP4761644B2 (ja) * | 2001-04-18 | 2011-08-31 | 三菱電機株式会社 | 半導体装置 |
| US6770921B2 (en) | 2001-08-31 | 2004-08-03 | Micron Technology, Inc. | Sidewall strap for complementary semiconductor structures and method of making same |
| US20050089909A1 (en) * | 2002-05-31 | 2005-04-28 | Mcgill University | PTHrP-based prediction and diagnosis of bone disease |
| US8932920B2 (en) | 2013-05-29 | 2015-01-13 | International Business Machines Corporation | Self-aligned gate electrode diffusion barriers |
| CN104347510B (zh) * | 2013-08-06 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作的方法 |
| CN108258033B (zh) * | 2016-12-29 | 2020-12-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN117203296A (zh) * | 2021-01-26 | 2023-12-08 | Cmc材料有限责任公司 | 用于抛光掺杂有硼的多晶硅的组合物及方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217653A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6313366A (ja) * | 1986-07-04 | 1988-01-20 | Sony Corp | Ｃｍｏｓトランジスタ装置 |
| US5066995A (en) * | 1987-03-13 | 1991-11-19 | Harris Corporation | Double level conductor structure |
| JP2570292B2 (ja) * | 1987-05-25 | 1997-01-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH0198077A (ja) * | 1987-10-09 | 1989-04-17 | Sony Corp | 記憶装置 |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JPH01189954A (ja) * | 1988-01-26 | 1989-07-31 | Mitsubishi Electric Corp | 相補型半導体装置および半導体装置の製造方法 |
| JP2746959B2 (ja) * | 1988-12-01 | 1998-05-06 | 株式会社東芝 | 半導体装置の製造方法 |
| US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
-
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- 1991-09-17 JP JP03265298A patent/JP3125943B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-16 US US07/946,080 patent/US5382532A/en not_active Expired - Fee Related
-
1994
- 1994-10-11 US US08/320,690 patent/US5585659A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014095156A (ja) * | 2012-11-07 | 2014-05-22 | Toray Ind Inc | 腹部保護衣類 |
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| US5382532A (en) | 1995-01-17 |
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