JPH04325991A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04325991A JPH04325991A JP3096821A JP9682191A JPH04325991A JP H04325991 A JPH04325991 A JP H04325991A JP 3096821 A JP3096821 A JP 3096821A JP 9682191 A JP9682191 A JP 9682191A JP H04325991 A JPH04325991 A JP H04325991A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000006870 function Effects 0.000 claims description 7
- 238000005265 energy consumption Methods 0.000 abstract 1
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical group OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はブロックライト機能を
備えた半導体記憶装置に関するものである。ＤＲＡＭの
一種類にはシリアルアクセスメモリを内蔵したデュアル
ポートメモリがあり、特に画像用メモリとして使用され
る。このようなＤＲＡＭは動作の高速性が要求されるた
め、多数の記憶セルのセル情報を同時に書換え可能とす
るブロックライト機能を備えているが、このような機能
を備えたＤＲＡＭの消費電力を低減することが要請され
ている。
備えた半導体記憶装置に関するものである。ＤＲＡＭの
一種類にはシリアルアクセスメモリを内蔵したデュアル
ポートメモリがあり、特に画像用メモリとして使用され
る。このようなＤＲＡＭは動作の高速性が要求されるた
め、多数の記憶セルのセル情報を同時に書換え可能とす
るブロックライト機能を備えているが、このような機能
を備えたＤＲＡＭの消費電力を低減することが要請され
ている。
【０００２】
【従来の技術】ブロックライト機能を備えたＤＲＡＭの
一例を図３に従って説明すると、一つのブロックを構成
する４対のビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バー
ＢＬ４にはそれぞれ一つのトランジスタと一つの容量と
から構成される多数の記憶セルＣが接続され、各ビット
線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４の各対毎に
センスアンプ１がそれぞれ接続されている。また、各ビ
ット線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４はそれ
ぞれコラム選択ゲートＴｒ１を介してデータバスＤＢ１
，バーＤＢ１〜ＤＢ４，バーＤＢ４が接続され、多数の
ワード線ＷＬ〜ＷＬの中からいずれか一本のワード線が
選択された状態で共通のコラムデコーダ２から各コラム
選択ゲートＴｒ１に入力されるコラム選択信号ＣＬによ
り各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４
が同時に選択されると選択されたワード線ＷＬに接続さ
れた記憶セルＣが選択されて当該記憶セルＣに対し書き
込み及び読出し動作が行われる。
一例を図３に従って説明すると、一つのブロックを構成
する４対のビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バー
ＢＬ４にはそれぞれ一つのトランジスタと一つの容量と
から構成される多数の記憶セルＣが接続され、各ビット
線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４の各対毎に
センスアンプ１がそれぞれ接続されている。また、各ビ
ット線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４はそれ
ぞれコラム選択ゲートＴｒ１を介してデータバスＤＢ１
，バーＤＢ１〜ＤＢ４，バーＤＢ４が接続され、多数の
ワード線ＷＬ〜ＷＬの中からいずれか一本のワード線が
選択された状態で共通のコラムデコーダ２から各コラム
選択ゲートＴｒ１に入力されるコラム選択信号ＣＬによ
り各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４
が同時に選択されると選択されたワード線ＷＬに接続さ
れた記憶セルＣが選択されて当該記憶セルＣに対し書き
込み及び読出し動作が行われる。
【０００３】各データバスＤＢ１，バーＤＢ１〜ＤＢ４
，バーＤＢ４には各対毎にライトアンプ３が接続され、
各ライトアンプ３はライトアンプ制御装置４から出力さ
れる書き込み制御信号に基づいて動作する。そして、ブ
ロックライト動作時にはライトアンプ制御装置４にブロ
ックライト信号ＢＷが制御部（図示しない）から入力さ
れ、同ブロックライト信号ＢＷが入力されるとライトア
ンプ制御装置４から各ライトアンプ３に書き込み信号が
同時に出力されて、各ライトアンプ３が同時に動作する
ようになっている。また、読出し動作においては各デー
タバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４には同
データバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４の
中からいずれかの対のデータバスを選択するセレクタ５
を介してセンスバッファ６が接続され、選択されたデー
タバスに読み出されたセル情報を増幅して後続回路に出
力する。
，バーＤＢ４には各対毎にライトアンプ３が接続され、
各ライトアンプ３はライトアンプ制御装置４から出力さ
れる書き込み制御信号に基づいて動作する。そして、ブ
ロックライト動作時にはライトアンプ制御装置４にブロ
ックライト信号ＢＷが制御部（図示しない）から入力さ
れ、同ブロックライト信号ＢＷが入力されるとライトア
ンプ制御装置４から各ライトアンプ３に書き込み信号が
同時に出力されて、各ライトアンプ３が同時に動作する
ようになっている。また、読出し動作においては各デー
タバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４には同
データバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４の
中からいずれかの対のデータバスを選択するセレクタ５
を介してセンスバッファ６が接続され、選択されたデー
タバスに読み出されたセル情報を増幅して後続回路に出
力する。
【０００４】各データバスＤＢ１，バーＤＢ１〜ＤＢ４
，バーＤＢ４にはそれぞれＮチャネルＭＯＳトランジス
タＴｒ２を介して電源Ｖｃｃに接続される。各トランジ
スタＴｒ２のゲートには書き込み動作時にのみＬレベル
となるリセット信号ＲＳが入力され、Ｈレベルのリセッ
ト信号ＲＳに基づいて各トランジスタＴｒ２がオンされ
ると、各データバスＤＢ１，バーＤＢ１〜ＤＢ４，バー
ＤＢ４の電位がほぼ電源Ｖｃｃの電位にリセットされる
。そして、このように構成されたブロックが多数設けら
れてＤＲＡＭが構成される。
，バーＤＢ４にはそれぞれＮチャネルＭＯＳトランジス
タＴｒ２を介して電源Ｖｃｃに接続される。各トランジ
スタＴｒ２のゲートには書き込み動作時にのみＬレベル
となるリセット信号ＲＳが入力され、Ｈレベルのリセッ
ト信号ＲＳに基づいて各トランジスタＴｒ２がオンされ
ると、各データバスＤＢ１，バーＤＢ１〜ＤＢ４，バー
ＤＢ４の電位がほぼ電源Ｖｃｃの電位にリセットされる
。そして、このように構成されたブロックが多数設けら
れてＤＲＡＭが構成される。
【０００５】このように構成されたＤＲＡＭの動作を説
明すると、いずれかのワード線ＷＬが選択され、ブロッ
クライト動作時にはリセット信号ＲＳはＬレベルとなっ
て各トランジスタＴｒ２はオフされ、この状態でコラム
デコーダ２により各コラム選択ゲートＴｒ１がオンされ
て各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４
が選択され、ライトアンプ制御装置４の出力信号に基づ
いて各ライトアンプ３が同時に動作してワード線ＷＬで
選択された４つの記憶セルＣに各ライトアンプ３に入力
される入力データに基づくセル情報が各データバスＤＢ
１，バーＤＢ１〜ＤＢ４，バーＤＢ４及びビット線ＢＬ
１，バーＢＬ１〜ＢＬ４，バーＢＬ４を介して書き込ま
れる。
明すると、いずれかのワード線ＷＬが選択され、ブロッ
クライト動作時にはリセット信号ＲＳはＬレベルとなっ
て各トランジスタＴｒ２はオフされ、この状態でコラム
デコーダ２により各コラム選択ゲートＴｒ１がオンされ
て各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４
が選択され、ライトアンプ制御装置４の出力信号に基づ
いて各ライトアンプ３が同時に動作してワード線ＷＬで
選択された４つの記憶セルＣに各ライトアンプ３に入力
される入力データに基づくセル情報が各データバスＤＢ
１，バーＤＢ１〜ＤＢ４，バーＤＢ４及びビット線ＢＬ
１，バーＢＬ１〜ＢＬ４，バーＢＬ４を介して書き込ま
れる。
【０００６】また、通常の書き込み動作時にはいずれか
のワード線ＷＬが選択され、リセット信号ＲＳはＬレベ
ルとなって各トランジスタＴｒ２はオフされ、この状態
でコラムデコーダ２により各コラム選択ゲートＴｒ１が
オンされて各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バ
ーＢＬ４が選択され、各ライトアンプ３のいずれか一つ
が動作してワード線ＷＬで選択された４つの記憶セルＣ
の中からいずれか一つの記憶セルＣにライトアンプ制御
装置４の出力信号に基づくセル情報が各データバスＤＢ
１，バーＤＢ１〜ＤＢ４，バーＤＢ４及びビット線ＢＬ
１，バーＢＬ１〜ＢＬ４，バーＢＬ４のいずれかを介し
て書き込まれる。
のワード線ＷＬが選択され、リセット信号ＲＳはＬレベ
ルとなって各トランジスタＴｒ２はオフされ、この状態
でコラムデコーダ２により各コラム選択ゲートＴｒ１が
オンされて各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バ
ーＢＬ４が選択され、各ライトアンプ３のいずれか一つ
が動作してワード線ＷＬで選択された４つの記憶セルＣ
の中からいずれか一つの記憶セルＣにライトアンプ制御
装置４の出力信号に基づくセル情報が各データバスＤＢ
１，バーＤＢ１〜ＤＢ４，バーＤＢ４及びビット線ＢＬ
１，バーＢＬ１〜ＢＬ４，バーＢＬ４のいずれかを介し
て書き込まれる。
【０００７】一方、読出し動作時にはリセット信号ＲＳ
はＨレベルとなって各トランジスタＴｒ２はオンされる
ことにより各データバスＤＢ１，バーＤＢ１〜ＤＢ４，
バーＤＢ４がほぼ電源Ｖｃｃレベルにリセットされ、こ
の状態でいずれかのワード線ＷＬが選択されるとともに
コラムデコーダ２により各コラム選択ゲートＴｒ１がオ
ンされて各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バー
ＢＬ４が選択されると、ワード線ＷＬにより選択された
記憶セルＣから各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４
，バーＢＬ４を介して各データバスＤＢ１，バーＤＢ１
〜ＤＢ４，バーＤＢ４にそれぞれセル情報が読み出され
、同データバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ
４の各対間に電位差が生じる。そして、セレクタ５によ
りデータバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４
の中からいずれかの対のデータバスが選択され、同デー
タバスに読み出されているセル情報がセンスバッファ６
を介して出力される。
はＨレベルとなって各トランジスタＴｒ２はオンされる
ことにより各データバスＤＢ１，バーＤＢ１〜ＤＢ４，
バーＤＢ４がほぼ電源Ｖｃｃレベルにリセットされ、こ
の状態でいずれかのワード線ＷＬが選択されるとともに
コラムデコーダ２により各コラム選択ゲートＴｒ１がオ
ンされて各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バー
ＢＬ４が選択されると、ワード線ＷＬにより選択された
記憶セルＣから各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４
，バーＢＬ４を介して各データバスＤＢ１，バーＤＢ１
〜ＤＢ４，バーＤＢ４にそれぞれセル情報が読み出され
、同データバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ
４の各対間に電位差が生じる。そして、セレクタ５によ
りデータバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４
の中からいずれかの対のデータバスが選択され、同デー
タバスに読み出されているセル情報がセンスバッファ６
を介して出力される。
【０００８】
【発明が解決しようとする課題】ところが、上記のよう
な構成のＤＲＡＭでは各ブロックにおいて各ビット線Ｂ
Ｌ１，バーＢＬ１〜ＢＬ４，バーＢＬ４が常に同時に選
択されるため、読出し動作時には電源Ｖｃｃからトラン
ジスタＴｒ２、各データバスＤＢ１，バーＤＢ１〜ＤＢ
４，バーＤＢ４を介して各ビット線ＢＬ１，バーＢＬ１
〜ＢＬ４，バーＢＬ４にそれぞれ接続されているセンス
アンプ１に貫通電流が流れるため、無用な電力を消費す
るという問題点がある。また、通常の書き込み動作時に
おいてもワード線ＷＬで選択された記憶セルＣから各ビ
ット線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４を介し
て各データバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ
４にセル情報が読み出されて書き込み動作を行わないデ
ータバスに電位差を生じさせるように各センスアンプ１
が動作するため、無用な電力を消費する。
な構成のＤＲＡＭでは各ブロックにおいて各ビット線Ｂ
Ｌ１，バーＢＬ１〜ＢＬ４，バーＢＬ４が常に同時に選
択されるため、読出し動作時には電源Ｖｃｃからトラン
ジスタＴｒ２、各データバスＤＢ１，バーＤＢ１〜ＤＢ
４，バーＤＢ４を介して各ビット線ＢＬ１，バーＢＬ１
〜ＢＬ４，バーＢＬ４にそれぞれ接続されているセンス
アンプ１に貫通電流が流れるため、無用な電力を消費す
るという問題点がある。また、通常の書き込み動作時に
おいてもワード線ＷＬで選択された記憶セルＣから各ビ
ット線ＢＬ１，バーＢＬ１〜ＢＬ４，バーＢＬ４を介し
て各データバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ
４にセル情報が読み出されて書き込み動作を行わないデ
ータバスに電位差を生じさせるように各センスアンプ１
が動作するため、無用な電力を消費する。
【０００９】この発明の目的は、ブロックライト機能を
備えながらブロックライト動作時以外の通常の書き込み
動作時及び読出し動作時における消費電力を低減し得る
半導体記憶装置を提供することにある。
備えながらブロックライト動作時以外の通常の書き込み
動作時及び読出し動作時における消費電力を低減し得る
半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、選択されたワード線ＷＬに接続さ
れた多数の記憶セルＣに対し複数対のビット線ＢＬ，バ
ーＢＬを同時に選択することによりライトアンプ３から
該記憶セルＣにセル情報を同時に書き込むブロックライ
ト機能を備えた半導体記憶装置で、ブロックライト動作
時にはブロックライト信号ＢＷに基づいて複数対のビッ
ト線ＢＬ，バーＢＬを同時に選択し、ブロックライト動
作時以外の通常の書き込み及び読出し動作時には一対ず
つのビット線ＢＬ，バーＢＬを選択するコラムデコーダ
７を備えている。
図である。すなわち、選択されたワード線ＷＬに接続さ
れた多数の記憶セルＣに対し複数対のビット線ＢＬ，バ
ーＢＬを同時に選択することによりライトアンプ３から
該記憶セルＣにセル情報を同時に書き込むブロックライ
ト機能を備えた半導体記憶装置で、ブロックライト動作
時にはブロックライト信号ＢＷに基づいて複数対のビッ
ト線ＢＬ，バーＢＬを同時に選択し、ブロックライト動
作時以外の通常の書き込み及び読出し動作時には一対ず
つのビット線ＢＬ，バーＢＬを選択するコラムデコーダ
７を備えている。
【００１１】また、図２に示すように多数対のビット線
ＢＬ，バーＢＬにはそれぞれ該ビット線ＢＬ，バーＢＬ
を選択するためのコラムデコーダ７を接続し、該コラム
デコーダ７はプリデコーダ８で駆動し、該プリデコーダ
８に前記ブロックライト信号ＢＷを入力したときに該プ
リデコーダ８で前記コラムデコーダ７を同時に動作させ
て複数対のビット線ＢＬ，バーＢＬを同時に選択するよ
うに構成している。
ＢＬ，バーＢＬにはそれぞれ該ビット線ＢＬ，バーＢＬ
を選択するためのコラムデコーダ７を接続し、該コラム
デコーダ７はプリデコーダ８で駆動し、該プリデコーダ
８に前記ブロックライト信号ＢＷを入力したときに該プ
リデコーダ８で前記コラムデコーダ７を同時に動作させ
て複数対のビット線ＢＬ，バーＢＬを同時に選択するよ
うに構成している。
【００１２】
【作用】ブロックライト動作時には当該ブロック内の複
数対のビット線ＢＬ，バーＢＬが同時に選択され、ブロ
ックライト動作時以外の通常の書き込み及び読出し動作
時には書き込み動作あるいは読出し動作を行う記憶セル
Ｃに接続される対のビット線ＢＬ，バーＢＬだけが選択
される。
数対のビット線ＢＬ，バーＢＬが同時に選択され、ブロ
ックライト動作時以外の通常の書き込み及び読出し動作
時には書き込み動作あるいは読出し動作を行う記憶セル
Ｃに接続される対のビット線ＢＬ，バーＢＬだけが選択
される。
【００１３】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付してその説明を省略する。この実
施例では各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バー
ＢＬ４の各対をそれぞれ独立して選択するためのコラム
デコーダ７が備えられ、そのコラムデコーダの動作はプ
リデコーダ８により制御され、そのプリデコーダ８には
アドレスバッファ９からアドレス選択信号が入力される
。そして、ブロックライト動作時にはプリデコーダ８に
ブロックライト信号ＢＷが入力され、そのブロックライ
ト信号ＢＷに基づいてプリデコーダ８は各コラムデコー
ダ７を同時に動作させて各ビット線ＢＬ１，バーＢＬ１
〜ＢＬ４，バーＢＬ４を同時に選択させ、ブロックライ
ト信号ＢＷが入力されない状態ではアドレスバッファ９
から出力されるアドレス選択信号に基づいていずれか一
つのコラムデコーダ７が動作し、ビット線ＢＬ１，バー
ＢＬ１〜ＢＬ４，バーＢＬ４の中からいずれかの対が選
択されるようになっている。
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付してその説明を省略する。この実
施例では各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バー
ＢＬ４の各対をそれぞれ独立して選択するためのコラム
デコーダ７が備えられ、そのコラムデコーダの動作はプ
リデコーダ８により制御され、そのプリデコーダ８には
アドレスバッファ９からアドレス選択信号が入力される
。そして、ブロックライト動作時にはプリデコーダ８に
ブロックライト信号ＢＷが入力され、そのブロックライ
ト信号ＢＷに基づいてプリデコーダ８は各コラムデコー
ダ７を同時に動作させて各ビット線ＢＬ１，バーＢＬ１
〜ＢＬ４，バーＢＬ４を同時に選択させ、ブロックライ
ト信号ＢＷが入力されない状態ではアドレスバッファ９
から出力されるアドレス選択信号に基づいていずれか一
つのコラムデコーダ７が動作し、ビット線ＢＬ１，バー
ＢＬ１〜ＢＬ４，バーＢＬ４の中からいずれかの対が選
択されるようになっている。
【００１４】このように構成されたＤＲＡＭの動作を説
明すると、いずれかのワード線ＷＬが選択され、ブロッ
クライト動作時にはプリデコーダ８及びライトアンプ制
御装置４にブロックライト信号ＢＷが入力されるととも
にリセット信号ＲＳがＬレベルとなって各トランジスタ
Ｔｒ２はオフされ、この状態で各コラムデコーダ７が同
時に動作して各コラム選択ゲートＴｒ１がオンされるこ
とにより各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バー
ＢＬ４が同時に選択され、各ライトアンプ３が同時に動
作してワード線ＷＬで選択された４つの記憶セルＣにセ
ル情報がライトアンプ３により各データバスＤＢ１，バ
ーＤＢ１〜ＤＢ４，バーＤＢ４及びビット線ＢＬ１，バ
ーＢＬ１〜ＢＬ４，バーＢＬ４を介して同時に書き込ま
れる。
明すると、いずれかのワード線ＷＬが選択され、ブロッ
クライト動作時にはプリデコーダ８及びライトアンプ制
御装置４にブロックライト信号ＢＷが入力されるととも
にリセット信号ＲＳがＬレベルとなって各トランジスタ
Ｔｒ２はオフされ、この状態で各コラムデコーダ７が同
時に動作して各コラム選択ゲートＴｒ１がオンされるこ
とにより各ビット線ＢＬ１，バーＢＬ１〜ＢＬ４，バー
ＢＬ４が同時に選択され、各ライトアンプ３が同時に動
作してワード線ＷＬで選択された４つの記憶セルＣにセ
ル情報がライトアンプ３により各データバスＤＢ１，バ
ーＤＢ１〜ＤＢ４，バーＤＢ４及びビット線ＢＬ１，バ
ーＢＬ１〜ＢＬ４，バーＢＬ４を介して同時に書き込ま
れる。
【００１５】また、通常の書き込み動作時にはいずれか
のワード線ＷＬが選択され、プリデコーダ８及びライト
アンプ制御装置４にブロックライト信号ＢＷが入力され
ない状態でリセット信号ＲＳはＬレベルとなって各トラ
ンジスタＴｒ２はオフされ、この状態でアドレスバッフ
ァ９から出力されるアドレス選択信号に基づいてコラム
デコーダ７のいずれかが動作して各ビット線ＢＬ１，バ
ーＢＬ１〜ＢＬ４，バーＢＬ４のいずれかが選択され、
選択されたビット線に対応する各ライトアンプ３が動作
してワード線ＷＬで選択された４つの記憶セルＣの中か
らいずれか一つの記憶セルＣにライトアンプ３に入力さ
れた入力データがセル情報として各データバスＤＢ１，
バーＤＢ１〜ＤＢ４，バーＤＢ４及びビット線ＢＬ１，
バーＢＬ１〜ＢＬ４，バーＢＬ４のいずれかを介して書
き込まれる。
のワード線ＷＬが選択され、プリデコーダ８及びライト
アンプ制御装置４にブロックライト信号ＢＷが入力され
ない状態でリセット信号ＲＳはＬレベルとなって各トラ
ンジスタＴｒ２はオフされ、この状態でアドレスバッフ
ァ９から出力されるアドレス選択信号に基づいてコラム
デコーダ７のいずれかが動作して各ビット線ＢＬ１，バ
ーＢＬ１〜ＢＬ４，バーＢＬ４のいずれかが選択され、
選択されたビット線に対応する各ライトアンプ３が動作
してワード線ＷＬで選択された４つの記憶セルＣの中か
らいずれか一つの記憶セルＣにライトアンプ３に入力さ
れた入力データがセル情報として各データバスＤＢ１，
バーＤＢ１〜ＤＢ４，バーＤＢ４及びビット線ＢＬ１，
バーＢＬ１〜ＢＬ４，バーＢＬ４のいずれかを介して書
き込まれる。
【００１６】一方、読出し動作時にはプリデコーダ８及
びライトアンプ制御装置４にブロックライト信号ＢＷが
入力されない状態でリセット信号ＲＳはＨレベルとなっ
て各トランジスタＴｒ２はオンされることにより各デー
タバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４がほぼ
電源Ｖｃｃレベルにリセットされ、この状態でいずれか
のワード線ＷＬが選択されるとともにアドレスバッファ
９から出力されるアドレス選択信号に基づいてコラムデ
コーダ７のいずれかが動作して各ビット線ＢＬ１，バー
ＢＬ１〜ＢＬ４，バーＢＬ４のいずれかが選択され、ワ
ード線ＷＬにより選択された記憶セルＣの中から当該ビ
ット線に接続されている記憶セルＣのセル情報が当該デ
ータバスを介して読み出され、同データバスに電位差が
生じる。そして、セレクタ５によりデータバスＤＢ１，
バーＤＢ１〜ＤＢ４，バーＤＢ４の中から当該データバ
スが選択され、同データバスに読み出されたセル情報が
センスバッファ６を介して出力される。
びライトアンプ制御装置４にブロックライト信号ＢＷが
入力されない状態でリセット信号ＲＳはＨレベルとなっ
て各トランジスタＴｒ２はオンされることにより各デー
タバスＤＢ１，バーＤＢ１〜ＤＢ４，バーＤＢ４がほぼ
電源Ｖｃｃレベルにリセットされ、この状態でいずれか
のワード線ＷＬが選択されるとともにアドレスバッファ
９から出力されるアドレス選択信号に基づいてコラムデ
コーダ７のいずれかが動作して各ビット線ＢＬ１，バー
ＢＬ１〜ＢＬ４，バーＢＬ４のいずれかが選択され、ワ
ード線ＷＬにより選択された記憶セルＣの中から当該ビ
ット線に接続されている記憶セルＣのセル情報が当該デ
ータバスを介して読み出され、同データバスに電位差が
生じる。そして、セレクタ５によりデータバスＤＢ１，
バーＤＢ１〜ＤＢ４，バーＤＢ４の中から当該データバ
スが選択され、同データバスに読み出されたセル情報が
センスバッファ６を介して出力される。
【００１７】以上のようにこのＤＲＡＭではブロックラ
イト動作時にのみ当該ブロックの各ビット線ＢＬ１，バ
ーＢＬ１〜ＢＬ４，バーＢＬ４が同時に選択され、通常
の書き込み及び読出し動作時には各ビット線ＢＬ１，バ
ーＢＬ１〜ＢＬ４，バーＢＬ４の中から書き込みあるい
は読出し動作を行う記憶セルＣに接続されるビット線だ
けが選択される。従って、読出し動作時には選択された
ビット線に接続されたセンスアンプ１だけが当該データ
バスにセル情報を出力するため、電源Ｖｃｃからトラン
ジスタＴｒ２及びデータバスＤＢ１，バーＤＢ１〜ＤＢ
４，バーＤＢ４を介して各ビット線ＢＬ１，バーＢＬ１
〜ＢＬ４，バーＢＬ４に接続されたセンスアンプ１に流
れる貫通電流を防止することができ、無用な電力消費を
防止することができる。また、書き込み動作時には選択
されていないビット線に接続されたデータバスには電位
差を生じさせないため、無用な電力消費を防止すること
ができる。
イト動作時にのみ当該ブロックの各ビット線ＢＬ１，バ
ーＢＬ１〜ＢＬ４，バーＢＬ４が同時に選択され、通常
の書き込み及び読出し動作時には各ビット線ＢＬ１，バ
ーＢＬ１〜ＢＬ４，バーＢＬ４の中から書き込みあるい
は読出し動作を行う記憶セルＣに接続されるビット線だ
けが選択される。従って、読出し動作時には選択された
ビット線に接続されたセンスアンプ１だけが当該データ
バスにセル情報を出力するため、電源Ｖｃｃからトラン
ジスタＴｒ２及びデータバスＤＢ１，バーＤＢ１〜ＤＢ
４，バーＤＢ４を介して各ビット線ＢＬ１，バーＢＬ１
〜ＢＬ４，バーＢＬ４に接続されたセンスアンプ１に流
れる貫通電流を防止することができ、無用な電力消費を
防止することができる。また、書き込み動作時には選択
されていないビット線に接続されたデータバスには電位
差を生じさせないため、無用な電力消費を防止すること
ができる。
【００１８】
【発明の効果】以上詳述したように、この発明はブロッ
クライト機能を備えながらブロックライト動作時以外の
通常の書き込み動作時及び読出し動作時における消費電
力を低減し得る半導体記憶装置を提供することができる
優れた効果を発揮する。
クライト機能を備えながらブロックライト動作時以外の
通常の書き込み動作時及び読出し動作時における消費電
力を低減し得る半導体記憶装置を提供することができる
優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】従来例を示す回路図である。
３ ライトアンプ
７ コラムデコーダ
ＢＬ，バーＢＬ ビット線
ＷＬ ワード線
Ｃ 記憶セル
ＢＷ ブロックライト信号
ＤＢ，バーＤＢ データバス線
ＣＬ コラム選択線
Claims (2)
- 【請求項１】 選択されたワード線（ＷＬ）に接続さ
れた多数の記憶セル（Ｃ）に対し複数のコラム選択線（
ＣＬ）を同時に選択し、それにより選択された複数対の
ビット線（ＢＬ，バーＢＬ）がそれぞれ複数対のデータ
バス線（ＤＢ，バーＤＢ）につながることによりライト
アンプ（３）から該記憶セル（Ｃ）にセル情報を同時に
書き込むブロックライト機能を備えた半導体記憶装置で
あって、ブロックライト動作時にはブロックライト信号
（ＢＷ）に基づいて複数のコラム選択線（ＣＬ）を同時
に選択し、ブロックライト動作時以外の通常の書き込み
及び読出し動作時には一つのコラム選択線（ＣＬ）を選
択するコラムデコーダ（７）を備えたことを特徴とする
半導体記憶装置。 - 【請求項２】 多数対のビット線（ＢＬ，バーＢＬ）
にはそれぞれ該ビット線（ＢＬ，バーＢＬ）を選択する
ためのコラムデコーダ（７）を接続し、該コラムデコー
ダ（７）はプリデコーダ（８）で駆動し、該プリデコー
ダ（８）に前記ブロックライト信号（ＢＷ）を入力した
ときに該プリデコーダ（８）で前記コラムデコーダ（７
）を同時に動作させて複数対のビット線（ＢＬ，バーＢ
Ｌ）を同時に選択することを特徴とする請求項１記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096821A JPH04325991A (ja) | 1991-04-26 | 1991-04-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096821A JPH04325991A (ja) | 1991-04-26 | 1991-04-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04325991A true JPH04325991A (ja) | 1992-11-16 |
Family
ID=14175242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096821A Pending JPH04325991A (ja) | 1991-04-26 | 1991-04-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04325991A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630025A2 (en) * | 1993-06-18 | 1994-12-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5781493A (en) * | 1995-11-24 | 1998-07-14 | Nec Corporation | Semiconductor memory device having block write function |
| JP2002524813A (ja) * | 1998-08-26 | 2002-08-06 | マイクロン テクノロジー インコーポレイテッド | 広いデータパスメモリデバイスのためのブロック書き込み回路および方法 |
-
1991
- 1991-04-26 JP JP3096821A patent/JPH04325991A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630025A2 (en) * | 1993-06-18 | 1994-12-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| EP0630025A3 (en) * | 1993-06-18 | 1995-09-20 | Toshiba Kk | Solid state memory device. |
| US5781493A (en) * | 1995-11-24 | 1998-07-14 | Nec Corporation | Semiconductor memory device having block write function |
| JP2002524813A (ja) * | 1998-08-26 | 2002-08-06 | マイクロン テクノロジー インコーポレイテッド | 広いデータパスメモリデバイスのためのブロック書き込み回路および方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991102 |