JPH04291088A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04291088A JPH04291088A JP3056375A JP5637591A JPH04291088A JP H04291088 A JPH04291088 A JP H04291088A JP 3056375 A JP3056375 A JP 3056375A JP 5637591 A JP5637591 A JP 5637591A JP H04291088 A JPH04291088 A JP H04291088A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 abstract description 5
- 210000000352 storage cell Anatomy 0.000 abstract 2
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 9
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 9
- 230000004913 activation Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置を構成
する記憶セルにセル情報を書き込む書き込み回路に関す
るものである。ＤＲＡＭの一種類にはシリアルアクセス
メモリを内蔵したデュアルポートメモリがあり、特に画
像用メモリとして使用される。このようなＤＲＡＭは動
作の高速性が要求され、特に画像データの場合セルアレ
イを構成する多数の記憶セルの中から矩形状に配列され
た一部の記憶セルに対し一括して書き込み動作を行うこ
とが必要となっている。
する記憶セルにセル情報を書き込む書き込み回路に関す
るものである。ＤＲＡＭの一種類にはシリアルアクセス
メモリを内蔵したデュアルポートメモリがあり、特に画
像用メモリとして使用される。このようなＤＲＡＭは動
作の高速性が要求され、特に画像データの場合セルアレ
イを構成する多数の記憶セルの中から矩形状に配列され
た一部の記憶セルに対し一括して書き込み動作を行うこ
とが必要となっている。
【０００２】
【従来の技術】従来のＤＲＡＭでは高速書き込みを行う
ためにフラッシュライト機能を備えたものがある。この
フラッシュライト機能は選択されたワード線に接続され
た記憶セルに同一のセル情報を一括して書き込むもので
あり、従前の書き込み速度に対し高速化が図られている
。
ためにフラッシュライト機能を備えたものがある。この
フラッシュライト機能は選択されたワード線に接続され
た記憶セルに同一のセル情報を一括して書き込むもので
あり、従前の書き込み速度に対し高速化が図られている
。
【０００３】
【発明が解決しようとする課題】ところが、上記のよう
なフラッシュライト機能では同一のワード線に接続され
た記憶セルに対してのみ一括書き込みが可能であって、
ビット線を選択しての一括書き込みは不可能であるため
、セルアレイ内で矩形状に位置する多数の記憶セルに対
し同一データを一括して書き込んだりあるいは異なるデ
ータをランダムに書き込むことはできない。従って、こ
のような場合には書き込み動作を高速化することができ
ないという問題点があった。
なフラッシュライト機能では同一のワード線に接続され
た記憶セルに対してのみ一括書き込みが可能であって、
ビット線を選択しての一括書き込みは不可能であるため
、セルアレイ内で矩形状に位置する多数の記憶セルに対
し同一データを一括して書き込んだりあるいは異なるデ
ータをランダムに書き込むことはできない。従って、こ
のような場合には書き込み動作を高速化することができ
ないという問題点があった。
【０００４】この発明の目的は、ビット線を選択した一
括書き込み動作を可能とする半導体記憶装置を提供する
ことにある。
括書き込み動作を可能とする半導体記憶装置を提供する
ことにある。
【０００５】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ビット線ＢＬ，バーＢＬとワード
線ＷＬを選択することにより所定の記憶セルＣを選択し
、該記憶セルＣに対しビット線ＢＬ，バーＢＬ及びデー
タバスＤＢ，バーＤＢを介して該データバスＤＢ，バー
ＤＢ毎に設けられたライトアンプＷＡで書き込み動作を
行う半導体記憶装置で、各ライトアンプＷＡには該ライ
トアンプＷＡの中から複数のライトアンプを同時に動作
させる制御信号を出力する制御回路ＣＮＴが接続されて
いる。
図である。すなわち、ビット線ＢＬ，バーＢＬとワード
線ＷＬを選択することにより所定の記憶セルＣを選択し
、該記憶セルＣに対しビット線ＢＬ，バーＢＬ及びデー
タバスＤＢ，バーＤＢを介して該データバスＤＢ，バー
ＤＢ毎に設けられたライトアンプＷＡで書き込み動作を
行う半導体記憶装置で、各ライトアンプＷＡには該ライ
トアンプＷＡの中から複数のライトアンプを同時に動作
させる制御信号を出力する制御回路ＣＮＴが接続されて
いる。
【０００６】
【作用】制御回路ＣＮＴにより選択されたライトアンプ
ＷＡにより複数ビットで同時に書き込み動作が行われる
。
ＷＡにより複数ビットで同時に書き込み動作が行われる
。
【０００７】
【実施例】以下、この発明を具体化した第一の実施例を
図２に従って説明する。このＤＲＡＭは４ビットで１ブ
ロックが構成され、４対のビット線ＢＬ０，バーＢＬ０
〜ＢＬ３，バーＢＬ３のいずれかと多数本のワード線の
いずれかを選択することにより多数の記憶セルＣの中か
ら所定の記憶セルＣが選択される。各ビット線ＢＬ０，
バーＢＬ０〜ＢＬ３，バーＢＬ３はそれぞれ転送ゲート
Ｔｒ１を介してデータバスＤＢ３，バーＤＢ３〜ＤＢ０
，バーＤＢ０に接続され、ビット線ＢＬ０，バーＢＬ０
〜ＢＬ３，バーＢＬ３の各対に接続された転送ゲートＴ
ｒ１のゲートにはコラムデコーダ１からコラム選択信号
ＣＬ３〜ＣＬ０がそれぞれ入力され、そのコラム選択信
号ＣＬ３〜ＣＬ０がＨレベルとなると各ビット線ＢＬ０
，バーＢＬ０〜ＢＬ３，バーＢＬ３が各データバスＤＢ
３，バーＤＢ３〜ＤＢ０，バーＤＢ０にそれぞれ接続さ
れる。そして、コラムデコーダ１にはコラムアドレス信
号ＡＤが入力され、そのコラムアドレス信号ＡＤに基づ
いて前記コラム選択信号ＣＬ０〜ＣＬ３が出力される。
図２に従って説明する。このＤＲＡＭは４ビットで１ブ
ロックが構成され、４対のビット線ＢＬ０，バーＢＬ０
〜ＢＬ３，バーＢＬ３のいずれかと多数本のワード線の
いずれかを選択することにより多数の記憶セルＣの中か
ら所定の記憶セルＣが選択される。各ビット線ＢＬ０，
バーＢＬ０〜ＢＬ３，バーＢＬ３はそれぞれ転送ゲート
Ｔｒ１を介してデータバスＤＢ３，バーＤＢ３〜ＤＢ０
，バーＤＢ０に接続され、ビット線ＢＬ０，バーＢＬ０
〜ＢＬ３，バーＢＬ３の各対に接続された転送ゲートＴ
ｒ１のゲートにはコラムデコーダ１からコラム選択信号
ＣＬ３〜ＣＬ０がそれぞれ入力され、そのコラム選択信
号ＣＬ３〜ＣＬ０がＨレベルとなると各ビット線ＢＬ０
，バーＢＬ０〜ＢＬ３，バーＢＬ３が各データバスＤＢ
３，バーＤＢ３〜ＤＢ０，バーＤＢ０にそれぞれ接続さ
れる。そして、コラムデコーダ１にはコラムアドレス信
号ＡＤが入力され、そのコラムアドレス信号ＡＤに基づ
いて前記コラム選択信号ＣＬ０〜ＣＬ３が出力される。
【０００８】データバスＤＢ０，バーＤＢ０〜ＤＢ３，
バーＤＢ３の各対にはそれぞれライトアンプＷＡ０〜Ｗ
Ａ３が接続され、それぞれ書き込みデータＷＤが入力さ
れる。各ライトアンプＷＡ０〜ＷＡ３には制御回路ＣＮ
Ｔ０〜ＣＮＴ３がそれぞれ接続され、各制御回路ＣＮＴ
０〜ＣＮＴ３にはライトアンプＷＡ０〜ＷＡ３を活性化
するためのライトアンプ活性化信号ＷＬ、ライトアンプ
活性化信号ＷＬが入力されている状態でもライトアンプ
ＷＡ０〜ＷＡ３の活性化を禁止するコラムマスク信号Ｃ
Ｍ及び制御回路ＣＮＴ０〜ＣＮＴ３を選択する２ビット
のコラムアドレス信号Ａ０，Ａ１が入力されている。
バーＤＢ３の各対にはそれぞれライトアンプＷＡ０〜Ｗ
Ａ３が接続され、それぞれ書き込みデータＷＤが入力さ
れる。各ライトアンプＷＡ０〜ＷＡ３には制御回路ＣＮ
Ｔ０〜ＣＮＴ３がそれぞれ接続され、各制御回路ＣＮＴ
０〜ＣＮＴ３にはライトアンプＷＡ０〜ＷＡ３を活性化
するためのライトアンプ活性化信号ＷＬ、ライトアンプ
活性化信号ＷＬが入力されている状態でもライトアンプ
ＷＡ０〜ＷＡ３の活性化を禁止するコラムマスク信号Ｃ
Ｍ及び制御回路ＣＮＴ０〜ＣＮＴ３を選択する２ビット
のコラムアドレス信号Ａ０，Ａ１が入力されている。
【０００９】このような制御回路ＣＮＴ０〜ＣＮＴ３は
コラムマスク信号ＣＭの入力に基づいてライトアンプ活
性化信号ＷＬに優先して当該ライトアンプＷＡ０〜ＷＡ
３による書き込み動作を禁止し、ライトアンプ活性化信
号ＷＬが入力されている状態でコラムアドレス信号Ａ０
，Ａ１に基づいて選択された場合に当該ライトアンプＷ
Ａ０〜ＷＡ３を活性化するようになっている。そして、
この１ブロックのセルアレイから１つのＩ／Ｏ装置を介
してデータの入出力が行われ、×４構成（１ブロック毎
に４ビット分のビット線を有する構成）のＤＲＡＭでは
このようなブロックが４個で構成される。
コラムマスク信号ＣＭの入力に基づいてライトアンプ活
性化信号ＷＬに優先して当該ライトアンプＷＡ０〜ＷＡ
３による書き込み動作を禁止し、ライトアンプ活性化信
号ＷＬが入力されている状態でコラムアドレス信号Ａ０
，Ａ１に基づいて選択された場合に当該ライトアンプＷ
Ａ０〜ＷＡ３を活性化するようになっている。そして、
この１ブロックのセルアレイから１つのＩ／Ｏ装置を介
してデータの入出力が行われ、×４構成（１ブロック毎
に４ビット分のビット線を有する構成）のＤＲＡＭでは
このようなブロックが４個で構成される。
【００１０】さて、このように構成されたＤＲＡＭでの
書き込み動作を説明すると、通常の書き込み動作ではい
ずれかのワード線すなわち例えばワード線ＷＬ１が選択
されている状態で各制御回路ＣＮＴ０〜ＣＮＴ３にはラ
イトアンプ活性化信号ＷＬが入力され、コラムデコーダ
１に入力されるアドレス信号に基づいてコラム選択信号
ＣＬ０〜ＣＬ３がＨレベルとなり、ビット線ＢＬ０，バ
ーＢＬ０〜ＢＬ３，バーＢＬ３が選択され、制御回路Ｃ
ＮＴ０〜ＣＮＴ３に入力されるコラムアドレス信号Ａ０
，Ａ１に基づいて例えばライトアンプＷＡ０だけにライ
トアンプ活性化信号ＷＬが入力されて当該ライトアンプ
ＷＡ３が活性化される。そして、そのライトアンプＷＡ
０に入力される書き込みデータＷＤに基づいて同ライト
アンプＷＡ３からビット線ＢＬ０，バーＢＬ０を介して
記憶セルＣ１に書き込みデータＷＤが書き込まれる。
書き込み動作を説明すると、通常の書き込み動作ではい
ずれかのワード線すなわち例えばワード線ＷＬ１が選択
されている状態で各制御回路ＣＮＴ０〜ＣＮＴ３にはラ
イトアンプ活性化信号ＷＬが入力され、コラムデコーダ
１に入力されるアドレス信号に基づいてコラム選択信号
ＣＬ０〜ＣＬ３がＨレベルとなり、ビット線ＢＬ０，バ
ーＢＬ０〜ＢＬ３，バーＢＬ３が選択され、制御回路Ｃ
ＮＴ０〜ＣＮＴ３に入力されるコラムアドレス信号Ａ０
，Ａ１に基づいて例えばライトアンプＷＡ０だけにライ
トアンプ活性化信号ＷＬが入力されて当該ライトアンプ
ＷＡ３が活性化される。そして、そのライトアンプＷＡ
０に入力される書き込みデータＷＤに基づいて同ライト
アンプＷＡ３からビット線ＢＬ０，バーＢＬ０を介して
記憶セルＣ１に書き込みデータＷＤが書き込まれる。
【００１１】一方、ブロック書き込みを行う場合には先
ず通常の書き込みと同様にいずれかのワード線すなわち
例えばワード線ＷＬ１が選択されている状態で各制御回
路ＣＮＴ０〜ＣＮＴ３にはライトアンプ活性化信号ＷＬ
が入力され、コラムデコーダ１に入力されるアドレス信
号に基づいてコラム選択信号ＣＬ０〜ＣＬ３がＨレベル
となり、ビット線ＢＬ０，バーＢＬ０〜ＢＬ３，バーＢ
Ｌ３が選択される。この状態で各制御回路ＣＮＴ０〜Ｃ
ＮＴ３に入力されるコラムアドレス信号Ａ０，Ａ１が各
ライトアンプＷＡ０〜ＷＡ３を全て選択する状態となり
、同時に各制御回路ＣＮＴ０〜ＣＮＴ３に入力されるコ
ラムマスク信号ＣＭにより任意のライトアンプＷＡ０〜
ＷＡ３の書き込み動作が禁止される。この結果、各ライ
トアンプＷＡ０〜ＷＡ３に入力される書き込みデータＷ
Ｄに基づいて全部あるいは書き込み動作が禁止されてい
ない一部のライトアンプＷＡ０〜ＷＡ３で各ビットで選
択されている記憶セルＣに対し同時に書き込み動作が行
われる。従って、各ビットで選択された記憶セルＣには
ランダムデータが一括して書き込まれる。
ず通常の書き込みと同様にいずれかのワード線すなわち
例えばワード線ＷＬ１が選択されている状態で各制御回
路ＣＮＴ０〜ＣＮＴ３にはライトアンプ活性化信号ＷＬ
が入力され、コラムデコーダ１に入力されるアドレス信
号に基づいてコラム選択信号ＣＬ０〜ＣＬ３がＨレベル
となり、ビット線ＢＬ０，バーＢＬ０〜ＢＬ３，バーＢ
Ｌ３が選択される。この状態で各制御回路ＣＮＴ０〜Ｃ
ＮＴ３に入力されるコラムアドレス信号Ａ０，Ａ１が各
ライトアンプＷＡ０〜ＷＡ３を全て選択する状態となり
、同時に各制御回路ＣＮＴ０〜ＣＮＴ３に入力されるコ
ラムマスク信号ＣＭにより任意のライトアンプＷＡ０〜
ＷＡ３の書き込み動作が禁止される。この結果、各ライ
トアンプＷＡ０〜ＷＡ３に入力される書き込みデータＷ
Ｄに基づいて全部あるいは書き込み動作が禁止されてい
ない一部のライトアンプＷＡ０〜ＷＡ３で各ビットで選
択されている記憶セルＣに対し同時に書き込み動作が行
われる。従って、各ビットで選択された記憶セルＣには
ランダムデータが一括して書き込まれる。
【００１２】また、上記のような構成を利用して図３に
示すような冗長回路を構成することができる。すなわち
、各データバスＤＢ０，バーＤＢ０〜ＤＢ３，バーＤＢ
３にはそれぞれ転送ゲートＴｒ２を介して共通の冗長デ
ータバスＤＢ４，バーＤＢ４が接続され、その冗長デー
タバスＤＢ４，バーＤＢ４には前記各ビットと同一構成
のビット線が接続されている。また、各データバスＤＢ
０，バーＤＢ０〜ＤＢ３，バーＤＢ３は各ビット線との
間に転送ゲートＴｒ３が介在されている。そして、各転
送ゲートＴｒ２，Ｔｒ３には各データバスＤＢ０，バー
ＤＢ０〜ＤＢ３，バーＤＢ３に対応する転送ゲートＴｒ
２に冗長アドレスデコーダから冗長信号Φ０〜Φ３が入
力され、転送ゲートＴｒ３には冗長信号Φ０〜Φ３がイ
ンバータ２を介して入力されている。
示すような冗長回路を構成することができる。すなわち
、各データバスＤＢ０，バーＤＢ０〜ＤＢ３，バーＤＢ
３にはそれぞれ転送ゲートＴｒ２を介して共通の冗長デ
ータバスＤＢ４，バーＤＢ４が接続され、その冗長デー
タバスＤＢ４，バーＤＢ４には前記各ビットと同一構成
のビット線が接続されている。また、各データバスＤＢ
０，バーＤＢ０〜ＤＢ３，バーＤＢ３は各ビット線との
間に転送ゲートＴｒ３が介在されている。そして、各転
送ゲートＴｒ２，Ｔｒ３には各データバスＤＢ０，バー
ＤＢ０〜ＤＢ３，バーＤＢ３に対応する転送ゲートＴｒ
２に冗長アドレスデコーダから冗長信号Φ０〜Φ３が入
力され、転送ゲートＴｒ３には冗長信号Φ０〜Φ３がイ
ンバータ２を介して入力されている。
【００１３】このような構成によりいずれかのビットす
なわち例えばデータバスＤＢ０，バーＤＢ０に接続され
るビットに不良が発生した場合に、その不良ビットのコ
ラムアドレスが冗長アドレスデコーダに設定されている
と、前記コラムデコーダ１及び冗長アドレスデコーダに
そのコラムアドレス信号が入力されると、冗長アドレス
デコーダからＨレベルの冗長信号Φ０が転送ゲートＴｒ
２に出力されて同転送ゲートＴｒ２がオンされるととも
に、その冗長信号Φ０が反転されて転送ゲートＴｒ３に
入力されて同転送ゲートＴｒ３がオフされるため、デー
タバスＤＢ０，バーＤＢ０は冗長データバスＤＢ４，バ
ーＤＢ４を介して冗長ビットに接続される。
なわち例えばデータバスＤＢ０，バーＤＢ０に接続され
るビットに不良が発生した場合に、その不良ビットのコ
ラムアドレスが冗長アドレスデコーダに設定されている
と、前記コラムデコーダ１及び冗長アドレスデコーダに
そのコラムアドレス信号が入力されると、冗長アドレス
デコーダからＨレベルの冗長信号Φ０が転送ゲートＴｒ
２に出力されて同転送ゲートＴｒ２がオンされるととも
に、その冗長信号Φ０が反転されて転送ゲートＴｒ３に
入力されて同転送ゲートＴｒ３がオフされるため、デー
タバスＤＢ０，バーＤＢ０は冗長データバスＤＢ４，バ
ーＤＢ４を介して冗長ビットに接続される。
【００１４】従って、不良セルが存在するビットは自動
的に冗長ビットに切り換えることができるとともに、一
つのブロック全体を交換するのではなく、不良セルが存
在するビットだけを冗長ビットに切り換える構成である
ので、冗長ビットによるセルアレイの面積拡大を小さく
することができる。そして、このような効果は１ブロッ
ク内のビット数が増加するほど顕著となる。
的に冗長ビットに切り換えることができるとともに、一
つのブロック全体を交換するのではなく、不良セルが存
在するビットだけを冗長ビットに切り換える構成である
ので、冗長ビットによるセルアレイの面積拡大を小さく
することができる。そして、このような効果は１ブロッ
ク内のビット数が増加するほど顕著となる。
【００１５】なお、前記実施例では制御回路ＣＮＴ０〜
ＣＮＴ３にコラムマスク信号ＣＭを入力したが、図４に
示すように各データバスＤＢ０，バーＤＢ０〜ＤＢ３，
バーＤＢ３に転送ゲートＴｒ４をそれぞれ介在させ、そ
の転送ゲートＴｒ４に前記コラムマスク信号ＣＭを入力
するようにしても同様な効果を得ることができる。
ＣＮＴ３にコラムマスク信号ＣＭを入力したが、図４に
示すように各データバスＤＢ０，バーＤＢ０〜ＤＢ３，
バーＤＢ３に転送ゲートＴｒ４をそれぞれ介在させ、そ
の転送ゲートＴｒ４に前記コラムマスク信号ＣＭを入力
するようにしても同様な効果を得ることができる。
【００１６】
【発明の効果】以上詳述したように、この発明はビット
線を選択した一括書き込み動作を可能とする半導体記憶
装置を提供することができる優れた効果を発揮する。
線を選択した一括書き込み動作を可能とする半導体記憶
装置を提供することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】第一の実施例の冗長回路を示す回路図である。
【図４】第二の実施例を示す回路図である。
ＢＬ，バーＢＬ ビット線
ＷＬ ワード線
Ｃ 記憶セル
ＤＢ，バーＤＢ データバス
ＷＡ ライトアンプ
ＣＮＴ 制御回路
Claims (1)
- 【請求項１】 ビット線（ＢＬ，バーＢＬ）とワード
線（ＷＬ）を選択することにより所定の記憶セル（Ｃ）
を選択し、該記憶セル（Ｃ）に対し該ビット線（ＢＬ，
バーＢＬ）及びデータバス（ＤＢ，バーＤＢ）を介して
該データバス（ＤＢ，バーＤＢ）毎に設けられたライト
アンプ（ＷＡ）で書き込み動作を行う半導体記憶装置で
あって、各ライトアンプ（ＷＡ）には該ライトアンプ（
ＷＡ）の中から複数のライトアンプを同時に動作させる
制御信号を出力する制御回路（ＣＮＴ）を接続したこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056375A JPH04291088A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056375A JPH04291088A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291088A true JPH04291088A (ja) | 1992-10-15 |
Family
ID=13025518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056375A Withdrawn JPH04291088A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524813A (ja) * | 1998-08-26 | 2002-08-06 | マイクロン テクノロジー インコーポレイテッド | 広いデータパスメモリデバイスのためのブロック書き込み回路および方法 |
-
1991
- 1991-03-20 JP JP3056375A patent/JPH04291088A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524813A (ja) * | 1998-08-26 | 2002-08-06 | マイクロン テクノロジー インコーポレイテッド | 広いデータパスメモリデバイスのためのブロック書き込み回路および方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |