JPS62279597A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62279597A JPS62279597A JP61122861A JP12286186A JPS62279597A JP S62279597 A JPS62279597 A JP S62279597A JP 61122861 A JP61122861 A JP 61122861A JP 12286186 A JP12286186 A JP 12286186A JP S62279597 A JPS62279597 A JP S62279597A
- Authority
- JP
- Japan
- Prior art keywords
- line
- bar
- cell
- word line
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000011647 vitamin D3 Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（概要〕
Ｄ−ＲＡＭのクリア動作を高位の電源または低位の電源
に接続し、ダミーワード線の信号から派生させた信号で
制御されるトランジスタにより行ない、全セル情報クリ
アと１ワード対応のセル情報のクリアを可能とする。
に接続し、ダミーワード線の信号から派生させた信号で
制御されるトランジスタにより行ない、全セル情報クリ
アと１ワード対応のセル情報のクリアを可能とする。
本発明は、半導体記憶装置のセル情報のクリアを実現す
るための回路に関する。
るための回路に関する。
半導体記憶装置のダイナミック型ランダム・アクセス・
メモリＤ−ＲＡＭにおいて、メモリ装置の全内容をｒＯ
Ｊに書き換る（クリア）動作が必要になることがある。
メモリＤ−ＲＡＭにおいて、メモリ装置の全内容をｒＯ
Ｊに書き換る（クリア）動作が必要になることがある。
例えば、ビデオメモリとしてＤ−ＲＡＭを使用したビデ
オＲＡＭにおいて、画面またはその一部を消去し、別の
画面に書き換たい場合がある。
オＲＡＭにおいて、画面またはその一部を消去し、別の
画面に書き換たい場合がある。
その場合、一般的には、通常の書込みモードにして各メ
モリセルに「０」または「１」を書込むことがなされて
いる。しかし、その場合順次アドレスを走査し、各メモ
リセルに「０」または「１」を書込まねばならず、クリ
アに要する時間が大きくなるという欠点がある。
モリセルに「０」または「１」を書込むことがなされて
いる。しかし、その場合順次アドレスを走査し、各メモ
リセルに「０」または「１」を書込まねばならず、クリ
アに要する時間が大きくなるという欠点がある。
そのため、従来他の方法として、第２図に示すように、
各センスアンプＳＡのビット線ＢＬ、ＢＬバー（以下バ
ーは反転信号の意味を示す）に各々ＶｃｃもしくはＶｓ
ｓに接続する１個のトランジスタＱＡＢ、 ＱＡＢ’と
、各ワード線ＷＬにＶＣＣに接続される１［固のトラン
ジスタＱＡ−を設け、ｌ・ランジスタＱＡＢ、 ＱＡＢ
’ 、 ＱＡＷのゲートにクリア信号φＣを印加するこ
とが提案されている。そのクリア動作は、クリア信号φ
Ｃをハイに上げることにより、全ワード線ＷＬがハイに
上がり、全ワード線が一度に選択状態になり、全ビット
線ＢＬがロー、全ピント線ＢＬバーがハイになり、全メ
モリセルに情報ｒＯＪが書込まれる。
各センスアンプＳＡのビット線ＢＬ、ＢＬバー（以下バ
ーは反転信号の意味を示す）に各々ＶｃｃもしくはＶｓ
ｓに接続する１個のトランジスタＱＡＢ、 ＱＡＢ’と
、各ワード線ＷＬにＶＣＣに接続される１［固のトラン
ジスタＱＡ−を設け、ｌ・ランジスタＱＡＢ、 ＱＡＢ
’ 、 ＱＡＷのゲートにクリア信号φＣを印加するこ
とが提案されている。そのクリア動作は、クリア信号φ
Ｃをハイに上げることにより、全ワード線ＷＬがハイに
上がり、全ワード線が一度に選択状態になり、全ビット
線ＢＬがロー、全ピント線ＢＬバーがハイになり、全メ
モリセルに情報ｒＯＪが書込まれる。
この場合、一度に全メモリセル情報をクリアすることが
できるが、全ワード線選択機能をデコーダ側にもたせる
ための付加トランジスタＱＡ−を各ワード線毎に設ける
必要があり、それだけ構成が複雑になる。また、ビデオ
ＲＡＭに使用する場合ることかできない。
できるが、全ワード線選択機能をデコーダ側にもたせる
ための付加トランジスタＱＡ−を各ワード線毎に設ける
必要があり、それだけ構成が複雑になる。また、ビデオ
ＲＡＭに使用する場合ることかできない。
そこで、本発明は従来のＤ−ＲＡＭのクリアモードにお
ける上記問題点を解決し、メモリの全セル情報をクリア
することができるとともに、任意のワード（例えばビデ
オＲＡＭで任意の行）のセル情報をクリアできる半導体
記憶装置を提供しようとするものである。
ける上記問題点を解決し、メモリの全セル情報をクリア
することができるとともに、任意のワード（例えばビデ
オＲＡＭで任意の行）のセル情報をクリアできる半導体
記憶装置を提供しようとするものである。
本発明においては、各センスアンプのビット線ＢＬ、Ｂ
Ｌバーに各々高位の電源または低位の電源に接続する１
個のトランジスタを設け、ダミーワード線の信号から派
生させた信号で制御することを特徴としている。
Ｌバーに各々高位の電源または低位の電源に接続する１
個のトランジスタを設け、ダミーワード線の信号から派
生させた信号で制御することを特徴としている。
本発明の構成で、クリア信号φＣをハイに上げて、一度
のリフレッシュサイクルを行なうと、セルの情報は、Ｂ
Ｌ側がストレージｒｏｂ、ＢＬバー側がストレージｒｌ
Ｊとなる。その結果、外部からみると、全てのセル情報
は「０」となり、全ビットクリアができる。また、特定
のワード線を選択し、クリア信号φＣをハイに上げると
、そのワード線に属するセル情報は、ＢＬ側がストレー
ジｒＯＪ、ＢＬバー側がストレージ「１」となり、外部
からみると、そのワードの全ビットクリアができる。
のリフレッシュサイクルを行なうと、セルの情報は、Ｂ
Ｌ側がストレージｒｏｂ、ＢＬバー側がストレージｒｌ
Ｊとなる。その結果、外部からみると、全てのセル情報
は「０」となり、全ビットクリアができる。また、特定
のワード線を選択し、クリア信号φＣをハイに上げると
、そのワード線に属するセル情報は、ＢＬ側がストレー
ジｒＯＪ、ＢＬバー側がストレージ「１」となり、外部
からみると、そのワードの全ビットクリアができる。
（実施例〕
第１図に、本発明の実施例の回路要部を示している。第
１図において、メモリ装置自体は通常の１トランジスタ
、１キヤパシタ型のメモリセルを有するＤ−ＲＡＭであ
り、ワード線ＷＬとビット線ＢＬ、ＢＬバーの交差点に
それぞれメモリセルＭが備えられ、各ビット線のＢＬ及
びＢＬバーの一端に接続するセンスアンプＳ／Ａを有し
、各ビット線情報は入出カバソファ回路ｒＯＢを介して
、外部に出力し、また外部からの入力データが書込まれ
るようになっている。
１図において、メモリ装置自体は通常の１トランジスタ
、１キヤパシタ型のメモリセルを有するＤ−ＲＡＭであ
り、ワード線ＷＬとビット線ＢＬ、ＢＬバーの交差点に
それぞれメモリセルＭが備えられ、各ビット線のＢＬ及
びＢＬバーの一端に接続するセンスアンプＳ／Ａを有し
、各ビット線情報は入出カバソファ回路ｒＯＢを介して
、外部に出力し、また外部からの入力データが書込まれ
るようになっている。
そして、本発明の特徴であるセル情報のクリア機構は、
各センスアンプＳ／Ａのビット線ＢＬ。
各センスアンプＳ／Ａのビット線ＢＬ。
ＢＬバーにそれぞれ高位の電源Ｖ ｃｃ、低位の電源Ｖ
ＳＳに接続する１個のトランジスタＱａｂおよびＱａｂ
“を設け、ダミーワード李泉ＤＷまたはＤＷバーの信号
から派生させた信号で制御する構成で実現している。本
実施例では、クリア制御トランジスタＱｃ、Ｑｃ ”を
介して、低位の電源Ｖｓｓに接続したトランジスタＱａ
ｂのゲートをダミーワード線ＤＷに接続し、高位の電源
Ｖｃｃに接続したトランジスタＱａｂ’のゲートをダミ
ーワード線ＤＷバーに接続する構成にしている。
ＳＳに接続する１個のトランジスタＱａｂおよびＱａｂ
“を設け、ダミーワード李泉ＤＷまたはＤＷバーの信号
から派生させた信号で制御する構成で実現している。本
実施例では、クリア制御トランジスタＱｃ、Ｑｃ ”を
介して、低位の電源Ｖｓｓに接続したトランジスタＱａ
ｂのゲートをダミーワード線ＤＷに接続し、高位の電源
Ｖｃｃに接続したトランジスタＱａｂ’のゲートをダミ
ーワード線ＤＷバーに接続する構成にしている。
なお、その他の構成は通常のＤ−ＲＡＭと同様であり、
ローデコーダ（Ｒ−ＤＥＣ） 、ビット線情報の入出力
バスＢｕｓ、ＢＵＳバーへの出力を制御するトランスフ
ァーゲートＱ、、Ｑ２−・−・−Ｑｌ”、Ｑ２“・−１
およびコラムアドレス信号をデコードし、トランスファ
ーゲートにコラム選択信何を送出するコラムデコーダ（
特に図示せず）等を翫備える。
ローデコーダ（Ｒ−ＤＥＣ） 、ビット線情報の入出力
バスＢｕｓ、ＢＵＳバーへの出力を制御するトランスフ
ァーゲートＱ、、Ｑ２−・−・−Ｑｌ”、Ｑ２“・−１
およびコラムアドレス信号をデコードし、トランスファ
ーゲートにコラム選択信何を送出するコラムデコーダ（
特に図示せず）等を翫備える。
セル情報をクリアする動作時には、まずクリア信号φＣ
をハイに上げて、通常のりフレウシュサイクルを行なう
。ＢＬ側のビット線が選択されているときは、ダミーワ
ード線ＤＷバーはハイに上昇するから、φＣがハイにな
るとトランジスタＱａｂ’のゲートはダミーワード線Ｄ
Ｗバーのハイが伝達され、トランジスタＱａｂ’が導通
し、ビット線ＢＬバーは強制的にハイに引き上げられ、
センスアンプＳ／ＡはＢ Ｌ ｌｌｌがローになるよう
に転じ、ＢＬ側のセルは「０」にクリアされる。一方、
ＢＬバー側のワード線が選択されている場合には、ダミ
ーワード線ＤＷがハイに上昇すると、クリア信号φＣが
ハイになると、トランジスタＱｃを介してトランジスタ
Ｑａｂのゲートにダミーワード線ＤＷのハイが伝達され
、各トランジスタＱａｂが導通し、ビット線ＢＬをロー
（Ｖｓｓ）に引き下げ、それによりセンスアンプＳ／Ａ
がＢＬバー側がハイになるように転じ、ＢＬバー側のセ
ルに情報「１」を書込む。以上により、セルの情報は、
ＢＬ側がストレージｒＯＪ、ＢＬバー側がストレージ「
１」となり、外部からみると、全てのセルの情報はｒＯ
Ｊとなり、全ビットクリアができる。
をハイに上げて、通常のりフレウシュサイクルを行なう
。ＢＬ側のビット線が選択されているときは、ダミーワ
ード線ＤＷバーはハイに上昇するから、φＣがハイにな
るとトランジスタＱａｂ’のゲートはダミーワード線Ｄ
Ｗバーのハイが伝達され、トランジスタＱａｂ’が導通
し、ビット線ＢＬバーは強制的にハイに引き上げられ、
センスアンプＳ／ＡはＢ Ｌ ｌｌｌがローになるよう
に転じ、ＢＬ側のセルは「０」にクリアされる。一方、
ＢＬバー側のワード線が選択されている場合には、ダミ
ーワード線ＤＷがハイに上昇すると、クリア信号φＣが
ハイになると、トランジスタＱｃを介してトランジスタ
Ｑａｂのゲートにダミーワード線ＤＷのハイが伝達され
、各トランジスタＱａｂが導通し、ビット線ＢＬをロー
（Ｖｓｓ）に引き下げ、それによりセンスアンプＳ／Ａ
がＢＬバー側がハイになるように転じ、ＢＬバー側のセ
ルに情報「１」を書込む。以上により、セルの情報は、
ＢＬ側がストレージｒＯＪ、ＢＬバー側がストレージ「
１」となり、外部からみると、全てのセルの情報はｒＯ
Ｊとなり、全ビットクリアができる。
また、本実施例において、任意のワード線の情報をクリ
アすることもできる。その際、特定のワード線を選択し
、クリア信号φＣをハイに上げると、そのワード線に屈
するセルの情報しよ、ＢＬ側がストレージｒＯＪ、ＢＬ
バー側がストレージ「１」となり、外部からみると、そ
のワードの全ピントクリアができる。
アすることもできる。その際、特定のワード線を選択し
、クリア信号φＣをハイに上げると、そのワード線に屈
するセルの情報しよ、ＢＬ側がストレージｒＯＪ、ＢＬ
バー側がストレージ「１」となり、外部からみると、そ
のワードの全ピントクリアができる。
例えば、ワード線ＷＬ一本がＤ−ＲＡＭのページモード
の１ページであり、各ワード線の全ピントの情報を格納
するレジスタをワード線対応で設けたビデオＲＡＭに本
実施例を通用することを考えると、一度に画像の任意の
ライン１本分毎に消去することが可能になる。
の１ページであり、各ワード線の全ピントの情報を格納
するレジスタをワード線対応で設けたビデオＲＡＭに本
実施例を通用することを考えると、一度に画像の任意の
ライン１本分毎に消去することが可能になる。
なお、以上の実施例はオープンビット線構成のセル配置
について示したが、折り返しビット線構成のセル配置に
対しても本発明を同様に通用できることは明らかであろ
う。
について示したが、折り返しビット線構成のセル配置に
対しても本発明を同様に通用できることは明らかであろ
う。
また、以上の実施例ではセル情報のクリアを行なう際、
セル情報をＢＬ側でｒＯＪ、ＢＬバー側で「１」にする
場合を示したが、逆にセル情報をＢＬ側でｒｌＪ、ＢＬ
バー側で「０」にすることも可能である。
セル情報をＢＬ側でｒＯＪ、ＢＬバー側で「１」にする
場合を示したが、逆にセル情報をＢＬ側でｒｌＪ、ＢＬ
バー側で「０」にすることも可能である。
以上のように、本発明によれば、各センスアンプのビッ
ト線ＢＬ、ＢＬバーに各々高位の電源または低位の電源
に接続する１個のトランジスタを設け、ダミーワード線
の信号から派生させた信号で制御し一度のリフレッシュ
サイクルを行なうだけで全セル情報のクリアができ従来
のように全ワード線選択等の構成が不要であり、回路構
成が簡単であるという利点がある。また、全セル情報の
クリアのみでなく、ワード毎のセル情報のクリア動作が
可能であるという利点も持つ。
ト線ＢＬ、ＢＬバーに各々高位の電源または低位の電源
に接続する１個のトランジスタを設け、ダミーワード線
の信号から派生させた信号で制御し一度のリフレッシュ
サイクルを行なうだけで全セル情報のクリアができ従来
のように全ワード線選択等の構成が不要であり、回路構
成が簡単であるという利点がある。また、全セル情報の
クリアのみでなく、ワード毎のセル情報のクリア動作が
可能であるという利点も持つ。
第１図は本発明の実施例の回路構成図、第２図は従来例
の回路構成図である。 Ｗ Ｌ −ワード線 ＢＬ・・・ビット線 Ｍ−メモリセル Ｓ ／ Ａ−−センスアンプ ０ＵＢ−・−出力バソファ Ｖｃｃ・−高位の電源 Ｖｓｓ−・−低位の電源 ＱａｂおよびＱａｂ’−クリア時クランプ用トランジス
タ
の回路構成図である。 Ｗ Ｌ −ワード線 ＢＬ・・・ビット線 Ｍ−メモリセル Ｓ ／ Ａ−−センスアンプ ０ＵＢ−・−出力バソファ Ｖｃｃ・−高位の電源 Ｖｓｓ−・−低位の電源 ＱａｂおよびＱａｂ’−クリア時クランプ用トランジス
タ
Claims (1)
- 【特許請求の範囲】 ダイナミック型ランダム・アクセス・メモリ（Ｄ−ＲＡ
Ｍ）において、 高位の電源または低位の電源に接続し、ダミーワード線
の信号から派生させた信号で制御されるトランジスタが
各々のセンスアンプのビット線に１個接続してなること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122861A JP2530125B2 (ja) | 1986-05-28 | 1986-05-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122861A JP2530125B2 (ja) | 1986-05-28 | 1986-05-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62279597A true JPS62279597A (ja) | 1987-12-04 |
| JP2530125B2 JP2530125B2 (ja) | 1996-09-04 |
Family
ID=14846448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122861A Expired - Fee Related JP2530125B2 (ja) | 1986-05-28 | 1986-05-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2530125B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178196A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体メモリ |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958690A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | Ｉｃメモリ |
-
1986
- 1986-05-28 JP JP61122861A patent/JP2530125B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958690A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | Ｉｃメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178196A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体メモリ |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2530125B2 (ja) | 1996-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5276642A (en) | Method for performing a split read/write operation in a dynamic random access memory | |
| JP4627103B2 (ja) | 半導体記憶装置及びその制御方法 | |
| US5644537A (en) | Memory device and serial-parallel data transform circuit | |
| US5155705A (en) | Semiconductor memory device having flash write function | |
| US4831591A (en) | Semiconductor memory capable of executing logical operation | |
| US5307314A (en) | Split read/write dynamic random access memory | |
| US6363003B1 (en) | Ferroelectric memory device | |
| JPS61160898A (ja) | 半導体記憶装置 | |
| JPS59165294A (ja) | 複数ポ−ト・メモリ | |
| JPS62287499A (ja) | 半導体メモリ装置 | |
| US4578780A (en) | Dual port type semiconductor memory | |
| US6515927B2 (en) | Semiconductor memory having a wide bus-bandwidth for input/output data | |
| JPH0315278B2 (ja) | ||
| EP0321847B1 (en) | Semiconductor memory capable of improving data rewrite speed | |
| JPH10162587A (ja) | 強誘電体メモリ | |
| JPS62279597A (ja) | 半導体記憶装置 | |
| JPH1011969A (ja) | 半導体記憶装置 | |
| US7035133B2 (en) | SRAM-compatible memory device performing refresh operation having separate fetching and writing operation periods and method of driving the same | |
| JPH11134866A (ja) | 半導体記憶装置 | |
| US6094393A (en) | Stacked sense-amp cache memory system and method | |
| JPH10134565A (ja) | 半導体記憶装置 | |
| US6967897B2 (en) | FeRAM having wide page buffering function | |
| JP3129235B2 (ja) | 半導体記憶装置 | |
| JPH05109265A (ja) | 半導体記憶装置 | |
| KR940003401B1 (ko) | FIFO용 C.O.S.A(Concurrent I/O Operation at the Same Address)메모리 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |