JPH0432394A - くし型フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョン装置やビデオ装置な−どにおい
て周波数多重された輝度信号とクロマ信号とを分離する
くし型フィルタに関するものである。

従来の技術 近年、デジタル化が進み、より高画質化の要望が強くな
り、さまざ壕なくし型フィルタが発表されている。

以下図面を参照しながら、上述した従来のくし型フィル
タの一例について説明する。第５図は従来のくし型フィ
ルタのブロック図である。第５図に示すように、従来の
くし型フィルタは、第１゜第２のラインメモリ１．２と
、これらのフィンメモ！Ｊｌ　、２の出力とビデオ信号
Ｒとからクロマ信号Ｕを分離するクロマ信号処理回路３
と、第１のラインメモリ１から出力されるビデオ信号Ｓ
からクロマ信号Ｕを減算し輝度信号ｖｌ出カする？曖算
回絡４とから構成されている。

以上のように構成されたくし型フィルタについて、以下
その動作について説明する。

まず入力されたビデオ信号Ｒは、システムクロックで動
作する第１のラインメモリｌで１ライン遅延される。さ
らに、第２のラインメモリ２で１ライン遅延され、入力
されたビデオ信号Ｒと第１゜第２のラインメモリ１．２
のそれぞれの出力とで３ラインのビデオ信号Ｒ，Ｓ、Ｔ
を得ることとなる。次に、クロマ信号処理回路３におい
て、上記の３−ｙインビデオ信号Ｒ，Ｓ、Ｔより、クロ
マ信号がフィン毎に反転しているという特性を利用して
クロマ信号Ｕを出力させる。そして、減算回路４におい
て、第１のラインメモリｌの出力のビデオ信号Ｓよりク
ロマ信号処理回路３の出力のクロマ信号Ｕを減算するこ
とで輝度信号■を得る。以上のようにビデオ信号Ｒを輝
度信号Ｖとクロマ信号Ｕとに分離することができる。

発明が解決しようとする課題 しかしながら、最近の高画質化の一要素である水平解像
度は、下式のように表わされるため、水平解像度を上げ Ｎ＃４０ｆ　　　　Ｎ：水平解像度 ｋ ’ｃｋ、”サンプリング周波数 る九めＫは、サンプリング周波数を上げなければならず
、それによって回路規模が非常に大きくなる（４Ｉ４Ｊ
えばサンプリング周波数を２倍にしたとき、回絡規ａは
２倍以上となる。）という問題を有していた。

本発明は上記課題を解決するもので、水平解像度を２倍
にしても回路規模の増加の小さなくし型フィルタを提供
することを目的とするものである。

課題を解決するための手段 上記Ｒ題を解決するために本発明の請求項１紀載の＜シ
型フィルタは、システムクロックでサンプリングされた
ビデオ信号を周波数が前記システムクロックの＋である
クロックレートの２つのビデオ信号に分離する分離回路
と、１！′ｉｌＩ紀分離回路の第１の出力５ｒｌライン
遅延させる第１のラインメモリと、さらＶｃ１ライン遅
延させる第２のラインメモリと、ｌｉＪ紀分離回路の第
１の出力と前記第１のラインメモリの出力と前記第２の
ラインメモリの出力とからクロマ信号を分離するクロマ
信号処理回路と、前記第１のラインメモリの出力より前
記クロマ信号処理回路の出力を減算する第１の減算回路
と、前記分離回路の第２０出力を１ライン遅延させる第
３のラインメモリと、ｔｅクロマ信号処理回路の出力の
システムクロックのずれを補間する補間回路と、前記第
３のラインメモリの出力から前記補間回路の出力１＆：
ｓＬ算する第２の減算回路と、第１の減算回路の出力と
第２の減算回路の出力を合成する合成回路とを設け、前
記合成回路から輝度信号全出力するものである。

ま友、本発明の請求項２紀載のくし型フィルタは、シス
テムクロックでサンプリングされたビデオ信号をシステ
ムクロックで動作して１ライン遅延させる第１のライン
メモリと、前記システムクロックの周波数の＋のクロッ
クで動作して前記第１のラインメモリの出力を１ライン
遅延させる第２のラインメモリと、前記ビデオ信号と前
記第１のラインメモリの出力と前Ｃ第２のラインメモリ
の出力とからクロマ信号を分離するクロマ信号処理回路
と、前記クロマ信号処理回路の出力をシステムクロック
レートに直すための補間回路と、前１第１ｒ）ラインメ
モリＱ出力から前記補間回路の出力を減算する減算回路
とを備えたものである。

作用 上記請求項１紀載Ｏ構成により、ビデオ信号はまず、分
離回路でクロック周波数が＋にされる。

つまり、水平解像度を２倍にするためにビデオ信号のサ
ンプリング周波数を従来の２倍にした場合は、分離回路
により従来と同じサンプリング周波数のビデオ信号に分
離される。そして、分離された第１の出力は、従来のく
し型フィルタと同様の構成部分である第１．第２のライ
ンメモリ、クロマ信号処理回路および減算回路によって
第１の輝度信号とクロマ信号に分離される。また、分離
回路からの第２０出力は、第３のラインメモリで１ライ
ン遅延され、この第３のラインメモリの出力は減算回路
で補間回路からの出力分だけ減算され、合成回路へ第２
の輝度信号が出力される。なお、補間回路はクロマ信号
処理回路の出力のシステムクロックのずれ（ｌクロック
分）の補間ヲ行う。

そして、合成回路により第１．第２の輝度信号が合成さ
れて従来の２倍のサンプリング周波数に対応した、すな
わち水平解像度が２倍となった輝度信号を得ることがで
きる。

また、上記請求項２記載Ｏ構成により、ビデオ信号はま
ず第１のワインメモリで１ライン遅延され、システムク
ロックの十で動作する第２のラインメモリに入力されて
さらに１″？イン遅延される。

そして、入力されたビデオ信号と、第１．第２のワイン
メモリの出力との３ラインのビデオ信号によりクロマ信
号処理回路においてクロマ信号が分離される。したがっ
て、水平解像度を２倍にするためにビデオ信号のサンプ
リング周波数を従来の２倍にした場合でも、第２のライ
ンメモリおよびクロマ信号処理回路は従来のクロックの
ものを使用できる。クロマ信号処理回路、から出力され
たクロマ信号は補間回路により補間が行われてシステム
クロックレートに戻され、減算回路において、第１のラ
インメモリの出力から補間回路の出力が減算されて高解
像度に対応する輝度信号が得られる。

実施例 以下１本発明の実施例を図面に基づき説明する。

なお、従来のものと同じものＶｃＦｉ同一番号を付し、
その説明は省略する。

第１図は本発明０請求項１紀載のくし形フィルタのブロ
ック図を示すものである。第１図に示すように、くシ型
フィルタは従来構成に加えて、システムクロックでサン
プリングされたビデオ信号Ａを１周波数が前記システム
クロックの＋であるクロックレートの２つのビデオ信号
Ｂ、Ｃに分離する分離回路１１と、入力信号を１ライン
遅延させる第３のラインメモリ１２と、クロマ信号処理
回路３の出力側に！続された補間回路１３と、第３のラ
インメモ１Ｊ１２の出力が＋側に接続されかつ補間回路
１３の出力が一側に接続された第２の減算回路１４と、
第１および第２の臘算回路４．１４からの信号を合成す
る合成回路１５とが設けられている。

上記のように構成されたくし型フィルタについて、以下
その動作を、第１図および第２図を参照しながら説明す
る。

まずシステムクロック−でサンプリングされたビデオ信
号Ａは、分離回路１１において、周波数がシステムクロ
ックの＋であるクロックレートの２つのビデオ信号Ｂ、
ＣＫ分離される。その第１の出力であるビデオ信号Ｂは
、第１のラインメモリｌによって１ライン遅延されてビ
デオ信号りとされ、さらに第２のラインメモリ２によっ
て１ライン遅延されてビデオ信号Ｅとされる。したがっ
て、分離回路１１の一方の出力と第１のラインメモリ１
の出力と第２のラインメモリ２の出力とで、３ラインの
ビデオ信号Ｂ　、Ｄ　、　Ｅが得られることとなる。こ
れら３ラインのビデオ信号Ｂ、Ｄ、Ｅｌｄクロマ信号処
理回路３に入力さｎｌこのクロマ信号処理回路３におい
て、垂直相関性を用いてクロマ信号Ｆが分離され出力さ
れる。また、第１０減算回絡４によって、第１のライン
メモリｌから出力されるビデオ信号りよりクロマ信号処
理回路３から出力されるクロマ信号Ｆを減算することで
、第１の輝度信号Ｇが得られる。ところで、分離回路１
１の第２の出力でるるビデオ信号Ｃは第３のラインメモ
リ１２で１ラインＭｇされる。ところで、クロマ信号処
理回路３から出力されるクロマ信号ＦＦｉ、第３のライ
ンメモリ１２から出力されるビデオ信号Ｈと比較すると
、システムクロックで１クロツクのずれが生じているた
め、補間回路１３においてシステムクロツク１クロツク
分の補間が行われ、この補間回路１３から出力されるク
ロマ信号１１ｒ：第３のワインメモリ１２から出力され
るビデオ信号■（より第２の減算回路１４に、おいて減
算することで第２の輝度信号Ｊｔ得る。そして、合成回
路１５において、第１の減算回路４から出力さ１．る輝
度信号Ｇと第２の減算回路１４から出力される輝度信号
Ｊとが合成さハ、てシステムクロックレートに戻され、
輝度信号にとして出力される。

第２図にも示すように、ビデオ信号Ａはまず分離回路１
でシステムクロック−の＋Ｑクロックレー）に分離され
てその後の処理が行わｎる。したがって、水平解像度を
２倍にすべく、ビデオ信号Ａのサンプリング周波数を従
来の２倍にした場合でも、クロマ信号処理回路３および
第１．第２のラインメモリｌ、２．第１の減算回ｗ！ｆ
４　ｔｉｆ来と同一のものを利用でき、この従来構成に
、分離回ｉ＆１１．第３のメモリ１２、補間回路１３．
第２の減算回路１４および合成回路１５を加えるだけで
、従来のシステムクロックの２倍の速さに応シ＊輝度信
号に會得られ、良好な水平解像度全寮現できる。また、
第３のラインメモリ１２や第２の減算回路１４も従来製
品を流用できる。

第３図は本発明の請求項２記載のくし型フイｔ／りの構
成を示す。第３図に示すように、くシ型フィル・夕は、
従来構成における第１のラインメモリ２２會システムク
ロツクφの１／　−トに対応可１２１４のどする一方、
第２のラインメモリ２はシステムクロックφの周波数の
→−のレートで動作するものが用いられ、また、クロマ
信号処理回路３の出力をシステムクロックレートに直す
補間回路２１が設けられている。ここでシステムクロッ
クーは従来の２倍とされ、従って、第１＋２）ワインメ
モリ２２は従来の２倍のクロックレートに対応できるも
のでおるが、第２０′ｐインメモリ２は従来と同じもの
である。

上記のように構成されたくし型フィルタについて以下そ
の動作を説明する。

まずシステムクロックφでサンプリングされたビデオ信
号りは第１のラインメモリ２２でザンプリングクロック
によって１ライン遅延される。さらに第２のラインメモ
リ２Ｖｃおいて、周波数がシステムクロックの十である
クロックによって１ライン遅延される。入力されたビデ
オ信号りと第１のラインメモリ２２の出力、第２のライ
ンメモリ２の出力との３ラインのビデオ信号り、Ｍ、Ｎ
はクロマ信号処理回路３に入力され、このクロマ信号処
理回路３Ｖｃおいて垂直相関性音用いてクロマ信号Ｏが
分離され出力される。この時のクロマ信号０はシステム
クロック−の周波数の＋のクロックレートである０次に
、補閲回＆！２１において、クロマ信号Ｏをシステムク
ロックレートの信号にするために補間を行い出力する。

−そして、減算回路４において、第１のワインメモリ２
２がら出力されるビデオ信号Ｍより補間回路２１から出
力されるクロマ信号Ｐを減算することで輝度信号Ｑを得
て出力する、第４図にも示すように、ビデオ信号りのシ
ステムクロック−、スなわチ、従来のシステムクロック
の２倍のクロックに応じた輝度信号（ｌ減算回Ｗ＆４か
ら得ることができる。この場合に、水平解像度を２４に
すべく、ビデオ信号りのサンプリング周波数を従来の２
倍に（〜でいるため、第１のラインメモリ２２はシステ
ムクロック−に応じたものを使用しなければならないが
、第２のラインメモリ２はシステムクロック≠の＋のク
ロックで作動するため、第２のラインメモリ２およびク
ロマ信号処理回路３は従来のクロックのものを使用でき
ながら高い解像度を得ることができる。

発明の効果 以上のように本発明によれば、分晴回路、第１〜第３の
ラインメモリ、補間回路、合成回路を設けた請求項１記
載の構成により、水平解像度を２倍にしても、分離回路
および合成回路以外の回路は従来のクロックレートのも
の全使用できて、解像度の向上に伴う回路規模の増加は
最小限に抑えられる。

また％第２のツインメモリをシステムクロックの周波数
の＋のクロックで動作させるとと本に。

クロマ信号処理回路の出力をシステムクロックレートに
直す補間回路を設けた請求項２記載の構成によれば、第
１のラインメモリはシステムクロックで動作するものを
使用しなければならないが、＃ｌ！成部品は従来の４．
（ＤＣ近い簡単なもので済み、水平解像度ｔｚ倍に向上
できながら、回路規模の向上に伴う回路規模０増加は最
小限に抑えられる。

【図面の簡単な説明】

第１図は本発明Ｑ請求項１紀載のくし形フィルタＯブロ
ック図、第２図は同くし形フィルタのタイムチャート図
、第３図は本発明の請求項２紀載のくし形フィルタのブ
ロック図、第４図は同くし形フィルタのタイムチャート
図、第５図は従来のくし形フィルタのブロック図である
。 ｌ、２２・・・第１のツインメモリ、２・・・第２のラ
インメモリ、３・・・クロマ信号処理回路、４・・・第
１の減算回路、　１１・・・分離回路、１２・・・第３
のラインメモリ、１３．２１・・・補間回路、１４・・
・第２の減算回路、１５・・・合成回路。

Claims (1)

1. 【特許請求の範囲】 １、システムクロックでサンプリングされたビデオ信号
   を周波数が前記システムクロックの＋であるクロックレ
   ートの２つのビデオ信号に分離する分離回路と、前記分
   離回路の第１の出力を１ライン遅延させる第１のライン
   メモリと、さらに１ライン遅延させる第２のラインメモ
   リと、前記分離回路の第１の出力と前記第１のラインメ
   モリの出力と前記第２のラインメモリの出力とからクロ
   マ信号を分離するクロマ信号処理回路と、前記第１のラ
   インメモリの出力より前記クロマ信号処理回路の出力を
   減算する第１の減算回路と、前記分離回路の第２の出力
   を１ライン遅延させる第３のラインメモリと、前記クロ
   マ信号処理回路の出力のシステムクロックのずれを補間
   する補間回路と、前記第３のラインメモリの出力から前
   記補間回路の出力を減算する第２の減算回路と、第１の
   減算回路の出力と第２の減算回路の出力とを合成する合
   成回路とを設け、前記合成回路から輝度信号を出力する
   くし型フィルタ。 ２、システムクロックでサンプリングされたビデオ信号
   をシステムクロックで動作して１ライン遅延させる第１
   のラインメモリと、前記システムクロックの周波数の１
   ／２のクロックで動作して前記第１のラインメモリの出
   力を１ライン遅延させる第２のラインメモリと、前記ビ
   デオ信号と前記第１のラインメモリの出力と前記第２の
   ラインメモリの出力とからクロマ信号を分離するクロマ
   信号処理回路と、前記クロマ信号処理回路の出力をシス
   テムクロックレートに直すための補間回路と、前記第１
   のラインメモリの出力から前記補間回路の出力を減算す
   る減算回路とを設け、前記減算回路から輝度信号を出力
   するくし型フィルタ。