JPH04322385A - Line memory control circuit - Google Patents
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- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、画像を任意の倍率で拡
大・縮小しながら空間フィルタ操作などの画像処理を行
なう画像処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus that performs image processing such as spatial filter operation while enlarging or reducing an image at an arbitrary magnification.
【０００２】画像処理技術は、様々な分野で利用されて
きており、今後ますます市場の拡大が予想されている。
なかでも、印刷、出版関連分野では作業の効率化・簡略
化を目的に、急速にこの技術の導入が進められている。
この分野で最も頻繁に使用される処理のひとつに画像の
拡大・縮小がある。例えば、新聞を作成する場合、オペ
レータが自由に紙面の編集等を行なう際に、画像等を拡
大・縮小しながら適切な紙面を作成している。そして近
年、この拡大・縮小の処理に高速化が要求されるように
なった。このため、拡大・縮小に伴う処理の効率化を図
る必要が生じている。Image processing technology has been used in various fields, and the market is expected to expand further in the future. In particular, this technology is being rapidly introduced in printing and publishing-related fields with the aim of streamlining and simplifying work. One of the most frequently used processes in this field is image enlargement and reduction. For example, when creating a newspaper, an operator freely edits the page and creates an appropriate page while enlarging or reducing images and the like. In recent years, there has been a demand for faster processing of enlargement and reduction. For this reason, there is a need to improve the efficiency of processing associated with enlargement and reduction.
【０００３】0003
【従来の技術】図３は、従来の技術について説明する図
である。図３（ａ）に示すように、従来は入力画像３４
を座標変換によって拡大し、この変換画像３５をワーク
メモリ上に作成する。その後に、空間フィルタや網点化
等の処理を行ない出力画像３６を作成する。座標変換と
は、図３（ｂ）に示すように、入力画像３４の一つ一つ
の座標について変換式に基づいて計算を行ない出力の座
標を求めるものである。2. Description of the Related Art FIG. 3 is a diagram illustrating a conventional technique. As shown in FIG. 3(a), conventionally the input image 34
is enlarged by coordinate transformation, and this transformed image 35 is created on the work memory. Thereafter, processing such as spatial filtering and dotting is performed to create an output image 36. As shown in FIG. 3(b), the coordinate transformation is to calculate the coordinates of each input image 34 based on a transformation formula to obtain the output coordinates.
【０００４】0004
【発明が解決しようとする課題】このような従来の方法
では、入力画像に座標変換の処理を施し変換画像を作成
した後に、該変換画像に対して空間フィルタ等の処理を
施すので、変換画像を一時的に保存するための広大なメ
モリ領域を必要とした。また、座標変換の処理と空間フ
ィルタ等の処理とを２段階に分けて行なっているので、
画像処理全体として多くの時間がかかった。さらに、特
に拡大の手法である座標変換は、それ自体で多くの時間
を必要とするという問題点があった。[Problems to be Solved by the Invention] In such conventional methods, after a coordinate transformation process is performed on an input image to create a transformed image, processing such as a spatial filter is performed on the transformed image. It required a huge memory area to temporarily store the data. Also, since the processing of coordinate transformation and processing of spatial filters etc. are performed in two stages,
The image processing as a whole took a lot of time. Furthermore, there is a problem in that coordinate transformation, which is a method of enlargement in particular, requires a lot of time.
【０００５】本発明は、このような従来の問題点に鑑み
、小容量のメモリを使用して、高速に画像処理を行なう
ことができる画像処理装置を提供することを目的とする
。SUMMARY OF THE INVENTION In view of these conventional problems, it is an object of the present invention to provide an image processing apparatus that can perform image processing at high speed using a small memory capacity.
【０００６】[0006]
【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
される。According to the invention, the above objects are achieved by the means set out in the claims.
【０００７】すなわち、請求項１の発明は、画像処理装
置において、ラインメモリに行単位で転送される画像デ
ータに対して、拡大または縮小の処理を行なう制御回路
であって、分数で表わされる画面の横方向への任意の倍
率を指定したとき、その分子の数を格納するためのＸ方
向分子レジスタと、分母の数を格納するためのＸ方向分
母レジスタと、該Ｘ方向分子レジスタおよびＸ方向分母
レジスタのいずれか一方の内容を選択して出力する第１
のマルチプレクサと、画面の横方向への拡大または縮小
のための演算処理について余りの値を格納する第１のレ
ジスタと、該第１のレジスタの余りの値と前記第１のマ
ルチプレクサから出力される値とを加算して、その結果
を前記第１のレジスタに格納すると同時に前記第１のレ
ジスタの余りの値の符号に従ってパルスを出力する第１
の加算器とにより構成され、画面の横方向への拡大また
は縮小の処理に関与する第１のＤＤＡと、分数で表わさ
れる画面の縦方向への任意の倍率を指定したとき、その
分子の数を格納するためのＹ方向分子レジスタと、分母
の数を格納するためのＹ方向分母レジスタと、該Ｙ方向
分子レジスタおよびＹ方向分母レジスタのいづれか一方
の内容を選択して出力する第２のマルチプレクサと、画
面の縦方向への拡大または縮小のための演算処理につい
て余りの値を格納する第２のレジスタと、該第２のレジ
スタの余りの値と、前記第２のマルチプレクサから出力
される値とを加算して、その結果を前記第２のレジスタ
に格納すると同時に、前記第２のレジスタの余りの値の
符号に従ってパルスを出力する第２の加算器とにより構
成され、画面の縦方向への拡大または縮小の処理に関与
する第２のＤＤＡと、前記第１のＤＤＡを構成する第１
の加算器から出力されるパルスによってカウントアップ
し、拡大または縮小の処理を施すべき一行分の画像デー
タについて、何桁目のデータを読み出して処理すべきか
を指示するリードアドレスカウンタと、一定周期でカウ
ントアップし、バッファからラインメモリへ書き込むデ
ータの、ラインメモリ上のアドレスを前記ラインメモリ
の何桁目に書き込むかを指示するライトアドレスカウン
タと、拡大または縮小の処理に係るデータの読み出しタ
イミングと書き込みタイミングの切り替えを行なう第３
のマルチプレクサと、前記第２のＤＤＡを構成する第２
の加算器から出力されるパルスを保持し、前記ラインメ
モリへバッファからのデータを書き込むか書き込まない
かを指示する第３のレジスタとを具備するラインメモリ
制御回路である。That is, the invention of claim 1 is a control circuit for enlarging or reducing image data transferred line by line to a line memory in an image processing apparatus, When specifying an arbitrary magnification in the horizontal direction, an X-direction numerator register for storing the number of numerators, an The first one selects and outputs the contents of either one of the denominator registers.
a multiplexer, a first register that stores a remainder value for arithmetic processing for horizontally enlarging or reducing the screen, and outputting the remainder value of the first register and the first multiplexer. a first register that adds the values and stores the result in the first register, and simultaneously outputs a pulse according to the sign of the remainder value in the first register;
When specifying an arbitrary magnification in the vertical direction of the screen expressed as a fraction, the number of the numerator is a Y-direction numerator register for storing the number of denominators, a Y-direction denominator register for storing the number of denominators, and a second multiplexer that selects and outputs the contents of either the Y-direction numerator register or the Y-direction denominator register. a second register that stores a remainder value for arithmetic processing for vertically expanding or reducing the screen; a remainder value of the second register; and a value output from the second multiplexer. and a second adder that stores the result in the second register, and at the same time outputs a pulse according to the sign of the remainder value of the second register. a second DDA involved in the process of enlarging or reducing the
A read address counter counts up using the pulses output from the adder and instructs which digit of data should be read and processed for one line of image data to be enlarged or reduced. A write address counter that counts up and instructs which digit in the line memory to write the address on the line memory of the data to be written from the buffer to the line memory, and the read timing and write of data related to enlargement or reduction processing. 3rd stage to switch timing
and a second multiplexer constituting the second DDA.
and a third register that holds the pulse output from the adder and instructs whether or not to write data from the buffer to the line memory.
【０００８】また、請求項２の発明は、少なくとも１つ
のラインメモリと、該ラインメモリを制御して、画像デ
ータに対し拡大または縮小の処理を行なう請求項１記載
のラインメモリ制御回路と、前記ラインメモリからの出
力データに対して、空間フィルタや網点化などの後処理
をパイプライン制御により行なう演算器とを具備する画
像処理装置である。The invention according to claim 2 also provides at least one line memory, the line memory control circuit according to claim 1, which controls the line memory and performs processing for enlarging or reducing image data; This image processing device includes an arithmetic unit that performs post-processing such as spatial filtering and halftone dotting on output data from a line memory using pipeline control.
【０００９】[0009]
【作用】図１は、本発明の原理説明図である。本発明に
おいては、拡大・縮小等の座標変換の処理と、空間フィ
ルタ等の処理とを一度に行なう。図１において、入力画
像１の１行分の画像データが次々とラインメモリ４へ送
られる。ラインメモリ４へ送られる画像データは、ライ
ンメモリ制御回路５によって任意の倍率で拡大あるいは
縮小されラインメモリ４上に展開される。拡大あるいは
縮小された画像データは、直ちにパイプライン制御を行
なう演算器３へ送られ、ここで空間フィルタ等の処理が
施される。出力画像２には、画像処理されたデータが順
次送られる。[Operation] FIG. 1 is an explanatory diagram of the principle of the present invention. In the present invention, coordinate transformation processing such as enlargement/reduction, and processing such as spatial filtering are performed at the same time. In FIG. 1, image data for one line of input image 1 is sent to line memory 4 one after another. The image data sent to the line memory 4 is enlarged or reduced at an arbitrary magnification by the line memory control circuit 5 and developed on the line memory 4. The enlarged or reduced image data is immediately sent to the arithmetic unit 3 that performs pipeline control, where it is subjected to processing such as a spatial filter. Image-processed data is sequentially sent to the output image 2.
【００１０】このように、拡大・縮小の処理と空間フィ
ルタ等の処理を別個の処理としないで一連の一つの処理
とみたて、画像データを行単位に処理していくことで画
像処理の高速化することが可能となる。すなわち、全て
の画像データが拡大あるいは縮小されるのを待つことな
く、拡大あるいは縮小の処理が終わった順に、次々と空
間フィルタ等の処理を施していく。そうすることにより
、必要なメモリも、１画面分でなく１行分の容量があれ
ばよいので小さくて済んでいる。[0010] In this way, the processing of enlargement/reduction and the processing of spatial filters, etc. are not treated as separate processes, but are treated as a series of processes, and image data is processed line by line, thereby increasing the speed of image processing. It becomes possible to convert into That is, without waiting for all image data to be enlarged or reduced, processing such as a spatial filter is performed one after another in the order in which the enlargement or reduction processing is completed. By doing so, the required memory can be kept small since it only needs to have a capacity for one line rather than one screen.
【００１１】[0011]
【実施例】図２は、本発明によるラインメモリ制御回路
の構成例を示す図である。図２において、入力される画
像データは画像バスを経てバッファ７へ送られる。この
画像データはラインメモリ６で拡大あるいは縮小されて
演算器８へ送られる。演算器８は空間フィルタ等の処理
を行ない、その結果を画像メモリに書き出す。画像メモ
リ９に書かれたデータは出力画像として表示される。Embodiment FIG. 2 is a diagram showing an example of the configuration of a line memory control circuit according to the present invention. In FIG. 2, input image data is sent to buffer 7 via an image bus. This image data is enlarged or reduced in the line memory 6 and sent to the arithmetic unit 8. The arithmetic unit 8 performs processing such as spatial filtering, and writes the results to the image memory. The data written to the image memory 9 is displayed as an output image.
【００１２】ラインメモリ６を制御するラインメモリ制
御回路１０は、デジタル微分解析機（ Ｄｉｇｉｔａｌ
Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚｅｒ；以下
ＤＤＡという）の演算機構を用いて、画像データの拡大
あるいは縮小を行なう。以下、拡大を例にとって説明す
る。The line memory control circuit 10 that controls the line memory 6 is a digital differential analyzer (Digital differential analyzer).
Image data is enlarged or reduced using a calculation mechanism of a Differential Analyzer (hereinafter referred to as DDA). Expansion will be explained below as an example.
【００１３】ＤＤＡ１１は、画像を横方向（以下ｘ方向
という）に拡大するためのものである。ラインメモリ６
には１行分の画像データが送られてくるので、この１行
の各々の桁についてｘ方向に何回繰り返して書けば所定
の拡大率が得られるかを、ＤＤＡ１１が計算する。例え
ば、ｘ方向に２倍したい場合は、送られてくる１行分の
画像データを頭から１桁ずつ読み、１桁読んだらこれを
演算器８へ２回出力する。このとき、読み出す元のデー
タの桁のアドレスを示すのがリードアドレスカウンタ１
５である。なお、データを読むタイミングと書くタイミ
ングの切り替えはマルチプレクサ１３が行なう。The DDA 11 is for enlarging an image in the horizontal direction (hereinafter referred to as the x direction). line memory 6
Since one line of image data is sent to the DDA 11, the DDA 11 calculates how many times each digit of this one line must be repeatedly written in the x direction to obtain a predetermined enlargement ratio. For example, when it is desired to double the image data in the x direction, one line of image data sent is read one digit at a time from the beginning, and after one digit is read, it is output to the arithmetic unit 8 twice. At this time, read address counter 1 indicates the address of the digit of the original data to be read.
It is 5. Note that the multiplexer 13 switches between the data reading timing and the data writing timing.
【００１４】ＤＤＡ１２は、画像を縦方向（以下ｙ方向
という）に拡大するためのものである。拡大すべき１行
分の画像データについて、最後尾の桁のデータの拡大が
終わると、これに同期して、ｙ方向の拡大を行なう。こ
こで、ラインメモリ６に書かれているデータを書きかえ
ずに、繰り返しｘ方向の拡大処理を行なえば、ｙ方向へ
の拡大ができる。例えば、ｙ方向に２倍したい場合は、
ラインメモリ６に書かれているデータを２回繰り返して
拡大処理して出力する。なお、レジスタ１６はＤＤＡ１
２から出力されるパルスを保持する。The DDA 12 is for enlarging an image in the vertical direction (hereinafter referred to as the y direction). Regarding one line of image data to be enlarged, when the last digit of data is enlarged, in synchronization with this, enlargement is performed in the y direction. Here, if the data written in the line memory 6 is repeatedly enlarged in the x direction without being rewritten, the data can be enlarged in the y direction. For example, if you want to double in the y direction,
The data written in the line memory 6 is enlarged twice and output. Note that register 16 is DDA1
Holds the pulse output from 2.
【００１５】２つのＤＤＡ１１，１２は同様の構成をし
ており、マルチプレクサ１９，２４の出力とレジスタ２
１，２６の内容を加算器２０，２５が加算し、その結果
をレジスタ２１，２６に格納する。同時に加算器２０，
２５は、レジスタ２１，２６に格納される値の符号に従
って、オーバーフローパルスを出力する。該パルスがＤ
ＤＡ１１，１２の出力となって、ｘ方向およびｙ方向の
拡大処理に寄与する。なお、ｘ方向の拡大率はＸ方向分
子レジスタ１７およびＸ方向分母レジスタ１８に格納し
、ｙ方向の拡大率はＹ方向分子レジスタ２２およびＹ方
向分母レジスタ２３に格納する。拡大率を分数で表わす
ことによって、任意の倍率で画像を拡大することができ
る。The two DDAs 11 and 12 have similar configurations, and the outputs of the multiplexers 19 and 24 and the register 2
Adders 20 and 25 add the contents of 1 and 26, and store the results in registers 21 and 26. At the same time, adder 20,
25 outputs an overflow pulse according to the sign of the value stored in the registers 21 and 26. The pulse is D
It becomes the output of DA11, 12 and contributes to the enlargement processing in the x direction and the y direction. Note that the expansion rate in the x direction is stored in the X direction numerator register 17 and the X direction denominator register 18, and the expansion rate in the y direction is stored in the Y direction numerator register 22 and the Y direction denominator register 23. By expressing the magnification factor as a fraction, the image can be magnified at any magnification.
【００１６】図３は、ラインメモリ制御回路の動作に係
るフローチャートを示す図である。まず、Ｓ１でｘ方向
およびｙ方向の拡大率をセットする。上述したように、
拡大率は分数で表わし、それぞれの整数値を対応するレ
ジスタ（以下、図３に示すＮＸ，ＭＸ，ＮＹ，ＭＹ を
使用する）に格納する。このとき、ＮＸ ，ＮＹ には
全ての元の数値の２の補数を格納することとする。例え
ば、ｘ方向の拡大率が３／２倍でＮＸ とＭＸ が４ビ
ットのレジスタの場合においては、ＮＸには“００１１
Ｂ”の２の補数である“１１０１Ｂ”を格納する。一方
、ＭＸ には“００１０Ｂ”を格納する。２の補数を加
算すると元の数を減算することになる。FIG. 3 is a flow chart showing the operation of the line memory control circuit. First, in S1, the magnification ratios in the x direction and the y direction are set. As mentioned above,
The enlargement ratio is expressed as a fraction, and each integer value is stored in the corresponding register (hereinafter, NX, MX, NY, MY shown in FIG. 3 will be used). At this time, the two's complement numbers of all the original numerical values are stored in NX and NY. For example, if the magnification rate in the x direction is 3/2 and NX and MX are 4-bit registers, NX has “0011”.
"1101B" which is the two's complement of "B" is stored. On the other hand, "0010B" is stored in MX. Adding the two's complement number means subtracting the original number.
【００１７】Ｓ２では、ＤＤＡの余りのレジスタ（以下
、図３に示すＡＸ ，ＡＹ を使用する）に“０”をセ
ットする。そして、Ｓ３の比較結果が負であればリード
アドレスカウンタの値はそのままで、結果が負でなけれ
ばＳ４でリードアドレスカウンタはインクリメントされ
、次の画像データを１桁読み込む。続いて、Ｓ５または
Ｓ６の演算を行ない、Ｓ７で繰り返し処理となる。Ｓ７
を抜けるのは、リードアドレスカウンタがラインメモリ
の最後のアドレスまでいき、クリアされるときに同期し
ている。英字符Ａで示すＳ３〜Ｓ７までの処理はｘ方向
への拡大処理で、図２のＤＤＡ１１が関係する処理であ
る。In S2, "0" is set in the remainder registers of DDA (hereinafter, AX and AY shown in FIG. 3 will be used). If the comparison result in S3 is negative, the value of the read address counter remains unchanged; if the result is not negative, the read address counter is incremented in S4, and the next image data is read by one digit. Subsequently, the calculation in S5 or S6 is performed, and the process is repeated in S7. S7
Exit is synchronized when the read address counter reaches the last address in the line memory and is cleared. The processes from S3 to S7 indicated by the alphabetic character A are enlargement processes in the x direction, and are processes related to the DDA 11 in FIG.
【００１８】１行分の拡大処理が終了すると、英字符Ｂ
で示すｙ方向への拡大処理を行なう。これは、図２のＤ
ＤＡ１２が関係する処理である。Ｓ８でリードアドレス
カウンタがクリアされ、Ｓ９で比較を行なう。比較の結
果が負であればラインメモリの内容を書きかえず、結果
が負でなければ、Ｓ１０で次の画像データを１行読む。
続いて、Ｓ１１またはＳ１２の演算を行ない、Ｓ１３で
再びＳ３の処理へ戻る。Ｓ１３を抜けるのは、拡大処理
の対象となる画像データの最終行を処理した後である。When the enlargement process for one line is completed, the alphabetic character B
Enlargement processing in the y direction shown by is performed. This is D in Figure 2.
This is a process related to DA12. The read address counter is cleared in S8, and a comparison is made in S9. If the comparison result is negative, the contents of the line memory are not rewritten, and if the result is not negative, the next line of image data is read in S10. Subsequently, the calculation in S11 or S12 is performed, and in S13, the process returns to S3 again. The process exits from S13 after the last line of the image data to be enlarged is processed.
【００１９】図４は、拡大率４／３の場合について説明
する図である。図４（ａ）に示すように、リードアドレ
スは、ｘ方向の拡大に寄与するＤＤＡからの出力パルス
によって加算されるので、必ずしも増加していない。す
なわち、時間“０”と“４”においてリードアドレスは
そのままである。図４（ｂ）は、図３のレジスタＡＸ
，ＮＸ ，ＭＸ の計算について示している。ここで、
ＮＸ には２つの補数が格納されているので、それぞれ
負の符号を付ける。時間“０”と“４”においては、計
算結果が負の値になっているのでリードアドレスは加算
されないことになる。FIG. 4 is a diagram illustrating a case where the magnification is 4/3. As shown in FIG. 4(a), the read address is not necessarily increased because it is added by the output pulse from the DDA that contributes to expansion in the x direction. That is, the read address remains unchanged at times "0" and "4". FIG. 4(b) shows the register AX in FIG.
, NX and MX are shown. here,
Since two's complement numbers are stored in NX, a negative sign is assigned to each number. At times "0" and "4", the read address is not added because the calculation result is a negative value.
【００２０】図５は、本発明による画像処理装置につい
て説明する図である。演算器３３はパイプライン制御に
より空間フィルタ等の処理を行なう。空間フィルタの処
理は、画像の各単位領域に対して雑音除去や画像の尖鋭
化を目的とする処理である。３×３の領域に対する雑音
除去を行なうものには、FIG. 5 is a diagram illustrating an image processing apparatus according to the present invention. The arithmetic unit 33 performs processing such as a spatial filter under pipeline control. Spatial filter processing is processing that aims to remove noise and sharpen the image for each unit region of the image. For noise removal in a 3×3 area,
【数１】
のようなものがあり、また、画像の尖鋭化を行なうもの
には、There are things like [Equation 1], and things that sharpen images include:
【数２】
のようなものがある。このような演算処理を行なう演算
器３３に対して、複数行のラインメモリから読み出され
るデータを送り、これをベクトルデータとしてパイプラ
イン制御によりトコロテン式に処理するようにする。図
５では、３×３の領域に対する空間フィルタの処理を想
定し、３つのラインメモリ２７〜２９を置いている。ラ
インメモリ制御回路３０〜３２は、対応するラインメモ
リ２７〜２９を制御して、任意の倍率で拡大あるいは縮
小の処理を行なう。There is something like [Mathematical 2]. Data read out from a plurality of lines of line memory is sent to the arithmetic unit 33 that performs such arithmetic processing, and the data is processed as vector data in a sequential manner by pipeline control. In FIG. 5, three line memories 27 to 29 are provided assuming spatial filter processing for a 3×3 area. The line memory control circuits 30 to 32 control the corresponding line memories 27 to 29 to perform enlargement or reduction processing at an arbitrary magnification.
【００２１】[0021]
【発明の効果】以上説明した様に、本発明によれば、簡
単な回路動作によって拡大あるいは縮小の処理を行なっ
ているので、拡大あるいは縮小の処理が高速化されてい
る。そのうえ、空間フィルタの処理までを１つの処理と
して間断なく画像処理を行なうので、たいへん効率がよ
い。また、ラインメモリの使用によって、メモリの有効
活用が図れると共に、ラインメモリとその制御回路とを
組み合わせることで、従来では考えられなかった高いパ
フォーマンスを有する画像処理装置を構成することがで
きるという利点がある。As described above, according to the present invention, the enlargement or reduction processing is performed by a simple circuit operation, so that the processing speed of the enlargement or reduction is increased. Moreover, since image processing is performed without interruption, including processing up to the spatial filter, it is very efficient. In addition, the use of line memory allows for effective use of memory, and by combining line memory and its control circuit, it has the advantage that it is possible to configure an image processing device with high performance that was previously unimaginable. be.
【図１】本発明の原理説明図である。FIG. 1 is a diagram explaining the principle of the present invention.
【図２】本発明によるラインメモリ制御回路の構成例を
示す図である。FIG. 2 is a diagram showing a configuration example of a line memory control circuit according to the present invention.
【図３】ラインメモリ制御回路の動作に係るフローチャ
ートを示す図である。FIG. 3 is a diagram showing a flowchart related to the operation of the line memory control circuit.
【図４】拡大率４／３の場合について説明する図である
。FIG. 4 is a diagram illustrating a case where the enlargement ratio is 4/3.
【図５】本発明による画像処理方法について説明する図
である。FIG. 5 is a diagram illustrating an image processing method according to the present invention.
【図６】従来の技術について説明する図である。FIG. 6 is a diagram illustrating a conventional technique.
１，３４ 入力画像
２，３６ 出力画像
３，８，３３ 演算器
４，６，２７〜２９ ラインメモリ５，１０，３
０〜３２ ラインメモリ制御回路７ バッ
ファ
９ 画像メモリ
１１，１２ ＤＤＡ
１３，１９，２４ マルチプレクサ１４
ライトアドレスカウンタ
１５ リードアドレスカウンタ
１６，２１，２６ レジスタ
１７ Ｘ方向分子レジスタ
１８ Ｘ方向分母レジスタ
２０，２５ 加算器
２２ Ｙ方向分子レジスタ
２３ Ｙ方向分母レジスタ
３５ 変換画像1, 34 Input image 2, 36 Output image 3, 8, 33 Arithmetic unit 4, 6, 27-29 Line memory 5, 10, 3
0 to 32 Line memory control circuit 7 Buffer 9 Image memory 11, 12 DDA 13, 19, 24 Multiplexer 14
Write address counter 15 Read address counter 16, 21, 26 Register 17 X-direction numerator register 18 X-direction denominator register 20, 25 Adder 22 Y-direction numerator register 23 Y-direction denominator register 35 Conversion image
Claims (2)
（６）に行単位で転送される画像データに対して、拡大
または縮小の処理を行なう制御回路であって、分数で表
わされる画面の横方向への任意の倍率を指定したとき、
その分子の数を格納するためのＸ方向分子レジスタ（１
７）と、分母の数を格納するためのＸ方向分母レジスタ
（１８）と、該Ｘ方向分子レジスタ（１７）およびＸ方
向分母レジスタ（１８）のいずれか一方の内容を選択し
て出力するマルチプレクサ（１９）と、画面の横方向へ
の拡大または縮小のための演算処理について余りの値を
格納するレジスタ（２１）と、該レジスタ（２１）の余
りの値と前記マルチプレクサ（１９）から出力される値
とを加算して、その結果を前記レジスタ（２１）に格納
すると同時に前記レジスタ（２１）の余りの値の符号に
従ってパルスを出力する加算器（２０）とにより構成さ
れ、画面の横方向への拡大または縮小の処理に関与する
ＤＤＡ（１１）と、分数で表わされる画面の縦方向への
任意の倍率を指定したとき、その分子の数を格納するた
めのＹ方向分子レジスタ（２２）と、分母の数を格納す
るためのＹ方向分母レジスタ（２３）と、該Ｙ方向分子
レジスタ（２２）およびＹ方向分母レジスタ（２３）の
いづれか一方の内容を選択して出力するマルチプレクサ
（２４）と、画面の縦方向への拡大または縮小のための
演算処理について余りの値を格納するレジスタ（２６）
と、該レジスタ（２６）の余りの値と、前記マルチプレ
クサ（２４）から出力される値とを加算して、その結果
を前記レジスタ（２６）に格納すると同時に、前記レジ
スタ（２６）の余りの値の符号に従ってパルスを出力す
る加算器（２５）とにより構成され、画面の縦方向への
拡大または縮小の処理に関与するＤＤＡ（１２）と、前
記ＤＤＡ（１１）を構成する加算器（２０）から出力さ
れるパルスによってカウントアップし、拡大または縮小
の処理を施すべき一行分の画像データについて、何桁目
のデータを読み出して処理すべきかを指示するリードア
ドレスカウンタ（１５）と、一定周期でカウントアップ
し、バッファ（７）からラインメモリ（６）へ入力され
るデータをラインメモリ（６）の何桁目に書き込むかを
指示するライトアドレスカウンタ（１４）と、拡大また
は縮小の処理に係るデータの読み出しタイミングと書き
込みタイミングの切り替えを行なうマルチプレクサ（１
３）と、前記ＤＤＡ（１２）を構成する加算器（２５）
から出力されるパルスを保持し、バッファ（７）から前
記ラインメモリ（６）へ書き込む画像データを出力する
よう指示するレジスタ（１６）とを具備することを特徴
とするラインメモリ制御回路。1. A control circuit for enlarging or reducing image data transferred line by line to a line memory (6) in an image processing device, the control circuit being capable of enlarging or reducing image data in the horizontal direction of the screen expressed as a fraction. When you specify an arbitrary magnification of
The X-direction molecule register (1
7), an X-direction denominator register (18) for storing the number of denominators, and a multiplexer that selects and outputs the contents of either the X-direction numerator register (17) or the X-direction denominator register (18). (19), a register (21) that stores a remainder value for arithmetic processing for horizontally enlarging or reducing the screen, and a register (21) that stores the remainder value of the register (21) and the output from the multiplexer (19). and an adder (20) that adds the result to the register (21) and simultaneously outputs a pulse according to the sign of the remainder value of the register (21). DDA (11) involved in the process of enlarging or reducing the screen, and a Y-direction numerator register (22) for storing the number of molecules when specifying an arbitrary magnification in the vertical direction of the screen expressed as a fraction. , a Y-direction denominator register (23) for storing the number of denominators, and a multiplexer (24) that selects and outputs the contents of either the Y-direction numerator register (22) or the Y-direction denominator register (23). and a register (26) that stores the remainder value for the arithmetic processing for vertically enlarging or reducing the screen.
, the remainder value of the register (26), and the value output from the multiplexer (24) are added, and the result is stored in the register (26), and at the same time, the remainder value of the register (26) is added. A DDA (12) that is configured with an adder (25) that outputs pulses according to the sign of the value and is involved in the process of vertically expanding or contracting the screen, and an adder (20) that configures the DDA (11). ) and a read address counter (15) that instructs which digit of data should be read and processed for one line of image data to be enlarged or reduced, and a read address counter (15) that is counted up by pulses output from A write address counter (14) that counts up and instructs which digit in the line memory (6) to write the data input from the buffer (7) to the line memory (6), and A multiplexer (1
3) and an adder (25) that constitutes the DDA (12).
A line memory control circuit comprising: a register (16) that holds pulses output from the buffer (7) and instructs to output image data to be written to the line memory (6).
ラインメモリを制御して、画像データに対し拡大または
縮小の処理を行なう請求項１記載のラインメモリ制御回
路と、前記ラインメモリからの出力データに対して、空
間フィルタや網点化などの後処理をパイプライン制御に
より行なう演算器とを具備することを特徴とする画像処
理装置。2. A line memory control circuit according to claim 1, comprising: at least one line memory; and a line memory control circuit that controls the line memory to perform enlargement or reduction processing on image data; On the other hand, an image processing apparatus is characterized in that it includes an arithmetic unit that performs post-processing such as spatial filtering and halftone dotting by pipeline control.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118090A JP2854433B2 (en) | 1991-04-22 | 1991-04-22 | Line memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118090A JP2854433B2 (en) | 1991-04-22 | 1991-04-22 | Line memory control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04322385A true JPH04322385A (en) | 1992-11-12 |
| JP2854433B2 JP2854433B2 (en) | 1999-02-03 |
Family
ID=14727751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118090A Expired - Fee Related JP2854433B2 (en) | 1991-04-22 | 1991-04-22 | Line memory control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854433B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116456144A (en) * | 2023-06-14 | 2023-07-18 | 合肥六角形半导体有限公司 | Frame-free cache video stream processing output device and method |
-
1991
- 1991-04-22 JP JP3118090A patent/JP2854433B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116456144A (en) * | 2023-06-14 | 2023-07-18 | 合肥六角形半导体有限公司 | Frame-free cache video stream processing output device and method |
| CN116456144B (en) * | 2023-06-14 | 2023-09-26 | 合肥六角形半导体有限公司 | Frame-free cache video stream processing output device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2854433B2 (en) | 1999-02-03 |
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