JPH02299082A - Processor for processing variable length data - Google Patents
Processor for processing variable length dataInfo
- Publication number
- JPH02299082A JPH02299082A JP1119909A JP11990989A JPH02299082A JP H02299082 A JPH02299082 A JP H02299082A JP 1119909 A JP1119909 A JP 1119909A JP 11990989 A JP11990989 A JP 11990989A JP H02299082 A JPH02299082 A JP H02299082A
- Authority
- JP
- Japan
- Prior art keywords
- data
- word
- variable length
- arithmetic
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title claims abstract description 51
- 230000007246 mechanism Effects 0.000 claims abstract description 36
- 238000004364 calculation method Methods 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 19
- 239000000284 extract Substances 0.000 claims description 13
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
例えば、コンピュータグラフィックスや、各種シミュレ
ーションの結果を画像として表示する装置で扱う可変長
データを処理するプロセッサに関し、
該表示の為の各種画像処理を高速に行うことを目的とし
、
プロセッサに、種々の演算を行う演算部と、該演算に必
要なデータ語を一時記憶するレジスタ部と、該データ語
の中の任意の位置から、任意の長さの連続した可変長デ
ータを抽出する選択部と、上記演算部から出力された演
算結果を、データ語中の任意の位置に挿入するデータ出
力部とからなる演算機構を複数個設けると共に、該プロ
セッサが実行する命令中に、上記任意の長さの連続した
可変長データを抽出する制御フィールド■と、上記演算
結果をデータ語中の任意の位置に挿入する為の制御フィ
ールド■の組を、上記複数個の演算機構で並列演算を行
う並列度数に対応して備えて、演算処理に必要なデータ
をまとめて構成して、上記レジスタ部に一時格納し、上
記命令中の制ｍフィールド■の内容に基づいて、上記選
択部でレジスタ部のデータ語中の任意の可変長データを
取り出し、演算部での演算結果を、該命令中の制御フィ
ールド■の内容に基づいて、上記データ出力部で、該デ
ータ語中の特定の位置に挿入して、上記レジスタ部に書
き込むように構成する。[Detailed Description of the Invention] [Summary] For example, regarding a processor that processes variable length data handled by a device that displays computer graphics or the results of various simulations as an image, the present invention performs various image processing for the display at high speed. For the purpose of A plurality of calculation mechanisms are provided, each consisting of a selection unit that extracts variable length data, and a data output unit that inserts the calculation result output from the calculation unit into an arbitrary position in a data word, and the processor executes the calculation mechanism. In the instruction, a set of a control field (■) for extracting the continuous variable length data of any length and a control field (■) for inserting the above operation result at any position in the data word is added to the plurality of the above. In preparation for the degree of parallelism in which the arithmetic mechanism performs parallel operations, the data necessary for the arithmetic processing is collectively configured and temporarily stored in the register section, and based on the contents of the control field ■ in the above instruction. , the selection section extracts arbitrary variable length data from the data word of the register section, and the operation result of the arithmetic section is outputted to the data output section based on the contents of the control field (■) in the instruction. It is configured to be inserted into a specific position in the memory and written to the register section.
〔産業上の利用分野〕
本発明は、例えば、コンピュータグラフィックスや、各
種シミュレーションの結果を画像として表示する装置で
扱う可変長データを処理するプロセッサに関する。[Industrial Application Field] The present invention relates to a processor that processes variable length data used in, for example, computer graphics or devices that display the results of various simulations as images.
最近の計算機技術の進歩に伴い、コンピュータグラフィ
ックスや、各種シミュレーションの結果を画像として表
示することが盛んに行われるようになり、該表示の為の
各種の画像処理を高速に行うことが求められている。With recent advances in computer technology, computer graphics and the display of various simulation results as images have become popular, and there is a need to perform various types of image processing at high speed for such display. ing.
然し、現在、これらの画像処理は、例えば、専用のハー
ドウェアを固定的に設けて実行されることが多く、最近
のように、その表示の為の画像処理が複雑になってくる
と、該各種の処理を総て、高速に実行することが困難な
問題があり、表示の為の画像処理を、効果的に高速実行
することができるプロセッサが必要になってきた。However, currently, these image processes are often performed using fixed, dedicated hardware, and as the image processing for display has become more complex, There is a problem in that it is difficult to execute all types of processing at high speed, and there has been a need for a processor that can effectively execute image processing for display at high speed.
〔従来の技術と発明が解決しようとする課題］第３図は
従来の画像処理方式を説明する図であり、（ａ）は直列
構成の場合を示し、（ｂ）は並列構成の場合を示してい
る。[Prior art and problems to be solved by the invention] Fig. 3 is a diagram explaining a conventional image processing method, in which (a) shows the case of a series configuration, and (b) shows the case of a parallel configuration. ing.
（ａ）に示した構成例では、必要な画像処理に合わせて
、各種の演算ブロック（演算部（０〜ｎ））１０を、必
要な数だけ、直列に接続してパイプライン的に処理する
ものである。In the configuration example shown in (a), the necessary number of various calculation blocks (calculation units (0 to n)) 10 are connected in series and processed in a pipeline manner according to the required image processing. It is something.
本構成においては、特定の画像処理を大量に扱う問題に
対して高速に実行することができる利点がある反面、ハ
ードウェア構成が単一となることから、各種の画像処理
を効率よく実行することができないという問題があった
。This configuration has the advantage of being able to perform high-speed execution for problems that involve a large amount of specific image processing, but on the other hand, because the hardware configuration is single, it is possible to efficiently execute various types of image processing. The problem was that it was not possible.
例えば、該直列の演算回路機構１で、各種の処理を行う
為に、ある画像処理を行った後、結果データに対して、
別の画像処理を行おうとすると、図示されていない演算
ブロック切り換え機構により、直列に接続される演算部
（０〜ｎ）１０の構成を変更する必要があるが、この場
合、前のパイプラインを構成している演算部（０〜ｎ）
１０中のデータを全部はきだしてから、該演算部（０〜
ｎ） １０の切り換えを行い、前の処理結果を入力する
必要、す（ある。For example, after performing certain image processing in order to perform various processing in the serial arithmetic circuit mechanism 1, the result data is
When trying to perform another image processing, it is necessary to change the configuration of the serially connected calculation units (0 to n) 10 using a calculation block switching mechanism (not shown), but in this case, the previous pipeline Configuring arithmetic unit (0 to n)
After extracting all the data in 10, the calculation section (0 to
n) It is necessary to perform 10 switchings and input the previous processing result.
又、今、構成した演算部（０〜ｎ）１０を、総てデータ
が通らないと、最終の演算結果が得られない為、演算の
為のオーバヘッドが大きくなり、結果として、各種の画
像処理を高速に実行できないという問題があった。In addition, unless all data passes through the arithmetic units (0 to n) 10 just configured, the final arithmetic result cannot be obtained, which increases the overhead for the arithmetic operations, and as a result, various image processing There was a problem that it could not be executed at high speed.
（ｂ）図の並列構成は、各々、独立した演算部２０と、
制御部２１とを持つプロセッサ（１〜ｎ） ２を通信機
構３により、並列に接続したものである。(b) In the parallel configuration shown in the figure, each of the independent calculation units 20 and
Processors (1 to n) 2 having a control unit 21 are connected in parallel through a communication mechanism 3.
本構成では、画像の最小単位、例えば、該画像を構成し
ている直線、三角形、四角形等に対する画像処理（例え
ば、その頂点座標データが持っている、色、輝度、方向
ベクトルを基に、該直線。In this configuration, image processing is performed on the minimum unit of an image, such as a straight line, triangle, or quadrangle that makes up the image (for example, based on the color, brightness, and direction vector that the vertex coordinate data has), Straight line.
面上の画素の色、輝度を補間しながら、該直線。The straight line interpolates the color and brightness of pixels on the surface.
面の表示画像を生成する処理）を、個々のプロセッサ（
１〜ｎ） ２が担当し、それらの処理結果をフレームメ
モリ（ＦＭ） ４上で組み合わせて表示することで、高
速化と、処理の可変性を実現しようとしたものである。Processing to generate display images of surfaces) is performed by individual processors (
1 to n) 2 are in charge of the processing, and the processing results are combined and displayed on a frame memory (FM) 4, thereby increasing the speed and making the processing more variable.
然しなから、該画像の最少単位間で影響を伴う処理、例
えば、上記のある三角形に対する画像処理をしていると
きに、該三角形の画面を隠面する別の面、例えば、四角
形があったとすると、上記補間処理の途中で、該四角形
を担当しているプロセッサ（１＝ｎ）２から、通信機構
３を介して該隠面されている画素の色、輝度、方向ベク
トル、奥行き情報（Ｚ値）を受信し、上記補間処理を行
う必要がある。However, when performing processing that affects the smallest unit of the image, for example, image processing for the triangle mentioned above, if there is another surface, such as a quadrilateral, that hides the screen of the triangle, Then, during the interpolation process, the processor (1=n) 2 in charge of the quadrangle receives the color, brightness, direction vector, and depth information (Z) of the hidden pixel via the communication mechanism 3. value) and perform the above interpolation process.
従って、該通信処理によにるオーバヘッドが増加すると
共に、上記通信機構３というハードウェアを必要とする
という問題があった。Therefore, there are problems in that the overhead due to the communication processing increases and the hardware called the communication mechanism 3 is required.
これは、各プロセッサ２が当該画素を処理するのに必要
なデータを一括してもっていないことに起因するもので
ある。This is due to the fact that each processor 2 does not have all the data necessary to process the pixel in question.
本発明は上記従来の欠点に鑑み、例えば、コンピュータ
グラフィックスや、各種シミュレーションの結果を画像
として表示する画像処理を行うプロセッサ等において、
画素単位に、表示の為の画像処理に必要なデータをまと
めて持ち、必要に応じて、任意のデータを選択的に抽出
し処理することで、通信オーバヘッド等を少なくして、
表示の為の各種画像処理を高速に行うことができる可変
データを処理するプロセッサを提供することを目的とす
るものである。In view of the above-mentioned conventional drawbacks, the present invention provides, for example, computer graphics and processors that perform image processing that displays the results of various simulations as images.
By storing the data necessary for image processing for display in pixel units, and selectively extracting and processing arbitrary data as needed, communication overhead etc. can be reduced.
It is an object of the present invention to provide a processor that processes variable data and can perform various types of image processing for display at high speed.
第１図は本発明の原理構成図である。 FIG. 1 is a diagram showing the principle configuration of the present invention.
上記の問題点は下記の如くに構成したプロセッサによっ
て解決される。The above problems are solved by a processor configured as follows.
プロセッサに、種々の演算を行う演算部５２と、該演算
に必要なデータ語を一時記憶するレジスタ部５４と、
該データ語の中の任意の位置から、任意の長さの連続し
た可変長データを抽出する選択部５１と、上記演算部５
２から出力された演算結果を、データ語中の任意の位置
に挿入するデータ出力部５３とからなる演算機構５を複
数個設けると共に、該プロセッサが実行する命令中に、
上記任意の長さの連続した可変長データを抽出する制御
フィールド■と、上記演算結果をデータ語中の任意の位
置に挿入する為の制御フィールド■の組を、上記複数個
の演算機構５で並列演算を行う並列度数に対応して備え
て、
演算処理に必要なデータをまとめて構成して、上記レジ
スタ部５４に一時格納し、
上記命令中の制御フィールド■の内容に基づいて、上記
選択部５１でレジスタ部５４のデータ語中の任意の可変
長データを取り出し、演算部５２での演算結果を、該命
令中の制御フィールド■の内容に基づいて、上記データ
出力部５４で、該データ語中の特定の位置に挿入して、
上記レジスタ部５４に書き込むように構成する。The processor includes a calculation unit 52 that performs various calculations, a register unit 54 that temporarily stores data words necessary for the calculations, and continuous variable length data of any length from any position in the data words. a selection unit 51 that extracts the
A plurality of arithmetic units 5 each including a data output unit 53 for inserting the arithmetic result outputted from the processor 2 into an arbitrary position in a data word are provided, and in an instruction executed by the processor,
A set of the control field (■) for extracting the continuous variable-length data of any length and the control field (2) for inserting the operation result at any position in the data word is created by the plurality of calculation mechanisms 5. In preparation for the parallel degree of parallel operation, the data necessary for the operation process is collectively configured and temporarily stored in the register section 54, and the above selection is performed based on the contents of the control field ■ in the above instruction. The section 51 extracts arbitrary variable length data from the data word of the register section 54, and the result of the operation at the arithmetic section 52 is outputted to the data output section 54 based on the contents of the control field (■) in the instruction. Insert it at a specific position in the word,
It is configured to write into the register section 54.
即ち、本発明によれば、例えば、コンピュータグラフィ
ックや、各種シミュレーション結果の表示を行う為の画
像処理といった、各種画像を扱う処理においては、各画
素の持つ数値、例えば、色。That is, according to the present invention, in processing that handles various images, such as computer graphics and image processing for displaying various simulation results, the numerical values, such as colors, that each pixel has.
輝度、Ｚ値、透過率、方向ベクトル等の複数個の値に対
して、同一の処理（例えば、前述の直線。The same processing (for example, the above-mentioned straight line) is applied to multiple values such as brightness, Z value, transmittance, and direction vector.
面を構成している画素に対する補間処理）を行う場合が
多いことに着目して、同一のデータ語の中に、それらの
データを纏めて表現しておき、該−語に纏められたデー
タの中から、各画像処理に必要なデータ、例えば、赤（
Ｒ）、緑（Ｇ）、青（８）と、その対応データ（補間値
）を抽出して、別々の演算機構に投入し、並列に処理さ
せ、それぞれの演算機構で処理された結果を、元のデー
タ語の定められた位置に挿入して、次の演算に備えるよ
うにする。Focusing on the fact that interpolation processing is often performed on pixels constituting a surface, these data are expressed together in the same data word, and the data grouped in that word is expressed. Among them, the data necessary for each image processing, for example, red (
R), green (G), blue (8), and their corresponding data (interpolated values) are extracted, input into separate calculation mechanisms, processed in parallel, and the results processed by each calculation mechanism are It is inserted into the original data word at a defined position in preparation for the next operation.
具体的には、レジスタ部にあるデータ語から、各演算機
構の選択部で、必要な部分（即ち、可変長データ）を取
り出して演算を行い、該演算機構での演算結果を、デー
タ出力部において、位置合わせをして合成し、レジスタ
部に出力して、次の演算に備えるようにする。Specifically, from the data word in the register section, the selection section of each arithmetic mechanism extracts the necessary part (i.e., variable length data) and performs an operation, and the result of the operation in the arithmetic mechanism is sent to the data output section. At this point, the signals are aligned, combined, and output to the register section in preparation for the next calculation.
その為に、本発明においては、該複数個の演算機構を持
つプロセッサが実行する命令中に、該複数個の演算機構
で並列演算させる為に、それぞれの演算機構で必要とす
るデータを抽出する為の制御フィールド■、■の組を、
例えば、該演算機構の数、或いは、同時に並列実行させ
る並列度に合わせて設けるようにする。For this purpose, in the present invention, data required by each arithmetic mechanism is extracted during an instruction executed by a processor having the plurality of arithmetic mechanisms in order to perform parallel operations in the plurality of arithmetic mechanisms. A set of control fields ■ and ■ for
For example, they are provided in accordance with the number of arithmetic mechanisms or the degree of parallelism to be executed in parallel.
従って、各演算機構では、演算に必要なデータが全て入
力されているので、上記補間処理において、隠面処理が
あったとしても、該隠面処理に必要なデータを、予め、
抽出して読み出していることから、演算機構間で通信を
行う必要がなく、高速に該補間処理を行うことができる
。Therefore, all the data necessary for the calculation is input to each calculation mechanism, so even if there is hidden surface processing in the interpolation process, the data necessary for the hidden surface processing is input in advance.
Since the information is extracted and read, there is no need for communication between the calculation mechanisms, and the interpolation process can be performed at high speed.
このように、本発明においては、例えば、画像処理に関
連する画像データの全てを同一語中にまとめて構成し、
どの画像処理も、同じデータ語から必要な可変長データ
（処理により、データ長は可変である）を抽出して処理
することができるので、種々の画像処理を、汎用性を持
たせて、且つ、高速に行うことができる効果がある。In this way, in the present invention, for example, all image data related to image processing is organized into the same word,
All image processing can extract and process the necessary variable length data (the data length varies depending on the processing) from the same data word, so various image processing can be performed with versatility and , which has the effect of being able to be performed at high speed.
以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
前述の第１図は本発明の原理構成図であり、第２図は本
発明の一実施例を示した図であって、（ａ）は構成例を
示し、（ｂ）は命令語のフォーマット例を示しており、
１つの命令語が指示する複数個の制御フィールド■の内
容に基づいて、選択部５１でレジスタ部５４から、各演
算機構５に該演算に必要なデータを選択して入力し、該
演算機構５で演算した結果を、データ出力部５３で並べ
替えを行って、各演算機構５からの演算結果を合成して
、レジスタ部５４に格納し、次の演算に備える手段が本
発明を実施するのに必要な手段である。The above-mentioned FIG. 1 is a diagram showing the principle configuration of the present invention, and FIG. 2 is a diagram showing an embodiment of the present invention, where (a) shows an example of the configuration, and (b) shows the format of the instruction word. An example is shown,
Based on the contents of a plurality of control fields (3) specified by one instruction word, the selection section 51 selects and inputs data necessary for the operation from the register section 54 to each operation mechanism 5. The data output section 53 rearranges the results of the calculations in the data output section 53, combines the calculation results from the respective calculation mechanisms 5, stores the result in the register section 54, and prepares for the next calculation. It is a necessary means.
尚、全図を通して同じ符号は同じ対象物を示している。Note that the same reference numerals indicate the same objects throughout the figures.
以下、第１図を参照しながら、第２図によって、本発明
の可変長データを処理するプロセッサの構成と動作を説
明する。The configuration and operation of a processor that processes variable length data according to the present invention will be explained below with reference to FIG. 1 and FIG. 2.
説明の便宜上、データの区切りは固定とするが、動的に
変わってもよいことはいう迄もないことである。For convenience of explanation, the data delimiter is assumed to be fixed, but it goes without saying that it may change dynamically.
本発明のプロセッサで実行される命令語のフォーマット
は、例えば、（ｂ）図のようになっていて、レジスタ部
５４から、上記固定的に区切りがあるデータ語の任意の
データを、選択部５１で選択する為の制御フィールド■
と、演算結果を、該データ語の任意の位置に並べ変える
為の制御フィールド■を、複数個備えており、該制御フ
ィールド■によって指定されたデータが入力される演算
機構５も、予め、上記制御フィ−ルド■、■と１対１対
応で定められているものとする。The format of the instruction word executed by the processor of the present invention is, for example, as shown in FIG. Control field for selecting
and a plurality of control fields (■) for rearranging the calculation results to arbitrary positions in the data word, and the calculation mechanism 5 to which data specified by the control fields (■) are inputted also has It is assumed that there is a one-to-one correspondence between control fields (1) and (2).
今、該レジスタ部５４中の同一データ語中に、各画素の
パラメータ、例えば、前述の色（Ｒ，Ｇ、Ｂ）。Now, in the same data word in the register section 54, the parameters of each pixel, such as the aforementioned color (R, G, B).
輝度、透過率、方向ベクトル等が纏めて入力されており
、該パラメータ色（１？、Ｇ、Ｂ）に対する補間を行う
、即ち、補間値ΔＲ１ΔＧ、ΔＢを加算する処理を、３
個の演算機構５で並列に行う場合を考える。Brightness, transmittance, direction vector, etc. are input all at once, and the process of interpolating the parameter color (1?, G, B), that is, adding the interpolated values ΔR1ΔG, ΔB, is performed in 3 steps.
Let us consider a case in which the processing is performed in parallel by two calculation units 5.
この場合、該補間値ΔＲ９ΔＧ、ΔＢも、１つ前の演算
で、上記レジスタ部５４の別の領域に格納されているも
のとすると、（ｂ）図に示した命令語の、例えば、第１
オペランドで、パラメータの色（Ｒ，Ｇ。In this case, assuming that the interpolated values ΔR9ΔG, ΔB were also stored in another area of the register section 54 in the previous calculation, for example, the first
In the operand, the color of the parameter (R, G.
Ｂ）が選択され、第２オペランドで補間値ΔＲ１Δ°Ｇ
、ΔＢが選択され、それぞれ、入力バスＡ、Ｂに、読み
出されるが、各演算に必要なデータ（Ｒ，Ｇ、１３）。B) is selected, and the second operand is the interpolated value ΔR1Δ°G.
, ΔB are selected and read out to input buses A and B, respectively, and the data (R, G, 13) necessary for each operation.
及び、補間値ΔＲ１ΔＧ、ΔＢは該データ語中の異なる
位置に存在するので、本発明の該命令語中の制御フィー
ルド■の内容に基づいて、複数個の各選択部（この選択
部は、例えば、「先頭位置」迄シフトするシフト機能と
、「長さ」で規定された以外のデータをマスクするマス
ク機能を備えた、公知のバレルシフタで構成されている
とする）５１が、該制御フィールド■中の「先頭位置」
、「長さ」に従って、該入力パスＡ、Ｂ上のデータを、
上記データの区切りに従って、シフトマスクを行って、
必要なデータを抽出し、次の演算部５２に送出する。Since the interpolated values ΔR1ΔG and ΔB exist at different positions in the data word, each of the plurality of selection units (this selection unit, for example, , 51 is composed of a known barrel shifter having a shift function to shift to the "start position" and a mask function to mask data other than that specified by "length"). “Start position” inside
, the data on the input paths A and B according to the "length",
Perform a shift mask according to the data separation above,
Necessary data is extracted and sent to the next calculation section 52.
演算部５２は、単位データ長分の各種演算（和。The calculation unit 52 performs various calculations (sum, etc.) for the unit data length.
差、積等）を行う機能を備えているので、該命令語の操
作部（ＯＰＣ）が示す演算、上記の補間処理では加算を
行い、次のデータ出力部５３に出力する。Since it has a function to perform (difference, product, etc.), the calculation indicated by the operation unit (OPC) of the instruction word, addition in the above interpolation process, is performed and output to the next data output unit 53.
該データ出力部５３においては、各演算機構５からの出
力された演算結果を、上記命令語の制御フィールド■が
示す位置から、指定した長さの位１迄に、上記選択部５
１が備えているのと同じシフトマスク機能からなるバレ
ルシフタ機構ヲ用いて、データ語の元の位置に戻したも
のを合成した後、出力バスを介して、レジスタ部５４に
書き込むことで、該３原色の補間処理を並列に実行する
ことができる。In the data output section 53, the operation results output from each operation mechanism 5 are outputted from the selection section 5 to the specified length digit from the position indicated by the control field (■) of the command word.
By using a barrel shifter mechanism having the same shift mask function as that of No. 1, the data words returned to their original positions are synthesized, and then written to the register section 54 via the output bus. Primary color interpolation processing can be performed in parallel.
上記の実施例は、１つの制御フィールド■で、例えば、
２つのオペランドデータから、演算に必要なデータを抽
出する例で説明したが、原理的には、各命令語に、各オ
ペランド毎の制御フィールド■を持つように構成しても
よいことはいう迄もないことである。The above embodiment has one control field ■, e.g.
Although we have explained the example of extracting data necessary for an operation from two operand data, it goes without saying that in principle, each instruction word may be configured to have a control field for each operand. There is no such thing.
このように、本発明は、例えば、コンピュータグラフィ
ックスや、各種シミュレーションの結果を画像として表
示する装置で扱う可変長データを処理するプロセッサ等
において、該画像処理に必要な全てのデータを１語に纏
めて構成すると共に、複数個の演算機構と、該演算機構
で演算を行うのに必要な可変長データを選択し、演算結
果を並べ変える為の制御フィールド■、■を備えた命令
語を設けて、該１つの命令語が指示する複数個の制御フ
ィールド■の内容に基づいて、選択部でレジスタ部から
、各演算機構で演算を行うのに必要な可変長データを選
択的に抽出し、演算した結果を、該命令の制御フィール
ド■の内容に基づいて、デ〜り出力部で並べ替えを行う
と共に、各演算機構からの演算結果を合成してレジスタ
部に格納し、次の演算に備えるようにした所に特徴があ
る。As described above, the present invention enables all the data necessary for image processing to be condensed into one word, for example, in a processor that processes variable length data handled by computer graphics or a device that displays the results of various simulations as an image. In addition to being configured collectively, it is equipped with a plurality of arithmetic mechanisms, a command word with control fields (■) and (■) for selecting variable-length data necessary for performing operations with the arithmetic mechanisms and rearranging the operation results. Then, based on the contents of the plurality of control fields (3) specified by the one instruction word, a selection section selectively extracts variable length data necessary for performing an operation in each operation mechanism from the register section, The results of the calculations are sorted in the output section based on the contents of the control field (■) of the instruction, and the results of the calculations from each calculation mechanism are combined and stored in the register section, and used for the next calculation. It is unique in that it is prepared.
尚、上記の実施例は、例えば、コンピュータグラフィッ
クスや、各種シミュレーションの結果を画像として表示
する装置を例にしたが、これに、限定されるものではな
く、複数個の可変長データに基づいて、並列に処理を行
う、どのような処理装置にも適用できることはいう迄も
ないことである。In the above embodiments, for example, computer graphics or a device that displays the results of various simulations as an image is used as an example, but the invention is not limited to this, and it is possible to display a device based on a plurality of variable length data. It goes without saying that the present invention can be applied to any processing device that performs parallel processing.
以上、詳細に説明したように、本発明の可変長データを
処理するプロセッサは、例えば、コンピュータグラフィ
ックスや、各種シミュレーションの結果を画像として表
示する装置で扱う可変長データを処理するプロセッサで
あって、該プロセッサに、種々の演算を行う演算部と、
該演算に必要なデータ語を一時記憶するレジスタ部と、
該データ語の中の任意の位置から、任意の長さの連続し
た可変長データを抽出する選択部と、上記演算部から出
力された演算結果を、データ語中の任意の位置に挿入す
るデータ出力部とからなる演算機構を複数個設けると共
に、該プロセッサが実行する命令中に、上記任意の長さ
の連続した可変長データを抽出する制御フィールド■と
、上記演算結果をデータ語中の任意の位置に挿入する為
の制御フィールド■の組を、上記複数個の演算機構で並
列演算を行う並列度数に対応して備えて、演算処理に必
要なデータをまとめて構成して、上記レジスタ部に一時
格納し、上記命令中の制御フィールド■の内容に基づい
て、上記選択部でレジスタ部のデータ語中の任意の可変
長データを取り出し、演算部での演算結果を、該命令中
の制御フィールド■の内容に基づいて、上記データ出力
部で、該データ語中の特定の位置に挿入して、上記レジ
スタ部に書き込むようにしたものであるので、例えば、
画像処理に関連する画像データを同一語で表し、どの画
像処理も、同じデータ語から必要な可変長データ （処
理により、データ長は可変である）を抽出して処理する
ことができるので、種々の画像処理を、汎用性を持たせ
て、且つ、高速に行うことができる効果がある。As described above in detail, the processor that processes variable length data of the present invention is a processor that processes variable length data that is used in, for example, computer graphics or a device that displays the results of various simulations as images. , a calculation unit that performs various calculations in the processor;
a register section that temporarily stores data words necessary for the operation;
A selection unit that extracts continuous variable length data of any length from any position in the data word, and data that inserts the calculation result output from the calculation unit at any position in the data word. In addition, in the instruction executed by the processor, there is provided a control field (■) for extracting continuous variable length data of any length, and a control field (2) for extracting continuous variable length data of arbitrary length, and for extracting the above operation result from any arbitrary data word in the instruction executed by the processor. A set of control fields (■) to be inserted into the positions of 1 and 2 are prepared corresponding to the degree of parallelism in which parallel operations are performed by the plurality of arithmetic mechanisms, and the data necessary for the arithmetic processing is collectively configured. Based on the contents of the control field (■) in the above instruction, the selection section extracts arbitrary variable length data from the data word of the register section, and the operation result in the arithmetic section is stored in the control field (■) in the instruction. Based on the contents of the field (■), the data output section inserts it into a specific position in the data word and writes it into the register section, so that, for example,
Image data related to image processing can be expressed using the same word, and any image processing can extract and process the necessary variable length data (the data length is variable depending on the processing) from the same data word. This has the effect of making it possible to perform image processing with versatility and at high speed.
第１図は本発明の原理構成図。 第２図は本発明の一実施例を示した図。 第３図は従来の画像処理方式を説明する図。 である。 図面において、 １は演算回路機構、 ２はプロセッサ（１〜ｎ）。 ２０は演算部、２１は制御部。 ３は通信機構、 ４はフレームメモリ（ＦＭ）。 ５は演算機構。 ５１は選択部（バレルシフタ）。 ５２は演算部、５３はデータ出力部。 ５４はレジスタ部。 ■、■は命令語中の制御フィールド。 をそれぞれ示す。 第１図 入力 出力 （ｂ） 本発明の一実施例を示した図 第 ２ 図 出力 （ａ） 第 ３ 図 FIG. 1 is a diagram showing the principle configuration of the present invention. FIG. 2 is a diagram showing an embodiment of the present invention. FIG. 3 is a diagram explaining a conventional image processing method. It is. In the drawing, 1 is an arithmetic circuit mechanism, and 2 is a processor (1 to n). 20 is an arithmetic unit, and 21 is a control unit. 3 is a communication mechanism, and 4 is a frame memory (FM). 5 is a calculation mechanism. 51 is a selection section (barrel shifter). 52 is an arithmetic unit, and 53 is a data output unit. 54 is a register section. ■ and ■ are control fields in the instruction word. are shown respectively. Figure 1 Input Output (b) A diagram showing an embodiment of the present invention Figure 2 output (a) Figure 3
Claims (1)
演算に必要なデータ語を一時記憶するレジスタ部（５４
）と、 該データ語の中の任意の位置から、任意の長さの連続し
た可変長データを抽出する選択部（５１）と、上記演算
部（５２）から出力された演算結果を、データ語中の任
意の位置に挿入するデータ出力部（５３）とからなる演
算機構（５）を複数個設けると共に、該プロセッサが実
行する命令中に、上記任意の長さの連続した可変長デー
タを抽出する制御フィールド（［１］）と、上記演算結
果をデータ語中の任意の位置に挿入する為の制御フィー
ルド（［２］）の組を、上記複数個の演算機構（５）で
並列演算を行う並列度数に対応して備えて、 演算処理に必要なデータをまとめて構成して、上記レジ
スタ部（５４）に一時格納し、 上記命令中の制御フィールド（［１］）の内容に基づい
て、上記選択部（５１）でレジスタ部（５４）のデータ
語中の任意の可変長データを取り出し、演算部（５２）
での演算結果を、該命令中の制御フィールド（［２］）
の内容に基づいて、上記データ出力部（５３）で、該デ
ータ語中の特定の位置に挿入して、上記レジスタ部（５
４）に書き込むことを特徴とする可変長データを処理す
るプロセッサ。[Claims] The processor includes an arithmetic unit (52) that performs various operations, and a register unit (54) that temporarily stores data words necessary for the operations.
), a selection unit (51) that extracts continuous variable length data of any length from any position in the data word, and a selection unit (51) that extracts continuous variable length data of any length from any position in the data word; A plurality of arithmetic mechanisms (5) each consisting of a data output unit (53) to be inserted into an arbitrary position in the processor are provided, and continuous variable length data of an arbitrary length is extracted during an instruction executed by the processor. A set of a control field ([1]) for inserting the above calculation result into an arbitrary position in the data word ([2]) is used to perform parallel calculations using the plurality of calculation mechanisms (5). In preparation for the degree of parallelism to be performed, data necessary for arithmetic processing is collectively configured, temporarily stored in the register section (54), and based on the contents of the control field ([1]) in the above instruction. , the selection section (51) extracts arbitrary variable length data from the data word of the register section (54), and the arithmetic section (52)
The result of the operation is stored in the control field ([2]) in the instruction.
Based on the contents of the data word, the data output section (53) inserts it into a specific position in the data word and outputs the data word to the register section (53).
4) A processor that processes variable length data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119909A JPH02299082A (en) | 1989-05-12 | 1989-05-12 | Processor for processing variable length data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119909A JPH02299082A (en) | 1989-05-12 | 1989-05-12 | Processor for processing variable length data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02299082A true JPH02299082A (en) | 1990-12-11 |
Family
ID=14773201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119909A Pending JPH02299082A (en) | 1989-05-12 | 1989-05-12 | Processor for processing variable length data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02299082A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010165245A (en) * | 2009-01-16 | 2010-07-29 | Fujitsu Ltd | Processor |
| JP2011134304A (en) * | 2009-12-22 | 2011-07-07 | Intel Corp | Bit range isolation instruction, method, and apparatus |
| JP2014182800A (en) * | 2013-03-15 | 2014-09-29 | Intel Corp | Systems, apparatuses, and methods for zeroing of bits in data element |
-
1989
- 1989-05-12 JP JP1119909A patent/JPH02299082A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010165245A (en) * | 2009-01-16 | 2010-07-29 | Fujitsu Ltd | Processor |
| JP2011134304A (en) * | 2009-12-22 | 2011-07-07 | Intel Corp | Bit range isolation instruction, method, and apparatus |
| JP2014081953A (en) * | 2009-12-22 | 2014-05-08 | Intel Corp | Bit range isolation instructions, methods, and apparatus |
| US9003170B2 (en) | 2009-12-22 | 2015-04-07 | Intel Corporation | Bit range isolation instructions, methods, and apparatus |
| JP2016026365A (en) * | 2009-12-22 | 2016-02-12 | インテル・コーポレーション | Processor, system on chip (soc), handheld device, and apparatus |
| JP2018160288A (en) * | 2009-12-22 | 2018-10-11 | インテル・コーポレーション | Processor, method, program, and machine-readable storage medium |
| US10372455B2 (en) | 2009-12-22 | 2019-08-06 | Intel Corporation | Hand held device to perform a bit range isolation instruction |
| US10579380B2 (en) | 2009-12-22 | 2020-03-03 | Intel Corporation | System-on-chip (SoC) to perform a bit range isolation instruction |
| US10579379B2 (en) | 2009-12-22 | 2020-03-03 | Intel Corporation | Processor to perform a bit range isolation instruction |
| US10656947B2 (en) | 2009-12-22 | 2020-05-19 | Intel Corporation | Processor to perform a bit range isolation instruction |
| JP2014182800A (en) * | 2013-03-15 | 2014-09-29 | Intel Corp | Systems, apparatuses, and methods for zeroing of bits in data element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3023685B2 (en) | Image display data processing device | |
| US4718091A (en) | Multifunctional image processor | |
| JP3526976B2 (en) | Processor and data processing device | |
| JP2003517649A (en) | Data processing system for logically close data sample such as image data in machine vision system | |
| US5896307A (en) | Method for handling an underflow condition in a processor | |
| US8619077B1 (en) | Efficient execution of color space processing functions in a graphics processing unit | |
| US6292196B1 (en) | Rendering processor | |
| JPH02278382A (en) | Arithmetic and logic mechanism for graphic processor | |
| US20030160799A1 (en) | Reconfigurable hardware filter for texture mapping and image processing | |
| JPH02299082A (en) | Processor for processing variable length data | |
| JP2001222712A (en) | Image processor, convolutional integration circuit and method therefor | |
| EP0464601A2 (en) | Arithmetic operation system | |
| JP2004280157A (en) | Image processor | |
| JPH06309349A (en) | Program-controlled processor | |
| US6788348B1 (en) | Method and system for processing digital images | |
| JP3583443B2 (en) | Arithmetic device and arithmetic method | |
| JPH0721155A (en) | Central arithmetic processor | |
| JPH10307721A (en) | Improvement system for geometry accelerator performance | |
| JPH0329059A (en) | Method and equipment for processing image | |
| JP2008065130A (en) | Video display device | |
| JPH0239376A (en) | Logic circuit synthesizing device | |
| KR20000070858A (en) | Digital signal processor and digital signal processing method | |
| JPS62219078A (en) | Arithmetic and processing device for expanded picture | |
| JPS6341990A (en) | Graphic reducing system | |
| JPH01195581A (en) | Image data processing system |