JPS61184967A - Image processor - Google Patents
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- JPS61184967A JPS61184967A JP2349585A JP2349585A JPS61184967A JP S61184967 A JPS61184967 A JP S61184967A JP 2349585 A JP2349585 A JP 2349585A JP 2349585 A JP2349585 A JP 2349585A JP S61184967 A JPS61184967 A JP S61184967A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力し文面像データを記憶し、そのデータ
を処理する画像処理装置に関するものでめる。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an image processing device that stores input text image data and processes the data.
従来の画像処理装置の構成を第９図に示す。図において
、１は画像処理装置に画像データを入力する画像入力装
置、２は入力さｎた画像データを記憶する画像メモリ、
３は画像データを一時記憶する第１のシフトレジスタ、
４は第２のシフトレジスタ、５は第３のシフトレジスタ
である。また、６は１個の画像データを一時記憶する第
１のレジスタ、７は第２のレジスタ％ ８は第３のレジ
スタ、９は第４のレジスタ、１０は第５のレジスタ、１
）は第６のレジスタ、１２は第７のレジスタ、１３は第
８のレジスタ％ １４は第９のレジスタ、１５は前記第
１〜第９のレジスタに記憶さｒＬ７を画像データを順に
１つずつ読み出すマルチプレクサ、１６は前記マルチプ
レクサ１５により読み出された画像データを処理する画
像データ処理回路％ １Ｔは前記画像データ処理回路１
６によって処理された結果の画像データを画像メモリ２
に格納するコントローラでるる。FIG. 9 shows the configuration of a conventional image processing device. In the figure, 1 is an image input device that inputs image data to the image processing device; 2 is an image memory that stores the input image data;
3 is a first shift register that temporarily stores image data;
4 is a second shift register, and 5 is a third shift register. Also, 6 is the first register that temporarily stores one image data, 7 is the second register, 8 is the third register, 9 is the fourth register, 10 is the fifth register, 1
) is the sixth register, 12 is the seventh register, 13 is the eighth register, 14 is the ninth register, and 15 is stored in the first to ninth registers. A reading multiplexer, 16 is an image data processing circuit that processes the image data read out by the multiplexer 15; 1T is the image data processing circuit 1;
The image data processed by 6 is stored in image memory 2.
The controller to be stored in Ruru.
ＩＬ第２図は画像メモリ２に記憶された処理対象の２次
元画像データ配列の模式図である。図中、１行ｊ列にる
る画像データをＳ（ｉ、ｊ）として記している。この画
像データＳ（ｉ、ｊ）が。FIG. 2 is a schematic diagram of a two-dimensional image data array to be processed stored in the image memory 2. In the figure, the image data in the 1st row and the jth column is indicated as S(i,j). This image data S(i,j) is.
この画像処理装置の制御単位となる。It becomes a control unit of this image processing device.
第３図は、前記画像メモリ２に格納さｎる第２図の画像
データＳ（ｉ、ｊ）に対する処理結果の２久元画像デー
タ配列の模式図で、１行ｊ列にある画像データｔ−Ｄ（
ｉ、ｊ）と記している。FIG. 3 is a schematic diagram of a two-dimensional image data array as a result of processing the image data S (i, j) of FIG. −D(
i, j).
以下、この画像処理装置の動作について説明する。まず
、この画像処理装置は、第２図に示した任意の画像デー
タＳ（ｉ、ｊ）に着目し、この画像データと近傍８個の
画像データ５（ｉ−１，ｊ−１）、５（ｉ−１，ｊ）、
５（ｉ−１，ｊ＋１）。The operation of this image processing device will be explained below. First, this image processing device focuses on arbitrary image data S (i, j) shown in FIG. (i-1,j),
5(i-1,j+1).
Ｓ（ｉ、ｊ−１）、Ｓ（ｉ、ｊ＋１）、Ｓ（ｉ＋１、ｊ
−１）、Ｓ（ｉ＋１．ｊ）、Ｓ（ｔ＋１．ｊ＋１）とで
算出さｎる画像データを第３図の対応する画像データＤ
（ｉ、ｊ）として画像メモリ２に格納する処理を行なう
。ただし処理対象の２次元画像データの列数ｔｎ（ｎは
正の整数）、第１のシフトレジスタ３〜第３のシフトレ
ジスタ５にそｎ−ｔ′ｎ同時に記憶する画像データの数
をｂｉｔは正の整数）とすると、ｎとｔとは（１）式を
満足する。S(i, j-1), S(i, j+1), S(i+1, j
−1), S(i+1.j), and S(t+1.j+1) as the corresponding image data D in FIG.
Processing is performed to store the image in the image memory 2 as (i, j). However, the number of columns tn (n is a positive integer) of the two-dimensional image data to be processed, and the number of image data to be simultaneously stored in the first shift register 3 to third shift register 5 are expressed as bits. positive integer), n and t satisfy equation (1).
ｎ ＝ ｔ ＋３ ・・・・・・（１
）そこで、処理対象の画像データは、Ｓ（１，１）。n = t + 3 (1
) Therefore, the image data to be processed is S(1,1).
Ｓ（１＋２）＊”・＋Ｓ（１＋ｎ）＋Ｓ（２＋１）＋８
（２，２）、・・・の順に、画像メモリ２から第１のシ
フトレジスタ３に入力され、第１のレジスタ６、第２の
レジスタＴ、第３のレジスタ８、第２のシフトレジスタ
４、第４のレジスタ９、第５のレジスタ１０、第６のレ
ジスタ１）．及び第３のシフトレジスタ５．第７のレジ
スタ１２．第８のレジスタ１３．第９のレジスタ１４の
順にシフトレジスタとレジスタ間を移動する。S(1+2)*”・+S(1+n)+S(2+1)+8
(2, 2), . . . are input from the image memory 2 to the first shift register 3 in the order of the first register 6, the second register T, the third register 8, and the second shift register 4. , fourth register 9, fifth register 10, sixth register 1). and a third shift register5. Seventh register 12. Eighth register 13. Move between shift registers and registers in the order of the ninth register 14.
こりして取込’！ｎ７を画像データＳ（１，１）が第９
のレジスタ１４に達するとＳ（１，２）は第８のレジス
タ１３に、Ｓ（１，３）は第７のレジスタ１２に、Ｓ（
２，１）は第６のレジスタ１）に、Ｓ（２，２）は第５
のレジスタ１０に、Ｓ（２，３）は第４のレジスタ９に
、Ｓ（３，１）は第３のレジスタ８に、Ｓ（３，２）は
第２のレジスタ７に％Ｓ（３，３は第１のレジスタ６に
、それぞれ入力さｎることになる。久に第９のレジスタ
１４よ）画像データＳ（１，１）が、第８のレジスタ１
３よりＳ（１，２）が、第７のレジスタ１２より８（１
，３）が、第６のレジスタ１）よりＳ（２，１）が、第
５のレジスタ１０よシＳ（２，２）が、第４のレジスタ
９よシＳ（２，３）が、第３のレジスタ８よりＳ（３，
１）が、第２のレジスタＴよ＃）８（３，２）が、第１
のレジスタ６よシＳ（３，３）が、夫々マルチ１７７丈
１５によって順に読出され、画像データ処理回路１６に
入力される。ここで画像データ処理回路１６は、前記の
入力さｎた、画像データの値に従って、処理結果の画像
データＤ（２，２）を算出する。そして、コントローラ
ＩＴは、処理結果の画像データＤ（２，２）を、画像メ
モリ２に格納する。仄に画像データＳ（１，２）が第９
のレジスタ１４に、Ｓ（１，３）が第８のレジスタ１３
［、Ｓ（１，４）が第７のレジスタ１２に、Ｓ（２，２
）が第６のレジスタ１）に、Ｓ（２，３）が第５のレジ
スタ１０に、Ｓ（２，４）が第４のレジスタ９に、Ｓ（
３，２）が第３のレジスタ８に、Ｓ（３，３）が第２の
レジ：ｘ、タフｔｔｃ、Ｓ（３、４）が８１のレジスタ
６にそｎぞｎ入力さｎる。Take it in! The image data S(1, 1) is the 9th
When S(1,2) reaches the register 14 of
2,1) is stored in the sixth register 1), and S(2,2) is stored in the fifth register 1).
S(2,3) is stored in the fourth register 9, S(3,1) is stored in the third register 8, S(3,2) is stored in the second register 7, S(2,3) is stored in the fourth register 9, S(3,2) is stored in the second register 7. , 3 are respectively input to the first register 6.The image data S(1,1) is input to the eighth register 14)
S(1,2) from 3, 8(1, 2) from the seventh register 12
, 3), S(2, 1) from the sixth register 1), S(2, 2) from the fifth register 10, S(2, 3) from the fourth register 9, From the third register 8, S(3,
1) is the second register T and #)8(3,2) is the first register T.
The registers 6 and S(3, 3) are sequentially read out by the multi-layer 177 15 and input to the image data processing circuit 16. Here, the image data processing circuit 16 calculates the image data D(2, 2) as a processing result according to the input image data values described above. Then, the controller IT stores the image data D(2, 2) as a result of the processing in the image memory 2. The image data S (1, 2) is slightly
S(1,3) is in the eighth register 13
[, S(1, 4) is stored in the seventh register 12, S(2, 2
) is stored in the sixth register 1), S(2, 3) is stored in the fifth register 10, S(2, 4) is stored in the fourth register 9, S(
3, 2) is input to the third register 8, and S (3, 3) is input to the second register: x, tough ttc, S (3, 4) is input to the register 6 of 81.
仄に第９のレジスタ１４よシ前記の画像データＳ（１，
２）が、第８のレジスタ１３よりＳ（１，３）が、第７
のレジスタ１２より８（１，４）が、第６のレジスタ１
）よシＳ（２，２）が、第５のレジスタ１０より８（２
，３）が、第４のレジスタ９より８（２，４）が、第３
のレジスタ８よシＳ（３，２）が、第２のレジスタ７よ
シＳ（３，３）が、第１のレジスタ６よシＳ（３，４）
が、マルチプレクサ１５によって順に読出され、画像デ
ータ処理回路１６に入力さｎる。すると画像データ処理
回路１６は、入力さｎたこれらの画像データの値に従っ
て、処理結果の画像データＤ（２，３）を算出する。コ
ントローラ１７は、処理結果の画像データＤ（２，３）
を、画像メモリ２に格納する。同様にして全ての処理結
果の画像データＤ（ｉｌｊ）（ｉ＝２．３．・ 、ｍ−
１゜ｊ＝２ 、３ 、・・・、ｎ−１）を算出し、画像
メモリ２に格納する。The image data S(1,
2) is S(1,3) from the eighth register 13.
8 (1, 4) from register 12 of 6th register 1
), S(2,2) is converted to 8(2,2) from the fifth register 10.
, 3) from the fourth register 9, 8(2, 4) is the third
register 8 to S(3,2), second register 7 to S(3,3), first register 6 to S(3,4)
are sequentially read out by the multiplexer 15 and input to the image data processing circuit 16. Then, the image data processing circuit 16 calculates image data D(2,3) as a processing result according to the values of these input image data. The controller 17 receives image data D(2,3) as a result of processing.
is stored in the image memory 2. In the same way, image data D(ilj) (i=2.3.・, m−) of all processing results
1°j=2, 3, . . . , n-1) is calculated and stored in the image memory 2.
従来の画像処理装置は１以上のように構成されていたの
で第１のシフトレジスタ３〜第３のシフトレジスタ５に
そｎぞｎ同時に記憶さｎる画像データの個数１に１．処
理対象の２久元画像データ配列の列数１：ｎとすると、
ｔとｎは上述の（１）式を満足する必要があり、処理対
象の２矢元画像データ配列の列数は（ｔ＋３）に固定さ
ｎる。従って、任意の列数をもつｔ２久元画像データ配
列全処理することは不可能でおるという問題点があり尺
。Since the conventional image processing apparatus is configured with one or more pieces of image data, the number of pieces of image data stored simultaneously in the first shift register 3 to third shift register 5 is 1 to 1. Assuming that the number of columns in the 2-dimensional image data array to be processed is 1:n,
t and n must satisfy the above-mentioned formula (1), and the number of columns of the two-arrow image data array to be processed is fixed to (t+3). Therefore, there is a problem in that it is impossible to process the entire t2-dimensional image data array with an arbitrary number of columns.
また、処理結果の画像データは、着目し７２−３ ｘ３
個の画像データにより算出されるデータ処理のみが可能
でおり、処理結果の画像データが、着目した画像データ
を含むＮＸＮ個（Ｎは任意の正の整数）の画像データに
より算出さｎるようたデータ処理は不可能でるるという
問題点がめった。In addition, the image data of the processing result is 72-3 x 3
It is possible to process only data calculated using NxN image data including the image data of interest. The problem was that data processing was impossible.
この発明は、上記のような問題点を解消するためになさ
れ７ｊ％ので、処理結果の画像データが、着目した画像
データを中心とするＮＸＮ個（Ｎは任意の正の整数）の
画像データによル算出されるようなデータ処理ｔ％可能
とすること、および任意の列数をｔつ７ｔ２次元画像デ
ータ配列の処理をも可能とすることを目的とするもので
ある。This invention was made to solve the above-mentioned problems, so that the image data as a result of processing is divided into NXN (N is any positive integer) image data centered on the image data of interest. The purpose of this invention is to enable data processing such as t% to be calculated based on the total number of columns, and to also enable processing of a two-dimensional image data array with an arbitrary number of columns of t and 7t.
〔問題点を解決する丸めの手段〕
この発明にかかる画像処理装置は、画像メモリに記憶さ
ｒＬ、た２次元画像データを１つずつ読出し記憶する第
１のレジスタと、２次元画像データにおいて行単位の画
像データを一時記憶する第１゜第２．第３のバックアメ
モリと、各バッファメモリに記憶された画像データを読
出し記憶する第２Ｉｊ４３．第４のレジスタと、第１の
レジスタに記憶さｒした画像データを、この画像データ
が２次元画像データにおいて占める位置に応じて、第１
．第２、第３のバッファメモリのいずｎかのバッファメ
モリに切換えて入力し、１７ｔ、処理結果の画像データ
を画像メモリに格納する制御手段とを設けたものである
。[Rounding means for solving the problem] The image processing device according to the present invention includes a first register that reads and stores two-dimensional image data stored in an image memory one by one, and a first register that reads out and stores two-dimensional image data one by one; 1st and 2nd for temporarily storing unit image data. a third backup memory, and a second Ij 43. which reads and stores image data stored in each buffer memory. The image data stored in the fourth register and the first register is stored in the first register according to the position that this image data occupies in the two-dimensional image data.
．． The apparatus is provided with a control means for switching to and inputting image data to either the second or third buffer memory, and storing image data as a result of processing in the image memory (17t).
この発明においては、第１．第２．第３のパックアメモ
リは、２次元画像データにおいて着目した画像データの
行を中心とするＮ行分の画像データを分担して記憶する
。例えばＮを５とし、着目した画像データをＳ（ｔ、ｊ
）とすると、第（ｌ−２）行の画像データは第１のバッ
ファメモリに、第（ｉ−１）行の画像データｌｌ１Ｗ、
２のバッファメモリに、第１行の画像データは第３のバ
ックアメモリに、続いて第（ｉ＋ｉ）行の画像データは
第１のバッフアメそりに、第（ｉ ＋ ２ ）行の画像
データは第２のバックアメモリに、そｎぞれ格納する。In this invention, 1. Second. The third pack memory stores image data for N rows centered on the row of image data of interest in the two-dimensional image data. For example, if N is 5, the image data of interest is S(t,j
), the image data of the (l-2)th row is stored in the first buffer memory, and the image data of the (i-1)th row are ll1W,
The image data of the first row is stored in the third backup memory, the image data of the (i+i)th row is stored in the first buffer memory, and the image data of the (i + 2)th row is stored in the third buffer memory. The data are stored in the second backup memory, respectively.
以下、この発明の一実施例を図について説明する。図中
第９図と同一の部分は同一の符号をもって図示した第１
図において％ １８は第１のレジスタで画像メモリ２に
記憶さｎた画像データを１つずつ読出し記憶する。１９
は第１のバックアメモリ％ ２０は第２のバックアメモ
リ、２）は第３のバッファメモリで、各パックアメモリ
はコントロ−ラ１Ｔから出力さｎるアドレスデータおよ
び書込み制御データに従って第１のレジスタ１８に記憶
さｎ北面像データを読出して記憶する、マフｔは記憶し
ていた画像データを出力する。２２は第２のレジスタで
、前記第１のバッファメモリから出力された画像データ
を記憶する。２３は第３のレジスタで、第２のバッファ
メモリから出力された画像データを記憶する。２４は第
４のレジスタで。An embodiment of the present invention will be described below with reference to the drawings. In the figure, the same parts as in Fig. 9 are designated by the same reference numerals.
In the figure, %18 is a first register that reads and stores the image data stored in the image memory 2 one by one. 19
is the first backup memory%, 20 is the second backup memory, 2) is the third buffer memory, and each backup memory is stored in the first register according to the address data and write control data output from the controller 1T. The muff t outputs the stored image data. A second register 22 stores the image data output from the first buffer memory. A third register 23 stores image data output from the second buffer memory. 24 is the fourth register.
第３のバッファメモリから出力された画像データを記憶
する。Image data output from the third buffer memory is stored.
以下、この画像処理装置の動作を説明する。まず第２図
の画像データを処理して第３図の画像データを得る例に
ついて説明する。第３図の画像データＤ（ｉ、ｊ）は、
第２図の画像データＳ（１゜ｊ）に着目し、Ｓ（ｉ、ｊ
）を中心とする５×５画像データの値に従って算出さｎ
る。そして、第１、第２．第３のバッファメモリ１９，
２０．２）にそｎ（″ｎ記憶できる画像データの個数を
１＜１は正の整数）とする。The operation of this image processing device will be explained below. First, an example of processing the image data of FIG. 2 to obtain the image data of FIG. 3 will be described. The image data D(i, j) in FIG. 3 is
Focusing on the image data S(1°j) in Fig. 2, S(i,j
) is calculated according to the value of 5 × 5 image data centered on n
Ru. And the first, second... third buffer memory 19,
20.2) Let the number of image data that can be stored be n (1<1 is a positive integer).
第４図は、画像メモリ２に記憶された第２図の２次元画
像データの第１行から第５行の画像データが、第１）第
２．第３のバッファメモリ１９゜２０．２）に夫々入力
され、続いて、コントローラ１ＴからアドレスデータＩ
０１が出力さｎ第１のバッファメモリ１９から第２のレ
ジスタ２２へ画像データＳ（１，１）が、第２のバッフ
ァメモリ２０から第３のレジスタ２３へ画像データＳ
（２゜１）が、第３のバッファメモリ２）から第４のレ
ジスタ２４へ画像データＳ（３、１）が、それぞｎ出力
さｎ７を時点の画像データの格納状態を示している。こ
こで第１行の画像データは、第１のバッファメモリ１９
のアドレスＩＯ１から順に格納さｎている。エタ、第２
行の画像データは第２のバッファメモリ２０のアドレス
１０１から順に格納さｎている。第３行の画像データは
第３のバッファメモリ２）のアドレス１０１から順に格
納さｎている。第４行の画像データは第１のバッファメ
モリ１９のアドレスｔ／２から順に格納さｎている。FIG. 4 shows that the image data of the first to fifth rows of the two-dimensional image data of FIG. address data I from the controller 1T.
01 is output n Image data S (1, 1) is output from the first buffer memory 19 to the second register 22, and image data S (1, 1) is output from the second buffer memory 20 to the third register 23.
(2°1) indicates the storage state of the image data at the time n7 when the image data S(3, 1) is output from the third buffer memory 2) to the fourth register 24, respectively. Here, the first row of image data is stored in the first buffer memory 19.
are stored in order from address IO1. Etta, 2nd
The image data of the rows are stored in order from address 101 of the second buffer memory 20. The image data in the third row is stored in order from address 101 of the third buffer memory 2). The image data in the fourth row is stored in order from address t/2 in the first buffer memory 19.
第５行の画像データは第２のバッファメモリ２０のアド
レスｔ／２から順に格納さねている。マ窺、第１のレジ
スタ１８には第６行の最初の画像データＳ（６，１）が
格納されている。この後、マルチプレクサ１５によシ、
第２のレジスタ２２、第３のＶラスタ２３、第４のレジ
スタ２４が順に読出され、画像データＳ （１、１）
、 Ｓ （２、１）。The image data in the fifth row is stored in the second buffer memory 20 in order from address t/2. The first image data S(6,1) of the sixth row is stored in the first register 18. After this, the multiplexer 15
The second register 22, third V raster 23, and fourth register 24 are read out in order, and the image data S (1, 1)
, S (2, 1).
Ｓ（３、１）の順に画像データ処理回路１６へ出力され
る。The data are output to the image data processing circuit 16 in the order of S(3, 1).
仄に、コントローラ１Ｔから書込み制御データが出力さ
れ、第１のレジスタ１８に記憶された画像データＳ（６
、１）は第１のバッファメモリ１９のアドレスｌＯ１に
格納される。続いて、コントローラ１７からアドレスデ
ータＬ／２が出力され、第１のバッファメモリ１９、第
２のバッファメモリ２０から画像データＳ（４，１）、
Ｓ（５，１）が出力され、それぞｎ第２のレジスタ２２
、第３のレジスタ２３に記憶される。この時点の画像デ
ータ格納の状態を第５図に示した。この後、マルチブレ
クｆ１５によシ第２のレジスタ２２、第３のレジスタ２
３が順に読出され、画像データＳ（４，１）、’Ｓ（５
，１）の順に画像データ処理回路１６へ出力される。At the same time, write control data is output from the controller 1T, and the image data S (6
, 1) are stored at address lO1 of the first buffer memory 19. Subsequently, address data L/2 is output from the controller 17, and image data S(4,1),
S (5, 1) are output, respectively n second register 22
, is stored in the third register 23. The state of image data storage at this point is shown in FIG. After this, the second register 22 and the third register 2 are set by the multi-break f15.
3 are read out in order, and the image data S(4,1),'S(5
, 1) are output to the image data processing circuit 16 in this order.
仄に、コントローラ１Ｔから、アドレスデータ１）１が
出力さｎ１第１．第２．第３のバッファメモリ１９，２
０．２）から、そｎぞれ画像データＳ（１，２）、Ｓ（
２，２）、Ｓ（３，２）が出力され、それぞれ、第２の
レジスタ２２、第３のレジスタ２３、第４のレジスタ２
４に記憶される。Meanwhile, address data 1) 1 is output from the controller 1T. Second. Third buffer memory 19,2
0.2) to image data S(1,2) and S(
2, 2) and S(3, 2) are output, respectively, to the second register 22, third register 23, and fourth register 2.
4 is stored.
この時点の状態を第６図に示した。The state at this point is shown in FIG.
この後、マルテプレク？１５により第２のレジスタ２２
．第３のレジスタ２３．第４のレジスタ２４が順に読出
され１画像データＳ（１，２）ｌＳ（２，２）、Ｓ（３
，２）の順に画像データ処理回路１６へ出力さｎる。After this, Malteplek? 15 to the second register 22
．． Third register 23. The fourth register 24 is sequentially read out and one image data S(1,2), S(2,2), S(3
, 2) are output to the image data processing circuit 16 in this order.
仄に、コントローラ１Ｔからアドレスデータ（ｔ／２＋
１）が出力され、第１）第２のバッファメモリ１９．２
０から画像データ１９（４，２）、Ｓ（５、２）がそれ
ぞれ出力さｎ、第２のレジスタ２２％第３のレジスタ２
３に記憶される。この時点の状態を第７図に示した。こ
の後、マルチプレクサ１５により、第２のレジスタ２２
％第３のしジスタ２３．が順に読出さｎ１画像データＳ
（４゜２）、Ｓ（５，２）の順に画像データ処理回路１
６へ出力される。Meanwhile, address data (t/2+
1) is output, the 1st) second buffer memory 19.2
Image data 19 (4, 2) and S (5, 2) are output from 0 to n, second register 22%, third register 2
3 is stored. The state at this point is shown in FIG. After this, the multiplexer 15 selects the second register 22.
%Third register23. are sequentially read out n1 image data S
(4°2), S(5,2) in the order of image data processing circuit 1
6.
同様にして、Ｓ（１，３）〜Ｓ（５、３） 、Ｓ（１，
４）〜Ｓ（５，４）、Ｓ（１，５）〜Ｓ（５，５）が順
に画像データ処理回路１６へ出力される。こうして画像
データＳ（３，３）を中心とする５×５画像データが画
像データ処理回路１６に入力され、処理結果の画像デー
タＤ（３，３）が算出さｎる。１）（３，３）はコント
ローラ１Ｔにより画像メモリ２に格納さｎる。Similarly, S(1,3) to S(5,3), S(1,
4) to S(5,4) and S(1,5) to S(5,5) are sequentially output to the image data processing circuit 16. In this way, 5×5 image data centered around image data S(3,3) is input to the image data processing circuit 16, and image data D(3,3) as a processing result is calculated. 1) (3, 3) is stored in the image memory 2 by the controller 1T.
以上は、処理結果の画像データＤ（３，３）ｔ−算出し
１画像メモリ２に格納する１での動作説明でおる。この
間、第１のパックアメモリ１９において、画像データＳ
（６，１）が画像データＳ（１，１）にとって代わる。The above is an explanation of the operation in step 1 in which the image data D(3,3)t- of the processing result is calculated and stored in the one-image memory 2. During this time, in the first pack memory 19, the image data S
(6,1) replaces image data S(1,1).
同様にして、画像データＳ（３，４）を中心とする５×
５画像データが、Ｓ（１，２）〜Ｓ（５゜２）、Ｓ（１
，３）〜Ｓ（５，３）、Ｓ（１，４）〜Ｓ（５，４）、
Ｓ（１，５）〜Ｓ（５，５）。Similarly, 5× centering on image data S(3,4)
5 image data are S(1,2) to S(5°2), S(1
,3)~S(5,3),S(1,4)~S(5,4),
S(1,5) to S(5,5).
Ｓ（１，６）〜Ｓ（５，６）の順に第１．第２゜第３の
バッファメモリから読出され、画像データ処理回路１６
へ出力される。処理結果の画像データＤ（３，４）はコ
ントローラ１Ｔにより画像メモリ２に格納さｎる。この
間、第１のバッファメモリ１９において１画像データＳ
（６，２）が画像データＳ（１，２）Ｋとって代わる。The first .S(1,6) to S(5,6) The image data processing circuit 16 is read out from the second and third buffer memories.
Output to. The image data D(3, 4) resulting from the processing is stored in the image memory 2 by the controller 1T. During this time, one image data S is stored in the first buffer memory 19.
(6,2) replaces the image data S(1,2)K.
同様にして、第３図の処理結果の画像データの中、第３
行の画像データが全て算出され終わり窺時点で、第１の
バッファメモリ１９において、画像データＳ（６，１）
〜Ｓ（６，ｎ）が、画像データＳ（１、１） 〜Ｓ（１
、ｎ）Ｉｃとって代わっている。仄に、画像データＤ（
４、３）を算出するためコントローラ１７から、アドレ
スデータＩ０１が出力さｎ、第１．第２．第３のバッフ
ァメモリ１９．２０．２）から、そｎぞれ画像データＳ
（６，１）、Ｓ（２，１）、Ｓ（３，１）が出力さ
諜れ、それぞれ第２．第３．第４のレジスタ２２゜２３
．２４に記憶される。第８図は、この時点の状態を示し
ている。第１のレジスタ１Ｂには、第７行の最初の画像
データＳ（７，１）が格納されている。この後、マルチ
プレクサ１５により、第２、！３．第４のレジスタ２２
，２３．２４が順欠読出され、画像データＳ（６，１）
、Ｓ（２゜１）、Ｓ（３，１）の順に画像データ処理回
路１６に出力さｎる。Similarly, in the image data of the processing result shown in FIG.
When all the image data for a row has been calculated, the image data S(6,1) is stored in the first buffer memory 19.
~S(6,n) is the image data S(1,1) ~S(1
, n) replacing Ic. In addition, image data D (
4, 3), address data I01 is output from the controller 17. Second. From the third buffer memory 19.20.2), the image data S
(6,1), S(2,1), S(3,1) are output.
Spy, each second. Third. Fourth register 22゜23
．． 24. FIG. 8 shows the state at this point. The first image data S(7,1) in the seventh row is stored in the first register 1B. After this, the multiplexer 15 causes the second,! 3. Fourth register 22
, 23 and 24 are read out sequentially, and the image data S(6,1)
, S(2°1), and S(3,1) are output to the image data processing circuit 16 in this order.
久に、コントローラ１７から書込み制御データが出力さ
ｎ、第１のレジスタ１８に記憶されていた画像データＳ
（７，１）ｔ−第２のバッファメモリ２０のアドレス１
０１に格納する。続いて、コントローラ１７からアドレ
スデータ（ｔ／２＋１）が出力さね、第１．第２のバッ
ファメモリ１９．２０から、そｎぞｎ画像データＳ（４
，ｔ）、Ｓ（ｓ。After a while, the write control data is output from the controller 17, and the image data S stored in the first register 18 is
(7,1)t-address 1 of second buffer memory 20
Store in 01. Subsequently, address data (t/2+1) is output from the controller 17, and the first . From the second buffer memory 19.20, each image data S (4
, t), S(s.
１）が出力され、そｎぞれ第２．第３のレジスタ２２．
２３に記憶される。この後マルチプレクサ１５により第
２．第３のレジスタ２２．２３が順に続出さね、画像デ
ータＳ（４，１）、Ｓ（５゜１）の順に画像データ処理
回路１６へ出力さｎる。1) are output, and the 2nd . Third register 22.
23. After this, the multiplexer 15 causes the second. The third registers 22 and 23 sequentially output image data S(4,1) and S(5°1) to the image data processing circuit 16 in this order.
同様にして１画像データＳ（４，３）ｉ中心とする５×
５画像データが、Ｓ（６，２）、Ｓ（２゜２）〜Ｓ（５
，２）、Ｓ（６，３）、Ｓ（２，３）〜Ｓ（５，３）、
Ｓ（６，４）、Ｓ（２，４）〜Ｓ（５，４）、Ｓ（６，
５）、Ｓ（２，５）〜Ｓ（５，５）の順に第１．第２．
第３のバッファメモリ１９，４０．２）から読出さｎ１
画像データ処理回路１６に出力される。そして処理結果
の画像データＤ（４，３）はコントローラ１７からの制
御指令によシ画儂メモリ２に格納される。この間、第２
のバッファメモリ２０において、画像データＳ（７，１
）が画像データＳ（２，１）ＩＣとって代わる。Similarly, 5× centered on one image data S(4,3)i
5 image data are S(6,2), S(2°2) to S(5
,2),S(6,3),S(2,3)~S(5,3),
S(6,4), S(2,4) to S(5,4), S(6,
5), S(2,5) to S(5,5) in the order of the first. Second.
read n1 from the third buffer memory 19, 40.2)
It is output to the image data processing circuit 16. The image data D(4, 3) resulting from the processing is stored in the image memory 2 according to a control command from the controller 17. During this time, the second
In the buffer memory 20 of , image data S(7,1
) replaces the image data S(2,1)IC.
同様にして、第３図の処理結果の画像データの中、第４
行の画像データが全て算出され終わった時点で、第２の
バッファメモリ２０において、画像データＳ（７，１）
〜Ｓ（７，ｎ）が画像データＳ（２，１） 〜Ｓ（２
，ｎ）にとって代わる。Similarly, in the image data of the processing result shown in FIG.
When all the image data of the row has been calculated, the image data S(7,1) is stored in the second buffer memory 20.
~S(7,n) is the image data S(2,1) ~S(2
, n).
以上は、処理結果の画像データが着目した画像データを
中心とする５×５画像データの値により算出される画像
データの処理について説明したが。The above describes the processing of image data in which the image data of the processing result is calculated from the values of 5×5 image data centered on the image data of interest.
処理結果の画像データが着目し次画像データを中心とす
る４×４画像データの値により算出さｎる前記処理、お
よび処理結果の画像データが着目した画像データを中心
とする６×６画像データの値によシ算出さｎる前記処理
等が、この画像処理装置を用いることによシ可能となる
。The image data of the processing result is calculated based on the value of 4 x 4 image data centered on the next image data, and the image data of the processing result is 6 x 6 image data centered on the focused image data. The above-mentioned processing, which is calculated based on the value of n, becomes possible by using this image processing device.
１ｍ第１．第２．第３のパックアメモリをそｎぞｒＬ、
２分割して用いると、６行分の画像データを同時に記憶
できるので、そｎぞれ４分割して１２行分の画像データ
を同時に記憶できるよ５にすると、処理結果の画像デー
タが着目し次画像データを中心とするｎＸｎ画像データ
（７くｎ≦１２）の値をも算出できる効果がある。更に
、この画像処理装置を用いることにより、任意のｎ（ｎ
は正の整数）について、処理結果の画像データが着目し
た画像データを中心とするｎＸｎ画像データの値を算出
する処理１例えば、ｎＸｎ空間フィルタリング処理、ｎ
Ｘｎ論理フィルタリング処理、ｎ×ｎコード化処理等が
可能となる。1m 1st. Second. Take the third pack memory,
If you divide it into 2 parts, you can store 6 lines of image data at the same time, so if you divide it into 4 parts and use it, you can store 12 lines of image data at the same time. There is an advantage that the value of nXn image data (7×n≦12) centered on the next image data can also be calculated. Furthermore, by using this image processing device, any n(n
is a positive integer), processing 1 for calculating the value of nXn image data with the image data of the processing result centered on the image data of interest. For example, nXn spatial filtering processing, n
Xn logical filtering processing, n×n encoding processing, etc. are possible.
ＩＬＬ１２第２．第３のバッファメモリにそｎぞれ同時
に記憶できる画像データの個数をｔ（Ｌは正の整数）と
すると、Ｌｔ−超えない任意の列数ｎ（ｎは正の整数）
をｔつｔ２次元画像データの処理が可能となる等の効果
がろる。ILL12 2nd. If the number of image data that can be stored simultaneously in the third buffer memory is t (L is a positive integer), then Lt - any number of columns that does not exceed n (n is a positive integer)
Effects such as the ability to process two-dimensional image data are obtained.
【図面の簡単な説明】
第１図はこの発明による画像処理ｆｅ置の構成図、第２
図は処理対象の２久元画像データ配列の模式図、第３図
は処理結果の２久元画像データ配列の模式図、第４図、
第５図、第６図、第７図および第８図は、この発明によ
る画像処理装置における画像データの流ｎ、ｆｔ説明す
る丸めの模式図、第９図は従来の画像処理装置の構成図
でるる。
図中％ １は画像入力装置、２は画律メそす％１５はマ
ルチプレタテ、１６は画像データ処理回路、１７はコン
トローラ、１８は第１のレジスタ、１９は第１のバッフ
ァメモリ％２０は第２のバッファメモリ、２）は第３の
バッファメモリ、２２は第２のレジスタ、２３は第３の
レジスタ、２４は第４のレジスタでるる。
なお１図中、同一６るいは相当部分には同一符号を何し
ている。[BRIEF DESCRIPTION OF THE DRAWINGS] Fig. 1 is a block diagram of an image processing FE device according to the present invention,
The figure is a schematic diagram of a two-dimensional image data array to be processed, FIG. 3 is a schematic diagram of a two-dimensional image data array as a result of processing, and FIG.
5, 6, 7, and 8 are schematic diagrams of rounding to explain the image data flow n and ft in the image processing device according to the present invention, and FIG. 9 is a configuration diagram of a conventional image processing device. Out. In the figure, %1 is an image input device, 2 is an image format, %15 is a multiplexer, 16 is an image data processing circuit, 17 is a controller, 18 is a first register, 19 is a first buffer memory%20 is 2) is a second buffer memory, 2) is a third buffer memory, 22 is a second register, 23 is a third register, and 24 is a fourth register. In Figure 1, the same reference numerals are used for the same 6 or equivalent parts.
Claims (2)
データを記憶する画像メモリと、前記画像データの画像
メモリに記憶された２次元画像データを１つずつ読出し
記憶する第１のレジスタと、２次元画像データにおいて
行単位の画像データを一時記憶する第１、第２、第３の
バッファメモリと、前記夫々のバッファメモリに記憶さ
れた画像データを読出し記憶する第２、第３、第４のレ
ジスタと、前記第２、第３、第４のレジスタに夫々記憶
された画像データを順に読出し出力するマルチプレクサ
と、２次元画像データにおいて着目した画像データに対
する処理の結果の画像データが、着目した画像データと
その近傍の画像データとで決まる処理を行なう画像デー
タ処理回路と、前記第１のレジスタに記憶された画像デ
ータが２次元画像データにおいて占める位置に応じて、
前記第１、第２、第３のバッファメモリのうちのいずれ
かのバッファメモリに切換えて入力され、かつ、処理結
果の画像データを前記画像メモリに格納するコントロー
ラとを備えた画像処理装置。(1) an image input device that inputs image data; an image memory that stores the image data; and a first register that reads and stores two-dimensional image data stored in the image memory one by one; first, second, and third buffer memories that temporarily store image data in units of rows in two-dimensional image data; and second, third, and fourth buffer memories that read and store image data stored in the respective buffer memories. register, a multiplexer that sequentially reads and outputs the image data stored in the second, third, and fourth registers, and image data as a result of processing the image data of interest in the two-dimensional image data. An image data processing circuit that performs processing determined by image data and neighboring image data;
An image processing apparatus comprising: a controller that switches and inputs image data to any one of the first, second, and third buffer memories, and stores image data as a result of processing in the image memory.
ータが該着目した画像データを中心とするＮ×Ｎ個の画
像データで決する処理を行なう場合、コントローラから
の指令により該Ｎが４〜６の時、２分割、Ｎが７〜１２
の時、４分割し、該Ｎの値に応じて第１、第２、第３の
バッファメモリを等分割し各分割された該第１、第２、
第３のバッファメモリに対し処理に必要な行単位の画像
データを一時記憶させるようにしたことを特徴とする特
許請求の範囲第１項記載の画像処理装置。(2) When performing a process in which the image data as a result of processing on the image data of interest is determined by N×N image data centered on the image data of interest, a command from the controller determines that N is 4 to 6. Time, divided into 2, N is 7 to 12
Then, the first, second, and third buffer memories are equally divided according to the value of N, and the first, second, and third buffer memories are divided into four.
2. The image processing apparatus according to claim 1, wherein the third buffer memory temporarily stores image data in units of lines necessary for processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2349585A JPS61184967A (en) | 1985-02-12 | 1985-02-12 | Image processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2349585A JPS61184967A (en) | 1985-02-12 | 1985-02-12 | Image processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184967A true JPS61184967A (en) | 1986-08-18 |
Family
ID=12112077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2349585A Pending JPS61184967A (en) | 1985-02-12 | 1985-02-12 | Image processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184967A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108369794A (en) * | 2015-12-18 | 2018-08-03 | 三菱电机株式会社 | Data processing equipment, data processing method and data processor |
| US11557917B2 (en) | 2018-12-03 | 2023-01-17 | Astec International Limited | Switched mode power supplies with configurable communication addresses |
-
1985
- 1985-02-12 JP JP2349585A patent/JPS61184967A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108369794A (en) * | 2015-12-18 | 2018-08-03 | 三菱电机株式会社 | Data processing equipment, data processing method and data processor |
| US11557917B2 (en) | 2018-12-03 | 2023-01-17 | Astec International Limited | Switched mode power supplies with configurable communication addresses |
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