KR930008580B1 - 표면적이 극대화된 실리콘층 및 그 제조방법 - Google Patents

표면적이 극대화된 실리콘층 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

표면적이 극대화된 실리콘층 및 그 제조방법
제 1 도는 종래의 일반적인 실리콘층 표면을 촬영한 상태의 도면.
제 2 도는 본 발명에 의해 표면적을 증대시킨 실리콘층 표면을 촬영한 상태의 도면.
제 3a 도 내지 제 3e 도는 본 발명의 제 1 실시예를 따라 실리콘층을 형성하는 단계를 도시한 단면도.
제 4a, b 도는 본 발명의 제 2 실시에를 따라 실리콘층을 형성하는 단계를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 제 1 절연층 2 및 12 : 제 1 실리콘층
3 및 13 : 제 2 절연층 4 및 15 : 핀홀(Pin hole)
5 : 제 2 실리콘층 7 및 16 : 제 3 실리콘층
본 발명은 고집적 반도체 소자에 사용되는 표면적이 극대화된 실리콘층 및 그 제조방법에 관한 것으로, 특히 실리콘층의 형태(morphology)를 변화시켜 표면을 그랜뉴레이트(granulated)하게 형성하여 표면적이 극대화되게 구성한 실리콘층 및 그 제조방법에 관한 것이다.
일반적으로 반도체 기억장치는 집적도의 증가에 따라 단위셀이 구성되는 면적이 감소되므로, 정보의 내용을 저장하는 캐패시터 용량측면에서 한계에 도달하게 되어 적층형 캐패시터 구조가 개발되었고, 이러한 적층형 캐패시터 구조에서도 계속적인 집적도 증가에 따라 종래의 단층구조로는 캐패시터 용량에 한계가 있고 이에 대한 해결책으로 다층구조를 갖는 캐패시터를 구성하여 캐패시터 용량으 증대시켰다.
그러나 다층구조를 사용함에 따라 반도체 소자의 전체적인 단차(Topolgy)가 심화되어 이러한 단차에 의한 콘택 형성 및 전도물질의 스텝커버리지(step-coverage)가 제조공정상의 큰 문제점으로 남게 되었다.
따라서, 본 발명의 동일한 면적에서 적층 캐패시터 용량을 증대시키기 위하여 전하보존 전극용 실리콘층의 표면을 울퉁불퉁(granulated)하게 형성하여 종래 기술에 의해 형성된 전하보존전극의 실리콘층 보다 표면적을 극대화시킨 전하보존 전극용 실리콘층 및 그 제조방법을 제공하는데 그 목적이 있다.
또한 본 발명의 표면적을 증대시킨 실리콘층 및 그 제조방법이 필요로 하는 반도체 소자에 적용하는 것이 또 다른 하나의 목적이 있다.
본 발명의 제 1 실시예에 의하면, 실리콘 기판 상부에 제 1 절연층 및 제 1 실리콘층을 형성하는 단계와, 상기 제 1 실리콘층 상부에 제 2 절연층을 후에 핀홀이 발생될 수 있는 예정된 두계로 형성하는 단계와, 상기 제 2 절연층 상부에 제 2 실리콘층을 예정된 두께로 형성하여, 상기 제 2 실리콘층 하부에 제 2 절연층의 잔류층과 다수의 핀홀이 형성되도록 하는 단계와, 상기 제 2 실리콘층이 제 2 절연층의 잔류보다 빠른 속도로 식각되는 비율로 상기 제 2 실리콘층을 완전히 제거될때까지 식각하여 상기 제 2 절연층의 잔류층이 일부 또는 완전히 제거될때까지 식각하여 상기 제 1 실리콘층에 다수의 홈을 형성하는 단계로 이루어져, 그로인하여 제 1 실리콘층의 표면이 그랜뉴레이트 형태로 이루어지게 하는 것을 특징으로 한다.
또한, 본 발명의 제 2 실시예에 의하면, 실리콘 기판 상부에 제 1 절연층 및 제 1 실리콘층을 형성하는 단계와, 상기 제 1 실리콘층 상부에 제 2 절연층을 소정두계 형성하고 이를 식각하여 다수의 홈이 형성된 상기 제 2 절연층의 잔류층 및 핀홀을 형성하는 단계와, 상기 제 1 실리콘층이 상기 제 2 절연층의 잔류층보다 빠른 속도로 식각하게하는 비율로 상기 핀홀에 의해 일부가 노출된 상기 제 1 실리콘층을 상기 제 1 절연층의 잔류층이 일부 또는 완전히 제거될 때까지 식각하여 상기 제 1 실리콘층에 다수의 홈을 형성하는 단계로 이루어져, 그로인하여 제 1 실리콘층의 표면이 그랜뉴레이트 형태로 이루어지게 하는 것을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1 도는 종래기술에 의해 형성된 전하보존 전극용 실리콘층의 표면상태를 SEM(Scanning electron microscope)장비로 촬영한 것을 나타낸 도면으로서, 25,000의 배율로 확대한 것이다.
제 2 도는 본 발명에 의해 형성된 전하보존 전극용 실리콘층의 표면상태를 SEM 장비로 촬영한 것을 나타낸 도면으로서 제 1 도와 같은 배율로 촬영한 것으로 실리콘층의 표면이 제 1 도의 실리콘층 표면보다 더 크게 울퉁불퉁한 것을 알수 있다.
제 3a 도 내지 제 3e 도는 본 발명의 제 1 실시예에 따라 실리콘층을 형성하는 단계를 나타낸 것이다. 제 3a 도는 실리콘기판(도시안됨), 또는 실리콘 기판 상부에 소정의 배선 및 소자가 형성된 상태에서 그상부에 제 1 절연층(1) 예를들어 산화막 또는 질화막이 형성되고, 그상부에 제 1 실리콘층(2) 예를들어 다결정 또는 아몰포스 실리콘층으로 소정두께(수백~수천Å)으로 형성한 다음, 그상부에 제 2 절연층(3) 예를들어 산화막 또는 질화막을 형성한 상태의 단면도이다.
여기에서 상기 제 2 절연층(3)을 산화막으로 형성할 경우, 산화막을 H2SO4와 H2O2혼합용액에서 10분정도 5~30Å두께로 성장시키는 방법, 또는 가열로(Furnace)내에서 O2개스와 800~900℃온도 조건으로 100~500Å산화막을 성장시킨다음 건식식각(예를들어 CHF3, CF4개스가 포함된 개스) 또는 스퍼터 식각(Sputter etch)으로 상기 산화막을 다시 식각하여 약 50~200Å으로 형성하는 방법등이 있으며, 상기 산화막에 조밀한 결합을 만들기 위해 상기 산화막을 형성한후 이온을 임플란링 방법등을 사용하는데 산화막에 형성된 조밀한 결합은 후공정의 식각시에 핀홀(Pin hole)의 형성을 쉽게 형성하도록 한다.
제 3b 도는 상기 제 2 절연층(3) 상부에 제 2 실리콘(5), 예를들어 다결정 또는 아몰포스 실리콘층으로 소정 두께 증착한 상태의 단면도로서, 상기 제 2 실리콘층(5)을 증착할때, 상기 절연층(3)의 두께가 얇으므로 인하여 소정부분에 핀홀(4)이 다수개 발생된 제 2 절연층(3A)으로 형성되고 제 2 실리콘층(5)이 핀홀(4)을 통하여 제 1 실리콘층(2)과 접촉하게 된다.
제 3c 도는 상기 제 2 실리콘층(5), 제 2 절연층(3A) 및 제 1 실리콘층(2)을 식각하되, 제1 및 제 2 실리콘층(2,5)과 제 2 절연층(3A)의 식각선택비율을, 제1 및 제 2 실리콘층(2,5)이 제 2 절연층(3A)보다 빠른 속도로 식각되도록 설정한 상태에서 제 2 실리콘층을 완전히 식각하고, 오버에치를 실시한 상태의 단면도로서, 상기의 제1 및 제 2 실리콘층(2,5)과 제 2 절연층(3)의 제 1 잔류층(3A)의 식각선택 비율이 5 : 1 이상 되도록 하여 예를들어 Cl2또는 SF6개스를 포함하는 혼합개스로 비등방성으로 식각하는데, 제 2 실리콘층(5)이 완전히 제거된후 제 2 절연층(3A)의 소정부분에 핀홀(4)이 발생되어, 노출된 제 1 실리콘층(2)과 상기 제 2 절연층(3A)이 계속 식각되면서 제 1 실리콘층(2)의 소정영역에 홈(6A)이 형성되고, 제 2 절연층의 잔류층(3B)이 남는다.
제 3d 도는 제 3c 도의 오버에치를 계속실시하여 제 3c 도의 제 2 절연층의 잔류층(3B)을 모두 식각하고 제 1 실리콘층(2)을 더욱 식각하여 홈(6B)을 형성한 상태를 나타낸 단면도이다.
제 3e 도는 제 3d 도 공정후 남아있을 수 있는 제 2 절연층(도시안됨)을 완전히 제거하기 위하여 습식식각(예를들어 HF 용액에 식각)을 실시하여 제 2 절연층의 잔류층을 모두 제거한후 제 1 실리콘층(2)의 표면이 상기 식각공정에 의해 손상을 입게되는데, 이러한 손상을 회복시키기 위해 제 3 실리콘층(7)을 소정두께 형성한 상태의 단면도이다. 이와같이 제 1 실리콘층(2)의 홈(6C)을 형성하여 울퉁불퉁하게 한 실리콘층을 적층형 캐패시터의 전하보존 전극에 이용하는 경우 표면적의 증대로 캐패시터의 용량을 증대시킬 수 있다.
제 4a 도 내지 제 4e 도는 본 발명의 제 2 실시예에 따라 실리콘층을 형성하는 단계를 나타낸 단면도로서, 제 3b 도의 제 2 실리콘층(5)은 형성하지 않으면서 하부의 제 1 실리콘층(12)에 다수의 홈(14B)을 형성하여 실리콘층이 울퉁불퉁하게 함으로 표면적을 증대하고자 한 것이다.
제 4a 도는 제 3a 도와 같이 실리콘 기판, 또는 실리콘 기판 상부에 소정의 배선 또는 소자가 형성된 상태에서 그 상부에 제 1 절연층(11)을 형성하고 제 1 절연층(11) 상부에 제 1 실리콘층(12)(예를들어 다결정 또는 아몰포스 실리콘층)을 소정두께(수백~수천Å)형성한다음, 그 상부에 제 2 절연층(13)(예를들어 산화막 또는 질화막)을 소정두께 형성한 상태의 단면도이다. 여기에서 제 2 절연층(13)을 예를들어 산화막으로 형성하는 경우 두께는 100~500Å 정도로 형성하되 산화막을 형성하는 방법 및 조밀한 결합을 산화막에 형성하는 방법등은 제 3a 도에서 설명한 것과 동일함으로 반복설명은 피하기로 한다.
제 4b 도는 제 4a 도의 제 2 절연층(13)을 건식식각하여 불균일한 두께로 상기 제 2 절연층의 제 1 잔류층(13A)을 형성한 상태의 단면도로서, 상기 제 2 절연층(13)을 예를들어 스퍼터 식각(suptter etch)을 실시하면 제 2 절연층(13)의 두께가 불균일하게 식각되어 다수의 홈(14)이 식각되어 핀홀(15)이 발생된 제 2 절연층의 잔류층(13A)이 형성된다.
제 4c 도는 상기 제 1 실리콘층(12)과 제 2 절연층의 잔류층(13A)의 식각선택 비율을 제 2 절연층의 잔류층(13A)보다 제 1 실리콘층(12)의 식각속도를 빠르게한 상태로 식각하여 제 1 실리콘층(12)에 다수의 제 2 홈(14A)을 형성하고 소정의 제 2 절연층의 잔류층(13B)이 남아있는 상태의 단면도로서, 제 1 실리콘층(12)과 제 2 절연층의 잔류층(13A)의 식각을 예를들어 식각선택 비율이 5 : 1 이상되도록 Cl2또는 SF6개스를 포함하는 혼합개스로 비등방성 식각을 실시하면 노출된 제 1 실리콘층(12)과 홈(14)의 하부의 제 2 절연층의 잔류층(13A)보다 식각속도가 빠르므로 제 1 실리콘층(12)이 많이 식각되어 다수의 홈(14A)을 형성함을 알수 있다.
제 4d 도는 제 4c 도에서 실시하는 식각공정을 계속 진행시켜서 제 2 절연층의 잔류층(13B)이 제거될때까지 제 1 실리콘층(12)을 더욱 식각하여 단차가 심한 다수의 홈(14B)을 형성한 상태를 나타낸 단면도이다. 상기 다수의 홈(14B)의 단차는 초기 제 2 절연층의 잔류층(제4B의 13A)의 두께의 불균일성 및 제 1 실리콘층(12)과 제 2 절연층의 잔류층(13A)의 식각선택 비율에 의하여 결정된다.
제 4e 도는 제 4d 도 공정후 제 1 실리콘층(12) 상부에 잔존할 수 있는 제 2 절연층의 잔류층(도시안됨)을 식각하기 위하여 예를들어 HF등의 식각용액에서 상기 제 2 절연층의 잔류층을 제거한다음, 제 1 실리콘층(12)의 표면이 상기 제 1 실리콘층(12)과 제 2 절연층의 잔류층(13A)의 식각선택 비율을 차이를 두어 식각하는 식각공정시 입은 손상을 회복하기 위하여 제 2 실리콘층(16)을 소정두께 형성한 상태의 단면도이다.
상기한 바와같이 본 발명의 제 1 실시예 또는 제 2 실시예에 의하면 실리콘층의 표면을 울퉁불퉁하게 할수 있어서 표면적이 증대된다.
따라서 상기의 본 발명을 적층형 캐패시터 전하보전 전극에 적용할 경우 종래의 동일한 전하보존전극의 면적에서 그 표면적을 현저하게 증대시켜 캐패시터 용량을 높일 수 있는 효과가 있다.

Claims (18)

  1. 상부에 소정의 배선 및 소자가 형성된 실리콘기판을 가진 고집적 반도체 소자의 표면적이 극대화된 실리콘층 제조방법에 있어서, 상기 실리콘 기판 상부에 제 1 절연층(1) 및 제 1 실리콘층(2)을 형성하는 단계와, 상기 제 1 실리콘층(2) 상부에 제 2 절연층(3)을 후에 핀홀이 발생될 수 있는 예정된 두께로 형성하는 단계와, 상기 제 2 절연층(3) 상부에 제 2 실리콘층(5)을 예정된 두께로 형성하여, 상기 제 2 실리콘층(5) 하부에 제 2 절연층의 잔류층(3A)과 다수의 핀홀(4)이 형성되도록 하는 단계와, 상기 제 2 실리콘층(5)이 제 2 절연층(3)이 잔류층보다 빠른 속도로 식각되게 하는 바율로 상기 제 2 실리콘층(5)을 완전히 식각하고, 상기 핀홀(4)에 의해 일부가 노출된 상기 제 1 실리콘층(2)을 계속하여 상기 제 2 절연층(3)의 잔류층(3A)이 일부 또는 완전히 제거될때까지 식각하여 상기 제 1 실리콘층(2)에 다수의 홈을 형성하는 단계로 이루어져, 그로인하여 제 1 실리콘층(2)의 표면이 그랜뉴레이트 형태로 이루어지게 하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  2. 제 1 항에 있어서, 상기의 제 1 실리콘층(2)에 다수의 홈을 형성하는 단계후에, 제 1 실리콘층(2)의 손상을 회복하기 위해 제 1 실리콘층(3) 상부에 제 3 실리콘층(3)을 소정 두께로 형성하는 것을 포함하는 것을 특징으로 하는 표면적의 극대화된 실리콘층 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 실리콘층(2), 제 2 실리콘층 및 제 3 실리콘층(7)은 다결정 또는 아몰포스 실리콘층인 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 실리콘층(2) 상부에 형성되는 제 2 절연층(3)은 산화막으로 H2SO4와 H2O2혼합용액에서 5~30Å 두께로 성장시켜 형성한 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  5. 제 1 항에 있어서, 상기 제 2 절연층은 가열로(Furnace)에서 O2개스와 800 내지 900℃의 고온조건에서 100~500Å정도 성장시킨다음 건식식각으로 상기 산화막을 500~200Å으로 식각하여 형성하는 것을 포함하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 실리콘층(2) 상부에 형성되는 제 2 절연층(3)에 조밀한 결합을 만들기 위하여 제 2 절연층(3)을 형성한후, 그상부에 이온을 주입하는 것읖 포함하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  7. 제 1 항에 있어서, 상기 제 2 실리콘층(3)과 제 2 절연층(3)의 식각 단계는 5 : 1의 식각선택비율 이상으로 제 2 실리콘층이 제 2 절연층보다 식각속도가 빠르게한 건식식각으로 수행하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  8. 제 7 항에 있어서, 상기 제 2 실리콘층(5)과 제 2 절연층(3)을 동시에 건식식각할때 식각개스는 Cl2또는 SF6를 포함하는 혼합개스인 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  9. 제 1 항에 있어서, 상기 제 1 실리콘층(2)에 다수의 홈을 형성하는 단계후에, 제 1 실리콘층 상부의 제 2 절연층의 잔류층(3B)이 잔존하는 경우, 이를 습식식각으로 제거하는 것을 포함하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  10. 제 1 항의 제조방법에 의해 실리콘층의 표면이 그랜뉴레이트 형태로 형성된 것을 특징으로 하는 표면적이 극대화된 실리콘층.
  11. 상부에 소정의 배선 및 소자가 형성된 실리콘기판을 가진 고집적 반도체소자의 표면적이 극대화된 실리콘층 제조방법에 있어서, 상기 실리콘기판 상부에 제 1 절연층을 형성하는 단계와, 상기 제 1 실리콘층(12) 상부에 제 2 절연층(13)을 소정두께 형성하고 이를 식각하여 다수의 홈이 형성된 상기 제 2 절연층의 잔류층(13A) 및 핀홀(150)을 형성하는 단계와, 상기 제 1 실리콘층이 상기 제 2 절연층의 잔류층보다 빠른 속도로 식각되게하는 비율로 상기 핀홀에 의해 일부가 노출된 상기 제 1 실리콘층을 상기 제 1 절 연층의 잔류층이 일부 또는 완전이 제거될 때까지 식각하여 상기 제 1 실리콘층에 다수의 홈을 형성하는 단계로 이루어져, 그로인하여 제 1 실리콘층의 표면이 그랜뉴레이트 형태로 이루어지게하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  12. 제 11 항에 있어서, 상기 제 1 실리콘층(12)에 다수의 홈을 형성하는 단계후에, 제 1 실리콘층의 손상을 회복하기 위해 제 1 실리콘층 상부에 제 2 실리콘층을 소정두께로 형성하는 것을 포함하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  13. 제 11 항 또는 제 12 항에 있어서, 상기 제 1 실리콘층 및 제 2 실리콘층은 다결정 또는 아몰포스 실리콘층인 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  14. 제 11 항에 있어서, 상기 제 2 절연층은 산화막으로 가열로(Furnace)에서 O2개스와 800 내지 900℃의 고온조건으로 100~500Å정도 성장시켜 형성하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  15. 제 11 항에 있어서, 상기 제 2 절연층을 소정두께 형성하는 단계후에 상기 제 2 절연층에 조밀한 결합을 만들기 위하여 제 2 절연층을 형성한후 이온을 임플란트하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  16. 제 11 항에 있어서, 상기 제 2 절연층과 노출된 제 1 실리콘층의 식각단계는 5 : 1의 식각선택비율 이상으로 제 1 실리콘층이 제 2 절연층보다 식각속도가 빠르게한 건식식각으로 수행하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  17. 제 16 항에 있어서, 상기 제 2 절연층과 제 1 실리콘층을 건식식각할 때 식각개스는 Cl2또는 SF6를 포함하는 혼합개스인 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
  18. 제 11 항에 있어서, 제 1 실리콘층에 다수의 홈을 형성하는 단계후에, 잔존할 수 있는 제 1 실리콘층 상부의 제 2 절연층을 제거하기 위하여 습식식각으로 제 2 절연층을 제거하는 것을 포함하는 것을 특징으로 하는 표면적이 극대화된 실리콘층 제조방법.
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