JPH04298892A - 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ - Google Patents
書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリInfo
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Abstract
め要約のデータは記録されません。
Description
するものであって、更に詳細には、半導体メモリ回路の
列アーキテクチャに関するものである。
RAM)、FIFO、二重ポートメモリ及びマイクロプ
ロセサを包含する回路及びこの様なメモリが内部に組込
まれているその他の論理装置などのようなスタチックメ
モリセルを使用する従来のメモリ回路は、通常、行及び
列の形態に組織化されている。これらの従来のメモリに
おいては、通常行アドレス値からデコードされる行選択
ラインがその行アドレス値に関連する多数のメモリセル
の各々を一対のビットラインへ接続し、各対のビットラ
インは一列のメモリセルと関連している。読取り動作期
間中、そのビットライン対は、センスアンプ又はその他
の出力回路に対して、選択された行内にあるそれと関連
する列内のメモリセル内に格納されているデータ状態に
対応する差信号を通信する。逆に、書込み動作期間中、
該ビットライン対は、入力回路からの差信号を、選択さ
れた行内にあるそれと関連する列内のメモリセルへ通信
即ち供給する。
ァクタは、読取り動作及び書込み動作を信頼性を持って
実施することが可能な速度である。この様な動作の信頼
性は、ビットラインにより通信される差信号が可及的に
大きい場合に改善される。読取り動作の場合、センスア
ンプ又はその他の回路は、ビットライン間の差電圧が大
きい場合に、データ状態をより正確に読取ることが可能
である。特に、メモリセルが抵抗負荷(該負荷における
抵抗値は可及的に高いものであり、例えばテラΩの程度
とすることが可能である)を有する交差結合型インバー
タとして従来の如くに製造される場合には、セルのノイ
ズ免疫性は、書込み動作期間中に、ビットライン上に大
きな差電圧を供給することにより改善される。従って、
この様なメモリにおけるビットラインの電圧スイング即
ち振れは、好適には、可及的に大きなものであり、且つ
可及的に短い時間で発生するものである。
様なメモリ回路のビットラインを制御する従来の技術は
、各動作の前に、各ビットライン対を既知の電圧へプレ
チャージし且つ平衡化(又、等化とも呼ばれる)を包含
している。この様な従来技術におけるプレチャージ動作
及び平衡化は、クロック信号により行なわれ、該クロッ
ク信号は全てのビットラインに対し同時にプレチャージ
及び平衡化を行なわせるものであって、それは、例えば
、Minato etal.著「20ナノ秒の64K
CMOS SRAM(A 20 ns 6
4K CMOS SRAM)」、ダイジェスト・オ
ブ・テクニカル・ペーパーズ、1984年IEEE・イ
ンターナショナル・ソリッドステート・サーキッツ・コ
ンフェレンス(IEEE,1984)、pp.222−
23頁の文献に記載されている。この様に、ビットライ
ンは、相継ぐサイクルにおいて、一つの差状態から他の
差状態へ完全な遷移を行なう必要はなく、回路の性能を
著しく改良している。従来、ビットラインは例えばVc
c供給電圧などのような高電圧へプレチャージされ、且
つ各対内の二つのビットライン間に接続されているトラ
ンジスタがターンオンされてこれら二つのビットライン
を平衡化させ、それらが同一の電圧にプレチャージされ
ることを確保する。
る読取り動作の場合、ビットラインをVccへプレチャ
ージし且つ平衡化させ、次いで該ビットラインを選択さ
れた行内のメモリセルに対して応答させるために解放さ
せることが望ましい。選択された行内のメモリセルは、
ビットライン対におけるビットライン上に差信号を供給
し、その格納されたデータ状態を通信する。プレチャー
ジ及び平衡化の後のビットラインの解放は、選択された
メモリセルが、ビットラインのプレチャージ及び平衡化
から反対即ち対立を発生することなしに、差電圧を確立
することを可能とする。従来の書込み動作は、ビットラ
イン対内のプレチャージされたビットラインの一方を接
地へ放電させる書込み回路により実施される。このこと
は、更に、ビットラインのプレチャージ及び平衡化の解
放の後に行なわれ、従って書込み回路は放電用ビットラ
インをプレチャージ電圧へ向けてプルせんとするスタチ
ック負荷に対向してビットラインを放電させる必要性は
ない。
であるが、重要な書込みサイクルタイミングパラメータ
は、書込みイネーブルパルスの終了前に有効な入力デー
タが存在せねばならない時間であり、このパラメータは
通常データセットアップ時間と呼ばれる。このタイミン
グパラメータは、一般的に、メモリを組込んだシステム
の性能に影響を与える。なぜならば、メモリの入力端へ
接続されたデータバスは、しばしば、それに対しての入
力データを担持するのみならず、メモリからのデータを
も担持することがあり、又はシステム内の他の回路間で
データを通信することがあるからである。その結果、シ
ステム性能及び柔軟性は、メモリ装置に対してのデータ
セットアップ時間を短くすることにより改善される。
多くのメモリにおいては、デバイスの外部端子とデータ
が書込まれるべき列との間の書込み経路内に著しい寄生
抵抗及び容量が存在する場合がある。寄生インピーダン
スの効果は、勿論、印加されたデータに応答するノード
のスイッチング動作を遅延させることであり、このよう
なスイッチング動作はデバイスの外部端子におけるデー
タの変化の結果として発生するものである。書込み動作
は書込みイネーブルパルスの終了により制御されるので
、書込みイネーブルパルスの終了が内部的に通信される
ような時間において全ての必要な内部ノードにおいて有
効な入力データが存在せねばならない。従って、書込み
経路における寄生インピーダンスはデータセットアップ
時間の重要なパラメータに影響を与える。なぜならば、
このデータセットアップ時間明細は、書込み経路におけ
る寄生インピーダンスにより発生される内部遅延を考慮
せねばならないからである。
期間中のデータセットアップ時間を減少させた回路を提
供することを目的とする。本発明の別の目的とするとこ
ろは、書込み動作において入力データの遅い変化を可能
とするそのような回路を提供することである。本発明の
更に別の目的とするところは、メモリにおける平衡化制
御と列プレチャージとが共同して動作するそのような回
路を提供することである。
間中に入力データの遷移を検知することに応答してメモ
リ内の列に対しプレチャージ及び平衡化信号を供給する
ことによりメモリ回路内に組込むことが可能である。こ
の信号は、アドレス遷移検知回路と同様に構成されたデ
ータ遷移検知回路により発生させることが可能である。 このデータ遷移検知回路の出力は、既にプレチャージさ
れていないメモリ内の各列に対するプレチャージ及び平
衡化トランジスタへ送信される。ビットラインのプレチ
ャージ及び平衡化は、書込み動作期間中の反対のデータ
状態の入力データの通信を高速化させ、書込みを安全に
実施するのに必要なデータセットアップ時間を減少させ
ている。
込んだ集積回路メモリ1のブロック図が示されている。 メモリ1は、集積回路メモリであり、例えば、220即
ち1,048,576個の格納位置乃至はビットを持っ
たスタチックランダムアクセスメモリ(SRAM)であ
る。この実施例におけるメモリ1は幅広ワードメモリで
あり、217即ち128k個の各々が8ビットのアドレ
ス可能な位置を有すべく組織化されたメモリである。従
って、例えば、読取り動作において、メモリ位置の一つ
へアクセスすると、8個のデータビットが8個の入力/
出力端子DQ上に表われる。この実施例においてはメモ
リ1の電気的な構成は1024個の列からなる1024
個の行であり、各通常のメモリ動作においては8個の列
がアクセスされる。
イは8個のサブアレイ120 乃至127 に分割され
ており、その各々は1024個の行と128個の列とを
有している。メモリ1は、ユニークなメモリアドレスを
特定するために必要とされる17個のアドレスビットを
受取るために17個のアドレス端子A0乃至A16を有
している。従来の態様においては、これらの17個のア
ドレス端子からの信号は、アドレスバッファ(不図示)
によりバッファされる。この様なバッファ動作の後に、
アドレス端子のうちの10個(A7乃至A16)に対応
する信号が行デコーダ14により受取られ、行デコーダ
14により付勢されるべき1024個の行のうちの一つ
を選択する。
デコーダ14に対しての相対的な物理的位置を概略示し
ている。後に更に詳細に説明する如く、サブアレイ12
内の一行のメモリセルの選択は行ラインにより行なわれ
、該行ラインのうちの一つは端子A7乃至A16におけ
る行アドレスの値に従って行デコーダ14から駆動され
る。行デコーダ14が中央に位置されており且つその両
側にサブアレイ12が配置されている図1に示した如き
構成においては、最大列アドレスビット(この実施例に
おいてはアドレス端子A6)も行デコーダ14によりデ
コードされることが望ましく、従って行ラインは、この
最大列アドレスビットに従って、中央に位置された行デ
コーダ14の一方の側においてのみ付勢させることが可
能である。行ラインの付勢により、メモリセルの内容が
従来の態様でそれらの対応するビットラインへ接続され
る。センス/書込み回路13が、サブアレイ12内のビ
ットライン上のデータ状態を検知し且つ格納し外部的に
供給された入力データを選択したメモリセルへ通信即ち
送給するために設けられている。注意すべきことである
が、本発明に基づいて、多くの従来の構成のセンス/書
込み回路13をメモリ1において使用することが可能で
あり、その様な構成は、各ビットライン対に対して1個
のセンスアンプを割当てるもの、又は複数個のビットラ
イン対に対して1個のセンスアンプを割当て検知される
べきビットライン対の選択が列アドレスに従って列デコ
ーダ18により行なわれるものなどを包含している。 更に、別々の書込み経路及び書込み回路を設けることも
可能である。
る電力を減少させるために、この実施例においては、各
活性なサイクル期間中にサブアレイ12のうちの一つの
みが付勢状態に維持され、付勢された状態に維持される
サブアレイ12の選択は所望のメモリアドレス(即ち、
列アドレスのうちの3ビット)により決定される。この
ことは、サブアレイ12の間に設けられており且つ行デ
コーダ14とサブアレイ123 及び124 との間に
も設けられているリピータ16により行なわれる。リピ
ータ14は、選択された行ラインの付勢状態を通過させ
、選択したサブアレイ12に対して選択された行ライン
の付勢状態をラッチし、且つ選択されていないサブアレ
イ12に対する行ラインを脱付勢化させる。この構成は
、アクセスされたメモリ位置の8個の全てのビットが同
一のサブアレイ12内に位置されることを必要とする。
ためには、アクセスされたメモリ位置の8個のビットが
同一のサブアレイ12内に位置されねばならないこと、
又はラッチされたリピータ16がサブアレイ12の間に
設けられることが基本的でも必要なものでもない。19
90年9月26日付で出願され且つ本願出願人に譲渡さ
れている米国特許出願第588,577号に記載されて
いる如く、この様な構成は、ワードライン又は複数個の
メタルレベル構成のタイムアウトに付随する欠点なしで
、アクティブな電力散逸を減少させるので、好適である
。
)に対応する信号は、列デコーダ18により受取られ、
リピータ14を制御して、ラインRST0乃至RST7
を介してサブアレイ12の一つの選択を維持する。 列デコーダ18は、更に、従来の態様において、列アド
レス値の残部に応答して、選択したサブアレイ12内の
所望の列を選択する。行デコーダ14及び列デコーダ1
8に対するアドレス値の通信のために単一のラインが示
されているが、従来の多くのメモリにおける如く、デコ
ード動作を簡単化するために、各アドレスビットの真値
及び補元値の両方をアドレスバッファからデコーダへ交
互に通信即ち送給させることが可能である。本発明の実
施例に基づくメモリ1内には、更に、入力/出力回路2
8が設けられており、それは、8ビット出力バス20及
び8ビット入力バス38を介して列デコーダ18と連結
されており、且つ書込みイネーブル端子W_及び出力イ
ネーブル端子OEを有する入力/出力端子DQと連結さ
れている。入力/出力回路28は、メモリ1へ供給され
るアドレス値に従って選択されたメモリセルと入力/出
力端子DQとの間の通信を与え且つそれを制御するため
の従来の回路を有しており、従ってその詳細な説明は割
愛する。注意すべきことであるが、入力/出力幅に関し
且つ共通の入力/出力端子ではなく専用の端子を有する
メモリ1のその他の多くの別の構成のものも本発明を使
用することが可能である。
2を有しており、それは、従来の態様で、メモリサイク
ル期間中に、メモリ1の種々の部分の動作を制御する。 注意すべきことであるが、タイミング制御回路22は、
通常、図1に示唆した如く、回路の特定のブロックでは
なく、通常、メモリ1内の種々の部分の動作を制御する
ためにメモリ1内に分散されている。タイミング制御回
路22は、例えば、メモリ1の動作をイネーブル及びデ
ィスエーブルさせる端子CEからの信号を受取る。図1
に示した如く、タイミング制御回路22からのラインS
ELは、上掲の米国特許出願第588,577号に記載
される如く、リピータ16を制御するためにリピータ1
6へ接続されている。
ックメモリの場合には、タイミング制御回路22及び列
デコーダなどのようなその他の回路ブロックは、アドレ
ス遷移検知回路26に従って応答し、アドレス端子A0
乃至A16における遷移に応答して、メモリ1の動作を
ダイナミックに制御する。1990年10月22日付で
出願され本願出願人に譲渡されている米国特許出願第6
01,287号は、このアドレス遷移検知回路24とし
て使用することの可能なアドレス遷移検知回路を記載し
ており、且つアドレス端子A0乃至A16において受取
られたアドレス信号のバッファ動作に対する適用を記載
している。注意すべきことであるが、アドレス遷移検知
に従うその様な制御は、以下に説明する如く、ビットラ
インのプレチャージ及び平衡化を制御するために、本発
明の実施例において好適なものである。更に注意すべき
ことであるが、上掲の米国特許出願第588,577号
に記載される如く、1サイクル内においてダイナミック
に実施されるリピータ16を制御するためにアドレス遷
移検知を使用することも好適である。
路24を有している。パワーオンリセット回路24は、
電源端子Vccからのバイアス電圧を受取り(勿論、不
図示の接続によりメモリ1の他の部分における如く)、
且つラインPOR上に信号を発生し、メモリ1が初期的
にパワーアップした時にVcc電源が十分なレベルに到
達したことを表わし、メモリ1の部分が不定の即ち不所
望の状態にパワーアップすることを防止する。以下に説
明する如く、且つ1990年8月17日付で出願し本願
出願人に譲渡されている米国特許出願第569,000
号に記載される如く、パワーオンリセット回路24も、
同様に、図1におけるタイミング制御回路22に対する
ラインPORの接続によって示される如く、メモリ1の
他の部分を制御することが可能である。上掲の米国特許
出願第569,000号もパワーオンリセット回路24
の好適な形態を記載しているが、本発明の目的のために
は、従来のパワーオンリセットを使用することも可能で
ある。
に、三つの最大桁列アドレスビットに従って選択した8
個のサブアレイ12のうちの一つのみを本実施例に基づ
くメモリ1が付勢させる。この実施例においては、リピ
ータ16はサブアレイ12の間に設けられると共に行デ
コーダ14とサブアレイ123及び124 の各々との
間にも設けられており、選択されたサブアレイ12内の
付勢された行ラインの印加を維持し、且つ、所定時間の
後に、他のサブアレイ12内の行ラインを脱付勢化させ
る。この様に、列アドレス(特に、三つの最大桁ビット
)がワードラインの印加を制御し、従って選択されたサ
ブアレイ12内のワードラインの部分のみが全体的なメ
モリ動作サイクルに対して付勢される。列デコーダ18
は、更に、該列アドレスのその他のビットの値に従って
、選択されたサブアレイ12内の128個の列のうちの
8個を選択する。本実施例においては、アクティブな電
力散逸を減少させる目的のために、所望のメモリビット
に関連する選択されたサブアレイ12内のセンス/書込
み回路13のみが付勢される。列デコーダ18によりそ
のように選択されたセンス/書込み回路13は、状態に
より、バス20又はバス38を介して入力/出力回路2
8と通信状態即ち連結された状態とされ、それにより、
選択されたメモリセルからのデータの読取り又は該セル
へのデータの書込みを従来の態様で実施することが可能
である。前掲の米国特許出願第588,577号は、リ
ピータ16の構成及び動作に関する詳細な説明を与えて
いる。
関して使用することが可能である。この様な変形例とし
ては、例えば、単一のビットが通常動作において入力さ
れるか又は出力される場合のバイワン(by−one)
メモリなどがある。更に、各サブアレイが入力/出力端
子の一つと関連しているワイドワード(wide−wo
rd)メモリ、及び通常動作期間中にアレイ全体が付勢
されるメモリなども代替的に使用することが可能である
。上述した如く、勿論、例えば、ダイナミックRAM、
EPROM、埋め込み型メモリ、二重ポートRAM、F
IFOなどのその他のタイプのメモリも本発明に適用す
ることが可能である。
12のその他の物理的及び電気的構成のものを本発明と
共に代替的に使用することが可能である。例えば、二つ
の行デコーダ14をメモリ1内に組込むことが可能であ
り、その各々が、メモリの半分に対する行ライン信号の
印加を制御する。一つ又は複数個の行デコーダ14は、
図1に示した如く、サブアレイ12の中間に配置させる
代わりに、それと関連するサブアレイ12の一方の側に
沿って配置させることも可能である。メモリ1の特定の
レイアウトは、特定のメモリ設計及び製造プロセスに対
して興味のある特定のパラメータに従って当業者により
決定することが可能なものである。
の一つに対する列アーキテクチャが更に詳細に示されて
いる。リピータ16n は、サブアレイ12n へのバ
スRL内に行ラインを発生させ、本実施例においてはバ
ス内のこの様な行ラインは1024個の数であり、サブ
アレイ12の各々は1024行のメモリセルを有してい
る。
(by−eight)実施例において選択されたメモリ
位置の全ての8個のビットが、アクティブな電力散逸を
減少させるために、同一のサブアレイ12から選択され
る。従って、図2を参照すると、8個のセンス/書込み
回路13がサブアレイ12n に対して設けられており
、それらの各々がサブアレイ12n 内の選択された列
から一対のI/Oライン21を介して差信号を受取る。 本実施例においては、図2におけるセンス/書込み回路
13の各々は、それに対して接続されたビットラインの
データ状態をセンス即ち検知し、且つそれに対して接続
されたビットラインへデータを書込むための回路を有し
ている。従って、センス/書込み回路13の各々は、入
力データバス38及び出力データバス20の両方を介し
て入力/出力回路28と通信状態即ち連結されている。 この様なセンス及び書込み回路を有するセンス/書込み
回路13の構成については更に詳細に後述する。注意す
べきことであるが、本発明の目的のためには、別々の書
込み及びセンス回路を包含するその他のセンスアンプ構
成のものも代替的に使用することが可能である。図2の
コンフィギュレーション即ち形態の結果として、サブア
レイ12n における各列は、単一のセンス/書込み回
路13と関連しており、従って単一のデータ端子DQと
関連している。サブアレイ12内の特定の列に対して個
々のセンス/書込み回路13を割当てることは、レイア
ウトのための任意の便宜的な態様で行なうことが可能で
ある。 例えば、サブアレイ12内の128個の列は、各々が1
6個の列からなる8個の隣接したブロックへグループ化
させることが可能であり、一つのブロック内の各列は同
一のセンス/書込み回路13及びデータ端子DQと関連
しており、又、別法として、8個の隣接する列からなる
一つのグループ内の各列を異なったセンス/書込み回路
13及びデータ端子DQへ割当てることが可能である。
れる列アドレスの値に応答して、列デコーダ18はバス
COL及びCOL_上のセレクト(選択)信号をサブア
レイ12へ供給する。サブアレイ12n の場合、バス
COL及びCOL_の各々は128本のラインを有して
いる。なぜならば、サブアレイ12n 内の列の数が1
28だからである。従って、サブアレイ12n 内の各
列nは、ラインCOLn 上の選択信号とその補元CO
Ln _を受取る。図3を参照すると、列デコーダ18
の出力が、メモリ1内の全ての列に対して示されている
。図3は、列選択ラインCOL_が各々インバータ19
により反転され、1024個の真及び補元ラインCOL
およびCOL_を発生し、その各対がメモリ1内の10
24個の列の一つと関連しており、且つ128対のライ
ンCOL及びCOL_からなる各隣接するグループがサ
ブアレイ12に対して割当てられていることを示してい
る。
8は、更に、アドレス遷移検知回路26から信号を受取
る。以下に更に詳述する如く、アドレス遷移検知回路2
6は、アドレス端子A0乃至A6の何れか一つにおける
遷移を検知することに応答して、ラインATD上にパル
スを供給する。本発明のこの実施例においては、列デコ
ーダ18は、ラインATD上のパルスに応答して、全て
の列が非選択状態となる(即ち、全てのラインCOL_
が高状態へ駆動され、全てのラインCOLはインバータ
19の動作により低状態へ駆動される)ように構成され
ている。この様なアドレス検知回路26による列デコー
ダ18の制御は、メモリ1の全てのサブアレイ12内の
全ての列をプレチャージし且つ平衡化させるべく機能す
る。
回路13に対してある種の制御信号を供給し、この様な
信号は図2においてバスBLKCTRLによって示され
ている。バスBLKCTRL上の信号は、3個の最大桁
列アドレスビットA4乃至A6から発生され、従って選
択されたサブアレイ12と関連するセンス/書込み回路
13のみがイネーブルされて読取り動作及び書込み動作
を実施する。バスBLKCTRL上の信号は、更に、従
来の態様で読取り動作及び書込み動作のタイミングを制
御するために、タイミング及び制御回路22により発生
されるタイミング信号から部分的に発生される。バスB
LKCTRL上のこれらの信号のあるものは、図5に示
したセンス/書込み回路13の動作に関連して更に詳細
に説明する。
ス値が、サブアレイ12n 内に選択された列が存在す
ることを表わす場合には、列デコーダ18が、サブアレ
イ12n 内の8個の列に対して8本のラインCOL_
及びCOL上に選択信号を供給する。列デコーダ18は
、更に、バスBLKCTRL上に適宜のセンスアンプ制
御信号を供給し、センス/書込み回路13をしてサブア
レイ12n 内の選択したビットライン対と通信させ且
つ所望の動作を実施させる。
ブアレイ12内の一つの列の構成が示されている。図4
においてブロック形態で示したメモリセル30は、この
実施例においては、従来のスタチックRAMセルであり
、例えば、抵抗負荷を有する交差結合したNチャンネル
インバータから構成されている。各セルは、Nチャンネ
ルパストランジスタ31を介して、真及び補元ビットラ
インBL及びBL_へ結合されている。パストランジス
タ31のゲートは行ラインRLによって制御され、メモ
リ回路において公知の如く、メモリセル30の一つのみ
が行ラインRLの動作により各対のビットラインBL及
びBL_へ結合される。上述した如く、各サブアレイ1
2内には1024個の行が存在しているので、各列内に
は1024個のメモリセル30が存在しており、その各
々は、図4に示した如く、行ラインRL0 乃至RL1
023を介して選択することが可能である。
チャンネルトランジスタ32のドレインへ接続されてお
り、トランジスタ32のソースはプレチャージ電圧へ接
続されており、該プレチャージ電圧は、この場合には、
Vccであり、且つトランジスタ32のゲートは列デコ
ーダ18からのラインCOLn により制御される。従
って、トランジスタ32は、列デコーダ18からのライ
ンCOLn が低論理レベルにあり、その列が選択され
ていないことを表わす場合に、ビットラインBL及びB
L_をプレチャージ即ち予備的に充電させる。Pチャン
ネル平衡化トランジスタ34は、そのソース対ドレイン
経路をビットラインBLとBL_との間に接続しており
、且つそのゲートを列デコーダ18からのラインCOL
n へ接続しており、従ってラインCOLn が低状態
にある期間中(即ち、トランジスタ32を介してのプレ
チャージ期間中)、ビットラインBL及びBL_は同一
の電位(この場合は、Vcc)へ平衡化される。
施例によれば、メモリ1内の列nのプレチャージ及び平
衡化をイネーブルさせるラインCOLn 上の信号は、
列アドレス値からデコードされる(即ち、それは、選択
ラインCOLn _の論理的補元乃至は補数である)。 従って、列nが非選択状態即ち選択されていない状態に
ある期間中、そのビットラインBL及びBL_は互いに
プレチャージされ且つ平衡化される。図1のメモリ1の
場合、このことは、選択された列を包含することのない
サブアレイ12内の全ての列、及び選択されたサブアレ
イ12内の全ての非選択状態にある列(この場合は、8
個の列を除いた全て)がそれらのプレチャージ及び平衡
化状態にあることを意味している。このデコードされた
プレチャージ及び平衡化の利点について以下に詳細に説
明する。
に、パスゲート36へ接続されており、各パスゲート3
6はPチャンネルトランジスタ36p及びNチャンネル
トランジスタ36nを有しており、該トランジスタのソ
ース対ドレイン経路は並列に接続されている。入力/出
力ライン21j 及び21j _は、それぞれ、ビット
ラインBL及びBL_からパスゲート36の反対側で接
続されている。トランジスタ36nのゲートはラインC
OLn へ接続されており、且つトランジスタ36pの
ゲートはラインCOLn _へ接続されており、従って
、一列に対するトランジスタ36n及び36pは、その
列が選択された場合(ラインCOLn が高状態で且つ
ラインCOLn _が低状態)にオンであり、且つ一列
に対するトランジスタ36n及び36pは、その列が非
選択状態にある場合(ラインCOLn が低状態で且つ
ラインCOLn _が高状態)にオフである。従って、
パスゲート36は、その列がラインCOLn 及びCO
Ln _上で表わされる如く選択される場合に、ビット
ラインBL及びBL_の状態を、それぞれ、入力/出力
ライン21j 及び21j _へ通信させる。図4の列
は、入力/出力ライン21j 及び21j _により表
わされる如く、j番目のセンス/書込み回路13と関連
している。注意すべきことであるが、j番目のセンスア
ンプ13と関連するサブアレイ12n 内の列の各々は
、更に、それらのパスゲート36を入力/出力ライン2
1j 及び21j_へ接続させている。これらの列のう
ちの一つのみが与えられた列アドレス値に対して列デコ
ーダ18により選択されるに過ぎないので、入力/出力
ライン21j 及び21j _上でバスコンフリクト即
ちバス競合が発生することはない(なぜならば、非選択
状態の列はそれらのパスゲート36をオフ状態とさせる
からである)。
ューズ33が設けられており、それは、メモリセル30
のうちの最初のものがビットラインBL及びBL_へ接
続可能な点とパスゲート36とプレチャージトランジス
タ32と平衡化トランジスタ34との共通ノードとの間
においてビットラインBL及びBL_と直列して接続さ
れている。以下の説明から理解される如く、本発明のこ
の実施例における列の構成及び制御は、これら二つのヒ
ューズ33を単に開放させることにより、メモリの残部
から欠陥性の列を効率的に且つ実効的に除去することを
可能としている。
込み経路との両方を包含するセンス/書込み回路13の
構成について説明する。相補的入力/出力ライン21j
及び21j _は、各々、Pチャンネルプレチャージ
トランジスタ42のドレインへ接続されており、トラン
ジスタ42のソースは、両方とも、入力/出力ライン2
1j 及び21j _に対するプレチャージ電圧(この
場合はVcc)へ接続されている。入力/出力ライン2
1j 及び21j _は、更に、Pチャンネル平衡化ト
ランジスタ41により互いに接続されている。トランジ
スタ41及び42のゲートは、ラインIOEQ_へ接続
されており、それは、ATD回路26により検知された
アドレス遷移に応答して、又は入力/出力ライン21の
平衡化が所望されるサイクル期間中のその他のイベント
に応答して、タイミング制御回路22により発生される
。
おいて、入力/出力ライン21j 及び21j _は、
各々、Pチャンネルパストランジスタ43へ接続されて
おり、パストランジスタ43の各々は、そのゲートが分
離信号ISOにより制御される。従って、入力/出力ラ
イン21j 及び21j _は、高論理レベルにあるラ
インISOにより読取り回路から分離させ、且つ低論理
レベルにあるラインISOによりそれに接続させること
が可能である。入力/出力ライン21j 及び21j
_からのパストランジスタ43の反対側における相補的
なラインは、図5において、それぞれ、センスノードS
N及びSN_として示されている。
適には、以下に説明する如く、センス/書込み回路13
内のセンスアンプ48はダイナミックな態様で動作する
ので、サイクルの適宜の部分における期間中にプレチャ
ージされ且つ平衡化される。Pチャンネルプレチャージ
トランジスタ46は、各々、それらのソース対ドレイン
経路を、それぞれ、VccとセンスノードSN及びSN
_との間に接続している。平衡化トランジスタ45はP
チャンネルトランジスタであり、そのソース対ドレイン
経路はセンスノードSNとSN_との間に接続されてい
る。トランジスタ45及び46のゲートは、全てライン
SAEQ_により制御され、それは、低レベルにあると
、ビットラインBL及びBL_及び入力/出力ライン2
1j 及び21j _に関して上述したのと同一の態様
で、センスノードSN及びSN_をプレチャージすると
共に平衡化させる。
タから構成される従来のCMOSラッチであり、該交差
結合したラッチの入力端及び出力端は従来の態様でセン
スノードSN及びSN_へ接続されている。Nチャンネ
ルプルダウントランジスタ47は、そのソース対ドレイ
ン経路を、センスアンプ48内のNチャンネルトランジ
スタのソースと接地との間に接続しており、且つそのゲ
ートはラインSCLKにより制御される。
プ48のダイナミック制御を与え、従ってセンスノード
SN及びSN_の検知動作はダイナミックな態様で実施
される。ダイナミックRAMにおいて公知の如く、この
構成におけるダイナミック検知動作は、パストランジス
タ43がセンスノードSN及びSN_を入力/出力ライ
ン21j 及び21j _へ接続させる時に初期的にオ
フであるトランジスタ47で制御され、このサイクル部
分の期間中、センスアンプ48はセンスノードSNとS
N_との間の小さな差電圧が供給される。この小さな差
電圧を発生した後に、ラインSCLKは高状態へ駆動さ
れ、従ってセンスアンプ48におけるプルダウントラン
ジスタのソースは接地へプルされる。このことは、セン
スアンプ48をしてセンスノードSN及びSN_上に大
きな差信号を発生させ、且つセンスノードSN及びSN
_の検知された状態をラッチする。
びSN_はR−Sフリップフロップ50により出力バス
20へ連結され、フリップフロップ50のセット入力端
はセンスノードSN_を受取り、且つフリップフロップ
50のリセット入力端はセンスノードSNを受取る。フ
リップフロップ50のQ_出力端は、インバータ49を
介して、出力バス20のライン20j へ接続される。 インバータ49は、出力バス20へ通信された論理状態
を、本説明において指定したビットラインBL及びBL
_の極性と一貫性のあるものとさせる。インバータ49
は、好適には、列デコーダ18により制御される制御入
力端を有しており(図5のラインBLK上に示してある
)、従ってインバータ49は、センス/書込み回路13
j が関連するサブアレイ12が列デコーダ18により
選択されない場合に、トライステート状態となる。
センス/書込み回路13j のその他のものが存在して
おり、且つ図5のセンス/書込み回路13j と同一の
態様であるが異なったサブアレイ12に対して出力バス
ライン20j と関連している。出力バス20のこのラ
インと関連するセンス/書込み回路13j の全てはワ
イヤードORの態様で接続されている。従って、センス
/書込み回路13j の読取り側へ送給される制御信号
ISO、SAEQ_、SCLKは、好適には、この実施
例においては、タイミング制御回路22と関連して列デ
コーダ18により発生される。これらの制御信号のこの
様な発生は、サブアレイ12の非選択状態にあるものと
関連するセンス/書込み回路13j のものは、それら
のセンスノードSN及びSN_を平衡化され且つVcc
へプレチャージされた状態に維持し、出力バス20上で
のバス競合を防止するために、イネーブルされることは
ない(ラインISOを高状態に維持し、且つラインSA
EQ_及びSCLKを低状態に維持することにより)こ
ととしている。
み側を検討すると、入力バス38からのライン38j
及び列デコーダ18からの書込み制御信号WRSELは
、NANDゲート54T及び54Cへの入力端により受
取られる(ライン38j は、NANDゲート54Cへ
接続される前に、インバータ53により反転される)。 書込み制御信号WRSELは、公知の如く、サイクル内
の適宜の時間において書込み動作を実施するためにタイ
ミング制御回路22からの適宜のタイミング信号と共に
、センス/書込み回路13j と関連するサブアレイ1
2の選択の論理的ANDに従って発生される。
ネルプルダウントランジスタ57Tとプシュプル態様で
接続されているPチャンネルプルアップトランジスタ5
6Tのゲートを制御し、NANDゲート54Tの出力は
、更に、インバータ55Tを介して、Nチャンネルプル
ダウントランジスタ57Cのゲートへ接続されており、
該トランジスタ57Cはプシュプル態様でPチャンネル
プルアップトランジスタ56Cと接続されている。 同様に、NANDゲート54Cの出力端は、プルアップ
トランジスタ56Cのゲートへ直接的に接続されており
、且つ、インバータ55Cを介して、プルダウントラン
ジスタ57Tのゲートへ接続されている。トランジスタ
56T及び57Tのドレインは入力/出力ライン21j
を駆動し、且つトランジスタ56C及び57Cのドレ
インは入力/出力ライン21j _を駆動する。
込み側は、相補的な対のトライステートドライバとして
動作する。該ドライバは、書込み制御ラインWRSEL
が低論理レベルにあることに応答して入力/出力ライン
21j 及び21j _に対して高インピーダンス状態
を与える。なぜならば、これにより、NANDゲート5
4T及び54Cの両方の出力端を高論理レベルとさせ、
トランジスタ56T,56C,57T,57Cの全てを
ターンオフさせるからである。勿論、書込み制御ライン
WRSELは、読取りサイクル期間中、及びセンス/書
込み回路13j と関連するもの以外のサブアレイ12
に対しての書込みサイクル期間中、低論理レベルにある
。
回路13j の書込み側にソースホロワが設けられてい
る。Nチャンネルトランジスタ60Tは、そのソースを
入力/出力ライン21j へ接続しており且つそのドレ
インをVccへバイアスしており、トランジスタ60T
のゲートは、インバータ55C及び59Cにより2度反
転された後にNANDゲート54Cの出力により制御さ
れる。同様に、Nチャンネルトランジスタ60Cは、そ
のソースを入力/出力ライン21j _へ接続しており
、且つそのドレインをVccへバイアスさせており、ト
ランジスタ60Tのゲートは、インバータ55T及び5
9Tにより2度反転された後に、NANDゲート54T
の出力により制御される。
ロワは、書込み動作の後で読取り動作の前に(しばしば
、「書込み回復」と呼称される)において入力/出力ラ
イン21j 及び21j _のプルアップを助けるため
に設けられている。動作について説明すると、書込み動
作期間中、プルダウントランジスタ57により低レベル
へ駆動される入力/出力ライン21j及び21j _の
一方は、更に、その関連するソースホロワトランジスタ
60をオフさせ(インバータ59からの反転により)、
ソースホロワトランジスタ60は、そのプルアップ装置
56により高状態へ駆動される他の入力/出力ラインに
対してオンである。書込み制御ラインWRSELが書込
み動作の終了時に低論理レベルへ復帰すると、NAND
ゲート54の両方の出力は高状態であり、従って、以前
にオンでなかったトランジスタ60はターンオンされる
。このことは、それと関連する入力/出力ライン21j
をその前の低レベルから電圧Vcc−Vt (Vt
はトランジスタ60のスレッシュホールド電圧)へ向け
てプルアップする。プレチャージトランジスタ42は、
1度ターンオンされると、入力/出力ライン21j 及
び21j _をVccへ完全にプルアップし、入力/出
力ライン21j 及び21j _の電圧がVcc−Vt
より高い電圧に到達すると、トランジスタ60はその
他の効果を有するものではない。
ランジスタ60の両方は、読取り動作期間中オン状態を
維持する。従って、入力/出力ライン21j 及び21
j _はクランプされ、従ってそれらの電圧はVcc−
Vt のレベル以下に降下することはできない。しかし
ながら、注意すべきことであるが、本実施例におけるV
t は1.25Vのオーダーである。入力/出力ライン
21及びビットラインBL及びBL_はVccへプレチ
ャージ即ち予備充電が行なわれるので、ビットラインB
L及びBL_へ接続されている選択されたメモリセル3
0は、入力/出力ライン21j 及び21j _間にV
t のオーダーの差電圧を発生させる。この差電圧は、
センスアンプ48により容易に検知することが可能であ
る。従って、ソースホロワトランジスタ60を設けるこ
とにより、読取り動作にほとんど影響を与えることなし
に、改良した書込み回復を与えることが可能である。
施する場合に上述した如く構成されたメモリ1の動作に
ついて詳細に説明する。図6に示したシーケンスの開始
時において、値mがメモリ1の列アドレス端子A0乃至
A6へ供給される。従って、列アドレス値mと関連する
メモリ1内の列に対して(この様な列は本発明のこの実
施例においては8である)、ラインCOLm _が低論
理レベルにあり、列mと関連するパストランジスタ36
pをターンオンさせ、ラインCOLm も高論理レベル
にあり、プレチャージ及び平衡化トランジスタ32及び
34をターンオフさせ、且つ列mと関連するパストラン
ジスタ36nをターンオンさせる。従って、列mにおけ
るメモリセル30内に格納される論理状態で選択された
行内にあるものは、図6に示した如く、ビットラインB
Lm 及びBLm _上の差信号として、その論理状態
を与える(上述した如く、ソースホロワトランジスタ6
0が使用される場合には、この差信号はトランジスタ6
0のスレッシュホールド電圧の程度である)。
_及びSAEQ_(図6に示した如く)は、全て、選択
された列mが位置されているサブアレイ12と関連する
センス/書込み回路13に対して高論理レベルにある。 選択されたサブアレイ12と関連するセンス/書込み回
路13の場合、ラインISOは低論理レベルのままであ
り、従って入力/出力ライン21の各々は、関連するセ
ンス/書込み回路13内のセンスノードSNへ接続され
る。好適には、センスアンプ48がセンスノードSNと
SN_との間に十分な差電圧を発生した後に、ラインI
SOが高論理レベルへ復帰して、ラインSCLKが高状
態へ移行する場合に、センスアンプ48上の負荷を減少
させる。従って、ビットラインBLm 及びBLm _
上の論理状態が、入力/出力ライン21を介して、図5
に示した回路に従って、出力バス20へ通信される。注
意すべきことであるが、関連するセンス/書込み回路1
3内のセンスアンプ48の動作を制御するラインSCL
Kは、検知動作が実施された後に直ぐ低レベルへ復帰す
ることが可能である。なぜならば、センス/書込み回路
13内のR−Sフリップフロップ50のラッチング作用
は、出力バス20において適切なデータ状態を維持する
からである。
づくメモリ1内の列デコード平衡化のために、列アドレ
スmと関連するもの以外の全ての列はプレチャージ及び
平衡化条件にあり、即ちそれらのトランジスタ32及び
34は、インバータ19を介して列デコーダ18により
それらのCOLラインが低論理レベルへ駆動されるので
、ターンオンされる。プレチャージ及び平衡化条件にあ
る非選択状態にある列は、選択された列mが位置されて
いるサブアレイ12内にない全ての列を包含すると共に
、選択された列mが位置されている同一のサブアレイ1
2内の非選択状態にある列を包含している。図6を参照
すると、その様な一つの非選択状態にある列をラインC
OLn 及びCOLn _がそれぞれ低状態及び高状態
にあることにより示されており、従ってそれらと関連す
るビットラインはVccへプレチャージされ且つ互いに
平衡化される。従って、この実施例においては、アクテ
ィブ即ち活性なサイクル期間中に、8個の列(選択され
た列アドレス値と関連するもの)のみがプレチャージ及
び平衡化条件にない。
ている同一のサブアレイ12において、行アドレスと関
連する行ラインRLの一つが活性化される。従って、メ
モリセル30は、選択された列mに対してのみならず、
選択されたサブアレイ12内の非選択状態の列に対して
も、ビットラインBL及びBL_と通信状態とされる。 しかしながら、特に、各対のビットラインBL及びBL
_と関連する1024個のセルを有するメモリ1におい
ては、ビットラインの容量は、メモリセルのドライブ即
ち駆動と相対的に非常に大きい(4pFのオーダーであ
る)。この大きな容量のために、ビットラインBL及び
BL_のAC負荷が、選択期間中と同じくプレチャージ
及び平衡化期間中にメモリセル30に対して表われる。 DCの場合においては、Pチャンネルプレチャージトラ
ンジスタ32を使用しているために、選択された行内の
メモリセル30の高状態側は、プレチャージ及び平衡化
により影響を受けることはない。従って、選択されたサ
ブアレイ12内の選択された行の非選択状態にある列内
のメモリセルに対するデータ維持及びセル安定性は、本
発明に基づく列デコード平衡化により著しく影響される
ことはないものと考えられる。
アドレスの遷移時に、列アドレス部分に対して値nを有
する新たなアドレスを有する本実施例においては、アド
レス遷移検知回路26によりラインATD上にパルスが
発生される。ラインATD上のパルスは、列デコーダ1
8をして全てのラインCOL及びCOL_をそれらのオ
フ状態へドライブさせる(即ち、それぞれ、低及び高論
理レベルへドライブさせる)。従って、最も最近に選択
された列と関連するラインCOLm が低状態へ駆動さ
れ、且つラインCOLm _は高状態へドライブされる
。 その結果、ビットラインBLm 及びBLm _は、そ
れらの関連する列内においてターンオンしているプレチ
ャージトランジスタ32を介してVccへプレチャージ
され、且つ同じくターンオンしている平衡化トランジス
タ32を介して平衡化される。注意すべきことであるが
、以前に非選択状態であった列内のラインCOL及びC
OL_は、ラインATD上のパルス期間中、それらの非
活性状態に止どまる(即ち、それぞれ、低状態及び高状
態である)。
てのセンス/書込み回路13への制御信号をしてプレチ
ャージ及び平衡化を開始させる。図6を参照すると、ラ
インIOEQ_及びSAEQ_は低論理レベルへ駆動さ
れる。従って、入力/出力ライン21及び21_は、図
6に示した如く、センス/書込み回路13の読取り側に
おけるセンスノードSN及びSN_と同じく、ATDパ
ルス期間中に、Vccへプレチャージされ且つ平衡化さ
れる。
レスは、それと関連する8個の列を選択するための列ア
ドレス値nを有しており、この列と関連する動作信号を
図6に示してある。列mに関して、それはアドレス遷移
の後はもはや選択されないので、ラインATD上のパル
スの終了後にラインCOLm は低状態に止どまり且つ
ラインCOLm _は高状態に止どまる。
、且つアドレス値のデコード動作に必要な時間の後に、
ラインCOLn _は列デコーダ18により低状態へ駆
動され、且つラインCOLn _はインバータ19を介
して列デコーダ18により高状態へ駆動される。更に、
適宜の行ラインも活性化されて、選択された行内のメモ
リセル30をそれらの関連するビットラインBL及びB
L_へ接続させる。従って、列nと関連するビットライ
ンBLn 及びBLn _は、選択された行内の列nに
おいてメモリセル30により差動的に駆動される。ビッ
トラインBLn およびBLn _が平衡化され従って
メモリセル30が差信号を供給することができない前の
サイクルと対比して、選択された行内のメモリ30は、
ビットラインBL及びBL_上に差信号を供給すること
が可能である。なぜならば、プレチャージトランジスタ
32及び平衡化トランジスタ34がオフしているからで
ある。この差信号は、センス/書込み回路13j 内の
ソースホロワトランジスタ60に起因して、トランジス
タ60のスレッシュホールド電圧のオーダーである。
答して、ラインIOEQ_及びSAEQ_が列デコーダ
18により高レベルへ駆動され、従って入力/出力ライ
ン21及び21_及びセンスノードSN及びSN_がビ
ットラインBL及びBL_上の差信号に応答することを
可能とする。図6に示した如く、このことは、センスノ
ードSN及びSN_上に差信号を発生させることを可能
とする。この差信号の発生の後の適宜の時間において、
ラインSCLKが列デコーダ18及びタイミング制御回
路22により高状態へ駆動され、従ってセンス/書込み
回路13内のセンスアンプ48はセンスノードSN及び
SN_上により大きな差信号を発生させる。これは、上
述した如く、R−Sフリップフロップ50及びインバー
タ51を介して出力バス20へ通信される。
5に関して上述した態様で実施することが可能であり、
列選択、プレチャージ及び平衡化のタイミングは図6に
関して説明した読取り動作におけるのと同一の態様で発
生する。しかしながら、注意すべきことであるが、ライ
ンASOは、書込み動作期間中に高論理レベルへ駆動さ
れてパスゲート43をターンオフさせ、従ってセンス/
書込み回路13の書込み側により書込まれたデータは、
この様な動作期間中に、センスアンプ48により検知さ
れることはなく出力バス20上へ出力される。
列アドレスの値に基づいて、列デコーダの完全な制御下
にある本発明のこの実施例に基づくメモリ1の構成は、
前述した如き従来技術のアーキテクチャと比較して著し
い利点を提供している。
チャージ及び平衡化のために流されるアクティブな電流
が著しく減少されているという点である。なぜならば、
1サイクルにおいて選択される列のみがプリチャージさ
れ且つ平衡化されることを必要とするに過ぎないからで
ある。上述した実施例においては、サイクルの終了時に
8個の列のみがプレチャージされ且つ平衡化されるに過
ぎず、サブアレイ又はブロック内の全ての列を解放させ
る従来のアーキテクチャにおける場合の如く128個の
列を取扱うものと対比される。選択されなかった列の選
択された行内のメモリセルのビットラインへの接続の場
合であっても、平衡化装置が差動列のビットライン上に
著しい差電圧が確立されることを防止する。その結果、
ワードラインがターンオフされる場合のように、1サイ
クルの終了時に発生するプレチャージ及び平衡化過渡状
態は極めて低い。なぜならば、選択された列のみがそれ
らのビットライン上に著しい差電圧を有するに過ぎない
からである。この平衡化されるべき著しい差電圧を有す
る列の数における減少は、プレチャージ及び平衡化トラ
ンジスタ(即ち、本実施例に基づくトランジスタ32及
び34)のゲートを駆動するのに必要な駆動回路を減少
させることを可能とする。更に、メモリ1内で発生され
る過渡状態は著しく減少される。なぜならば、プレチャ
ージ及び平衡化を行なうのに必要な瞬間的な電流が著し
く減少されるからである。
列に関して利点を与えている。選択されなかった列は積
極的にプレチャージされ且つ平衡化されるので、解放さ
れていない非選択状態の列に対してプルアップを与える
ためにビットライン上にスタチック又はその他の負荷を
与える必要性はない。従って、選択された列と関連する
本発明に基づくビットBL及びBL_は、選択されたメ
モリセルをそれに対して接続するパストランジスタ31
をイネーブルさせる前にフロートする。このことは、メ
モリセル30が、読取り動作において、それに対して接
続されているプルアップ又はその他のDC負荷に反対乃
至は対向することなしに、フロートしているビットライ
ンBL及びBL_上に差信号を確立することを可能とす
る。同様に、書込み回路は、DC負荷に対向することな
しに、従ってDC電流の流れなしで、ビットラインBL
及びBL_へ書込みを行なうことが可能である。この様
な選択したビットラインBL及びBL_のフロート状態
は、選択されなかったビットラインがフロートすること
を禁止する列アドレスに基づく選択されなかったビット
ラインのプレチャージ及び平衡化を制御することにより
可能とされている。更に、注意すべきことであるが、列
デコーダ及びビットライン負荷又はプルアップの不存在
による平衡化及びプレチャージの制御は、主要な即ち一
時的なメモリアレイ内の欠陥性の列を置換するために使
用可能な冗長列を有するメモリに対して、効果的な且つ
容易な1列の脱選択を行なうことを可能としている。図
4を参照すると、ビットラインBL及びBL_がメモリ
セル30の第一のものへ接続されている点と、ビットラ
インBL及びBL_がパスゲート36、プレチャージト
ランジスタ32及び平衡化トランジスタ34へ接続され
ている点との間に接続されている単一のヒューズ33を
開放させることにより、列をメモリの残部に対する通信
からディスエーブルさせることが可能である。ヒューズ
33が開放されると、その列が冗長列で置換される場合
の如く、ビットラインBL及びBL_は完全にフロート
状態とされる。その結果、その障害が電源ノードVcc
又はVssの何れかに対してか又は何らかのその他のバ
イアスされたラインに対して短絡回路により発生される
場合には、DC電流はこの列により流されることはない
。注意すべきことであるが、ビットラインがセンスアン
プ及びメモリの残部に対してのその接続から反対側の端
部にプルアップ負荷を有している従来のメモリにおいて
は、この様なビットラインの完全な切断は、この実施例
における如く一対のヒューズ33ではなく、二対のヒュ
ーズを開放させることを必要としている。従って、本発
明のこの実施例は、置換された場合に欠陥性のビットラ
インによりDC電流が流されることがないような態様で
ビットラインを切断するために単に一対のヒューズを使
用することを可能としている。
などのようなメモリに対しての最悪の場合の書込み動作
について説明する。メモリ1に対して上述した如く、且
つ列アドレスに従ってビットラインプレチャージ及び平
衡化信号を派生することのない従来のメモリの場合にも
当て嵌まる如く、書込み動作期間中にデータ入力端子に
おけるデータ状態が変化するシーケンス(例えば、同一
の選択した列に対しての反対のデータ状態の相継ぐ書込
みにおいて発生するもの)はデータセットアップ時間(
即ち、書込みイネーブルパルスの終了前に有効データが
供給されねばならない時間)のパラメータに対する最悪
の場合の条件である。図7は従来のメモリに対するこの
最悪の場合の条件を示している。
コンフィギュレーション即ち形態を参照すると、入力バ
スライン38j は書込みサイクルの開始時において高
論理レベルにある。従って、図5のセンス/書込み回路
13の書込み側の動作により、入力/出力ライン21j
及び21j_はそれぞれ高及び低状態にあり、入力/
出力ライン21j はVcc近くにあり、且つ入力/出
力ライン21j _はVss近くにある。又、この時間
期間中に、図7に示した如く、書込みイネーブル端子W
_は低論理レベルにあり、書込み動作が行なわれるべき
であることを表わす。メモリ1などのようなスタチック
読取り/書込みメモリに対して公知の如く、入力データ
は、書込み動作期間中に変化することが可能であり、書
込みイネーブル信号W_の上昇エッジ前のデータセット
アップ時間(通常、tdsとして示される)において有
効なデータ状態が選択されたメモリセル内に実際に書込
まれるデータ状態である。
移は書込みサイクル期間中に発生し、入力データバスラ
イン38j は高から低への遷移を行なう。従来のメモ
リにおいては、上述したメモリ1と同様に、書込み論理
はスタチック論理であり、従って入力ライン38j が
その遷移を行なうと、入力/出力ライン21j 及び2
1j_は対応する遷移を行なう。しかしながら、パスト
ランジスタ36を介して接続される選択された列のビッ
トラインBL及びBL_、入力/出力ライン21j 及
び21j _、センス/書込み回路13の書込み側の直
列寄生抵抗のために、入力データバスライン38j の
遷移に応答する入力/出力ライン21j 及び21j
_の遷移は、図示した如く、ある量の時間がかかる。特
に、Pチャンネルトランジスタと比較してNチャンネル
トランジスタのドライブが一層高いために、且つ、多分
、レイアウトから発生する如く、センス/書込み回路1
3内の二つのトランジスタのタイプに対する寄生負荷に
おける差に起因して、低から高への遷移は、入力/出力
ライン21j 及び21j _の高から低への遷移より
も一層遅い。
により駆動される選択されたビットラインBL及びBL
_へ接続されている選択されたメモリセル30は、ビッ
トラインBL及びBL_(この場合には、入力/出力ラ
イン21j と関連するビットラインBL)のうちの下
降するものの上の電圧が、それに接続されているNチャ
ンネルメモリセルトランジスタがターンオフするのに十
分低い状態に降下する時に状態を変化させる。図7を参
照すると、これは、Nチャンネルメモリセルトランジス
タのスレッシュホールド電圧である電圧Vtn以下に入
力/出力ライン21j が降下する場合の入力データバ
スライン38j の遷移の後の時間tf において発生
する。
において停止すべき場合には、選択されたメモリセル
30内へ書込まれる状態は不良な安定性を有する場合が
ある。スタチックRAMにおいては、特にポリシリコン
負荷抵抗を有するものの場合には、メモリセルの安定性
は、セル内に書込まれたビットラインBL及びBL_の
うちのより高いものにおける電圧と共に増加することが
知られている。図4の構成においては、Nチャンネルパ
ストランジスタ31が使用されており、行ラインRLが
Vccより高い電圧へブートストラップされることがな
いことを仮定すると、メモリセル内に書込むことが可能
な最高の電圧はVcc−Vt31 の値である(Vt3
1 はNチャンネルパストランジスタ31のスレッシュ
ホールド電圧である)。図7を参照すると、入力/出力
ライン21j _がこのレベルに到達し、選択された列
のビットラインBLに対して最も高い使用可能な電圧を
与える時間はtdsとして示してあり、従って、書込み
イネーブル端子W_がこの時間までにその遷移を行なわ
ない限り、最も安定な電圧が選択されたメモリセル30
内に書込まれる。
/出力ライン21j 及び21j _及びビットライン
BL及びBL_を包含する)の寄生直列抵抗は、データ
セットアップ時間明細tdsに直接的に影響を与える。 更に注意すべきことであるが、この特定された時間は、
通常、スタチックRAMに対する書込みサイクル時間を
画定する上での制限ファクタである。従って、書込み経
路の寄生直列抵抗は、データをメモリ内に書込むことが
可能な速度に直接的に影響を与える。
施例に基づくメモリ100がブロック図で示されており
、それはデータセットアップ時間tdsを改良する回路
を有している。この実施例に基づくメモリ100は図1
のメモリ1に類似しており、従って同一の構成要素には
同一の参照番号を付してある。注意すべきことであるが
、メモリ1と比較してメモリ100における改良点は、
又、上述した列デコード平衡化を使用することのない従
来のメモリにおいて使用することも可能であり且つそう
することが効果的である。この様な従来のメモリとして
は、例えば、1サイクルの終わりにメモリ内の全ての列
に対してビットラインプレチャージ及び平衡化を発生さ
せるもの、且つ選択されなかったビットラインがフロー
トすることを防止するためにタイムアウト又はビットラ
イン負荷を使用するものなどがある。従って、データセ
ットアップ時間を改善するための回路と列デコードビッ
トライン平衡化との結合は、以下に説明する如く、両方
の利点を同時的に提供するものである。
26に加えて、メモリ100は、データ遷移検知(DT
D)回路62を有している。DTD回路62は、入力/
出力端子DQの各々へ接続した入力端を有すると共に、
書込みイネーブル端子W_へ接続した制御入力端を有し
ている。DTD回路62の出力端は、以下に説明する如
く、列デコーダ18へ連結されている。DTD回路62
はATD回路26と同様に構成されており、且つ書込み
動作期間中に入力/出力端子DQのうちの何れかにおけ
る遷移の検知に応答してラインDTD上にその出力端に
おいてパルスを供給する(端子W_によりDTD回路6
2に対して示されている)。更に詳細に後述する如く、
書込み動作期間中のデータ遷移の検知は、選択した列に
おけるビットラインBL及びBL_のプレチャージ及び
平衡化を制御するために使用される。
からラインDTD上のデータ遷移信号に応答しての列プ
レチャージ及び平衡化の制御について説明する。図3に
関して上述した実施例における如く、列デコーダ18は
、端子A0乃至A6において受取った列アドレスの値に
応答して列選択信号COL0 _乃至COL1023_
を発生し、更に、ATD回路26は、列デコーダ18へ
制御入力を供給し、従って、上述した如く、全ての列選
択ラインCOL_は、アドレス遷移の検知に応答して、
ディスエーブルされる(即ち、高論理レベル)。
DQ(それらは、更に、入力/出力回路28へ接続され
ている)の各々から入力を受取り、且つ書込みイネーブ
ル端子W_から制御入力を受取る。上述した如く、DT
D回路62は、書込みイネーブル端子W_が低状態にあ
る期間中、入力/出力端子DQの何れか一つにおける遷
移に応答して、ラインDTD上に論理高レベルパルスを
発生する。DTD回路62の出力端におけるラインDT
DはORゲート64の入力端へ接続されており、ORゲ
ート64の他の入力端はATD回路26からラインAT
Dを受取っている。ORゲート64の出力は、この実施
例においては、列デコーダを制御し、従って書込み動作
期間中にアドレス遷移か又はデータ遷移の何れかのイベ
ントにおいて、全ての1024個の列が非選択状態とな
る。
選択された列のビットラインBL及びBL_は、書込み
動作期間中に発生するデータ遷移に応答して、プレチャ
ージされ且つ平衡化される。注意すべきことであるが、
データ遷移に応答して発生されるラインDTD上のパル
ス幅は、好適には、アドレス遷移に応答して発生される
ラインATD上のものよりも短い。なぜならば、書込み
動作において選択された列のビットラインプレチャージ
及び平衡化は、アドレス遷移に応答して発生することが
可能な全体的な一組の動作よりも一層迅速に行なうこと
が可能だからである。
施例に基づくメモリ100における1列の構成は、図4
に関して上述したものと同一とさせることが可能である
。更に、注意すべきことであるが、本発明のこの実施例
においては、メモリ100のセンス/書込み回路13の
構成は、好適には、メモリ1におけるものと同一であり
、且つ図5に関して上述したものと同一である。
列が構成されている結果、前に選択された列内のプレチ
ャージトランジスタ32及び平衡化トランジスタ34は
、入力/出力端子DQのうちの何れかにおける遷移の検
知に応答してラインCOLnが低状態へ移行することに
よりターンオンされる。従って、プレチャージトランジ
スタ32は、ラインDTD上のパルスの期間に対して、
ビットラインBL及びBL_及び入力/出力ライン21
j 及び21j _をVccへ向けてプルすべく作用す
る。このことは、図10のタイミング線図に関して以下
に説明する如く、上昇するビットラインが電圧Vcc−
Vt に到達する時刻を高速化すべく貢献する。
(書込みイネーブル端子W_が低論理レベルを有してい
る)が入力バスライン38j が暫くの間高論理レベル
にあった状態から開始し、従って、ラインDTDは低論
理レベルにある。選択された列nに対して、ラインCO
Ln _が低論理レベルにあり且つラインCOLn は
高論理レベルにある。従って、選択された列に対するビ
ットラインBL及びBL_は、それらと関連する入力/
出力ライン21j 及び21j _へ接続されている。 入力バスライン38j の状態のために、入力/出力ラ
イン21jはVcc近くの高論理レベルにあり、且つ入
力/出力ライン21j _はVss近くの低論理レベル
にあり、ラインCOLn_は低状態であり且つラインC
OLn は高状態であり、入力/出力ライン21j 及
び21j _の状態は、パストランジスタ36n及び3
6pを介して、ビットラインBL及びBL_へ通信され
る。
、それと関連する入力/出力端子DQにおける遷移に応
答して、高から低への遷移を行なう。前述した如く、D
TD回路62は、図11に示した如く、この遷移に応答
してラインDTD上にパルスを発生し、それは、ORゲ
ート64により列デコーダ18へ通信される。ラインD
TD上のパルスに応答して、全てのラインCOLn が
列デコーダ18により低状態へプルされる。なぜならば
、列デコーダ18は、ラインATD又はラインDTDの
何れかの上のパルスに応答して列を選択することはない
からである。このことは、プレチャージトランジスタ3
2及び平衡化トランジスタ34をして選択された列に対
してターンオンさせる。従って、ビットラインBL及び
BL_は、両方とも、トランジスタ32を介してVcc
へ向かってプルされ、且つ短いDTDパルスの終了時に
おいて、再度、選択された列に対するパスゲート36に
より入力/出力ライン21j及び21j _へ接続され
る(なぜならば、列アドレス値が変化しなかったから)
。注意すべきことであるが、メモリ1内のその他の平衡
化動作(例えば、ラインIOEQ_の制御下においてト
ランジスタ42による入力/出力ライン21j の平衡
化)は、好適には、データ遷移の結果としてイネーブル
されることはなく、上述したような態様で、列デコーダ
18、タイミング及び制御回路22、アドレス遷移検知
回路26の制御下に維持される。更に注意すべきことで
あるが、書込み動作期間中にデータ遷移によりイネーブ
ルされる平衡化の期間は、1サイクルの終了時に(例え
ば、16ナノ秒のオーダー)アドレス遷移によりイネー
ブルされる完全なビットライン平衡化よりも著しく短い
(例えば、7ナノ秒のオーダー)場合がある。これは、
書込み動作データ遷移の結果として、平衡化によりビッ
トラインBL及びBL_を同一の電圧に向けて単に駆動
することから得られる顕著な利点である。しかしながら
、次の動作を読取ることが可能であり、そのことは差ビ
ットライン電圧が可及的に低いものであることを必要と
するので、1サイクルの終わりにおいて完全な平衡化が
好適である。書込みサイクルデータ遷移で短い平衡化を
与えることも、書込み動作に対して許容される短い時間
期間内に行なうことが可能であり(例えば、7ナノ秒の
平衡化は25ナノ秒の書込み動作以内で行なうことが可
能である)、一方完全な平衡化は書込み動作を遅滞化さ
せ且つ特定したデータセットアップ時間内に行なうこと
が不可能な可能性がある。
する効果は、図10に示した如く、入力/出力ライン2
1j _に関し理解することが可能である。ビットライ
ンBL及びBL_をプルアップすることは、入力/出力
ライン21j 及び21j _のうちの上昇する一方(
図10の実施例においては、入力/出力ライン21j
_)を助ける。注意すべきことであるが、平衡化トラン
ジスタ34は、それをセンス/書込み回路13内の書込
みドライバ56又は平衡化トランジスタ41よりもビッ
トラインBL及びBL_へ一層近付けて配置させること
が可能であるので、その近接した配置から得られる寄生
負荷の減少に起因して、より効率的な回復を与えること
が可能である。従って、入力データバスライン38j
の遷移の後に上昇する入力/出力ライン21j _がV
cc−Vt31のレベルへ上昇するのに必要な時間(こ
の時間はデータセットアップ時間tdsに対応している
)は、上述した図7の実施例におけるものよりも減少さ
れている。このことは、本発明の実施例における如くデ
ータ遷移検知からの制御を有することのない同様のメモ
リと対比して、メモリ100が減少したデータセットア
ップ時間で適切に動作することを可能とする。
プルアップ動作は、入力/出力ライン21j (この例
における場合)の高から低への遷移に反対即ち対向する
ものである。従って、入力データバスライン38j の
遷移の後入力/出力ライン21jが電圧Vtnに到達す
る時間は、図7の実施例におけるものから遅延される。 上述した如く、フロートする入力/出力ラインの放電は
、通常、Pチャンネルトランジスタ(例えば、トランジ
スタ56T及び56C、且つ更に、プレチャージトラン
ジスタ32と比較して)と比較して、Nチャンネルトラ
ンジスタ(例えば、トランジスタ57T及び57C)に
対して通常与えられる増加された駆動能力のために、該
ラインを高状態へプルするよりも一層速く行なわれる。 従って、本発明のこの実施例に基づくビットラインBL
及びBL_のプレチャージ動作が高から低への遷移を遅
滞化させるものであるが、この遷移が遅滞化される程度
は、初歩的なシミュレーション及び設計により、低から
高への遷移が完了するのとほぼ同一の時間において発生
すべく制限させることが可能である。例えば、不当に高
から低への遷移を遅滞化させることなしに、入力/出力
ライン21がプルアップされて低から高への遷移を助け
るための時間の長さを最適化させるために、DTDパル
スの期間を設定することが可能である。
対する入力データは、入力データバスライン38j が
遷移を行なっている時間において遷移を行なわない場合
がある。ラインCOLは、これらの列と関連するビット
ラインBL及びBL_もプレチャージする。これらの列
に対しての入力/出力ライン21上では遷移は発生しな
いので、プレチャージ動作の唯一の効果は、入力/出力
ライン21の低いほうのものを多少プルアップすること
である。ラインCOL上のパルスの完了後に、入力/出
力ラインがプルアップされる範囲は、センス/書込み回
路13の書込み側の動作により迅速に克服されることが
意図されている。
タ遷移を助けるための多数の変形例が存在することに注
意すべきである。例えば、ビットラインのプレチャージ
動作は、例えばVcc/2などのような中間レベルの電
圧に対するものでもよく、その場合には、データ遷移に
応答するプレチャージ動作及び平衡化の効果は、入力/
出力ライン21とこの様な中間レベル電圧との間の電圧
差が減少されているために、より少ない程度ではあるが
、入力/出力ライン21の両方の遷移を助ける傾向とな
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
メモリの概略ブロック図。
リのサブアレイを示した概略ブロック図。
示した概略図。
示した概略図。
て使用されたセンスアンプ及び書込み回路を示した概略
図。
を示したタイミング線図。
したタイミング線図。
メモリを示した概略ブロック図。
示した概略図。
作を示したタイミング線図。
/出力回路 30 メモリセル 31 パストランジスタ 32 プレチャージトランジスタ 34 平衡化トランジスタ 38 入力バス 62 データ遷移検知(DTD)回路BL,BL_
ビットライン
Claims (20)
- 【請求項1】 集積回路におけるメモリにおいて、行
及び列の形態に配列したメモリセルからなるアレイが設
けられており、複数個の対のビットラインが設けられて
おり、各対は差信号を通信するために前記列のうちの1
つと関連しており、複数個のプレチャージトランジスタ
が設けられており、各プレチャージトランジスタは前記
ビットラインのうちの1つと関連しており、前記プレチ
ャージトランジスタの各々はそれと関連するビットライ
ンとプレチャージ電圧との間に接続された導通経路を具
備すると共に制御端子を具備しており、入力データを受
取る手段が設けられており、書込み動作期間中に選択さ
れた列のビットラインへ入力データを通信するための書
込み回路が前記受取り手段と前記アレイとの間に結合さ
れており、書込み動作が実施されべるべきことを表わす
書込みイネーブル信号を受取るための書込みイネーブル
端子が設けられており、前記受取り手段により受取られ
た入力データの遷移を検知する手段が設けられており、
前記検知手段に応答して前記プレチャージトランジスタ
の制御端子を制御する手段が設けられており、前記選択
された列のプレチャージトランジスタが前記書込みイネ
ーブル信号と結合して発生する前記入力データの遷移に
応答して導通状態となることを特徴とするメモリ。 - 【請求項2】 請求項1において、更に、複数個の平
衡化トランジスタが設けられており、各平衡化トランジ
スタは一対のビットラインと関連しており且つそれと関
連するビットライン間に接続された導通経路を具備する
と共に制御端子を具備しており、前記制御手段は、更に
、前記検知手段に応答して前記平衡化トランジスタの制
御端子も制御し、前記平衡化トランジスタの各々が前記
入力データの遷移に応答して導通状態となることを特徴
とするメモリ。 - 【請求項3】 請求項1において、前記受取り手段が
入力端子を有しており、且つ前記検知手段が、データ遷
移検知回路を有しており、前記データ遷移検知回路が前
記入力端子に結合した入力端を具備すると共に前記制御
手段へ結合した出力端を具備することを特徴とするメモ
リ。 - 【請求項4】 請求項1において、前記受取り手段が
複数個の入力端子を有することを特徴とするメモリ。 - 【請求項5】 請求項4において、前記検知手段がデ
ータ遷移検知回路を有しており、前記データ遷移検知回
路が前記入力端子に結合された入力端を具備すると共に
前記制御手段へ結合された出力端を具備することを特徴
とするメモリ。 - 【請求項6】 請求項1において、前記制御手段が、
供給された列アドレスに応答して前記アレイ内の1つの
列を選択するための複数個の出力端を具備する列デコー
ダを有すると共に、前記列デコーダの出力を受取るため
の入力端を具備し、前記検知手段からの信号を受取るた
めの入力端を具備し且つ前記プレチャージトランジスタ
の制御端子へ結合された複数個の出力端を具備するプレ
チャージ制御回路を有しており、前記検知手段が前記入
力データの遷移を検知することに応答して、前記選択さ
れた列のプレチャージトランジスタが導通状態となるこ
とを特徴とするメモリ。 - 【請求項7】 請求項6において、前記プレチャージ
制御回路も前記列デコーダの出力に応答し、従って前記
列デコーダにより選択されない列のプレチャージトラン
ジスタが導通状態であることを特徴とするメモリ。 - 【請求項8】 請求項6において、更に、アドレス信
号を受取るためのアドレス端子が設けられており、前記
アドレス端子へ結合された入力端を具備すると共に前記
プレチャージ制御回路へ結合された出力端を具備してお
り前記アドレス端子における遷移を検知するためのアド
レス遷移検知回路が設けられており、前記プレチャージ
制御回路が前記プレチャージトランジスタをして前記ア
ドレス遷移検知回路が遷移を検知することに応答して導
通状態とさせることを特徴とするメモリ。 - 【請求項9】 請求項8において、前記アドレス遷移
検知回路が前記列デコーダへ結合された出力端を具備し
ており、従って、前記アドレス端子における遷移に応答
して、前記プレチャージトランジスタの全てが導通状態
となることを特徴とするメモリ。 - 【請求項10】 請求項9において、前記書込み回路
が前記アレイへデータを通信するための入力/出力ライ
ンへ接続されており、且つ、更に、入力/出力プレチャ
ージトランジスタが設けられており、その各トランジス
タは関連する入力/出力ラインとプレチャージ電圧との
間に接続された導通経路を具備すると共に制御端子を具
備しており、前記入力/出力プレチャージトランジスタ
の制御端子へ結合された出力端を具備すると共に前記ア
ドレス遷移検知回路へ結合された入力端を具備するタイ
ミング制御回路が設けられており、前記入力/出力プレ
チャージトランジスタが前記アドレス端子における遷移
に応答して導通状態となることを特徴とするメモリ。 - 【請求項11】 集積回路内のメモリを動作させる方
法において、前記メモリが行及び列の形態に配列した複
数個のメモリセルを有しており、前記各列は差信号を通
信するための一対のビットラインと関連しており、列ア
ドレスに応答して前記メモリの1つの列を選択し、デー
タ入力端子において第一論理状態にある入力データを受
取り、書込み動作を実施すべきことを表わす書込みイネ
ーブル信号を受取り、前記データ入力端子において第二
論理状態にある入力データを受取り、前記書込みイネー
ブル信号と結合して前記第二論理状態にある入力データ
を受取ることに応答して、前記選択した列と関連するビ
ットラインをプレチャージ電圧へ結合させる、上記各ス
テップを有することを特徴とする方法。 - 【請求項12】 請求項11において、前記書込みイ
ネーブル信号がパルスであることを特徴とする方法。 - 【請求項13】 請求項12において、前記結合ステ
ップが、前記書込みイネーブル信号パルスの終了前に前
記第二論理状態にある入力データを受取ることに応答し
て実施されることを特徴とする方法。 - 【請求項14】 請求項11において、前記メモリが
、更に、前記入力データ端子と入力/出力バスとの間に
結合された書込み回路を有しており、且つ、更に、新た
なアドレス信号を受取ることに応答して、前記入力/出
力バス内のラインをプレチャージ電圧へ結合させる、上
記ステップを有することを特徴とする方法。 - 【請求項15】 請求項14において、更に、前記選
択された列のビットラインを前記入力/出力バスへ結合
させる、上記ステップを有することを特徴とする方法。 - 【請求項16】 請求項15において、更に、前記列
のうちの選択されなかったもののビットラインを前記プ
レチャージ電圧へ結合させる、上記ステップを有するこ
とを特徴とする方法。 - 【請求項17】 請求項11において、更に、前記書
込みイネーブル信号と結合して前記第二論理状態にある
入力データを受取ることに応答して、前記選択された列
と関連するビットラインを互いに結合させる、上記ステ
ップを有することを特徴とする方法。 - 【請求項18】 請求項11において、更に、前記結
合ステップの後に、前記第二論理状態に対応するデータ
状態を前記選択された列のビットライン上に供給する、
上記ステップを有することを特徴とする方法。 - 【請求項19】 請求項18において、前記書込みイ
ネーブル信号がパルスであり、前記結合ステップが、前
記書込みイネーブル信号パルスの終了前に前記第二論理
状態にある入力データを受取ることに応答して実施され
ることを特徴とする方法。 - 【請求項20】 請求項19において、前記供給する
ステップが前記書込みイネーブルパルスの終了に応答し
て実施されることを特徴とする方法。
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ID=24512968
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