JP3221900B2 - プレチャージ型冗長マルチプレクス動作を有する半導体メモリ - Google Patents
プレチャージ型冗長マルチプレクス動作を有する半導体メモリInfo
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- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関するも
のであって、更に詳細には、半導体メモリにおける冗長
メモリセルを使用した技術に関するものである。
のであって、更に詳細には、半導体メモリにおける冗長
メモリセルを使用した技術に関するものである。
【０００２】
【従来の技術】スタチックランダムアクセスメモリ（Ｓ
ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）、ＦＩＦＯ、二重ポートメモリ、及び例えばマイ
クロプロセサ及びその他の論理装置等のその他の集積回
路内に埋込まれており且つ個別的な部品として製造され
る種々のタイプのリードオンリメモリを包含する多くの
タイプの半導体メモリは、多数の格納位置を有してお
り、且つ製造技術が改善されるに従い、より高い容量と
なっている。例えば、２20個の格納位置（即ち、１メガ
ビット）を有するＳＲＡＭ及び２22個の格納位置（即
ち、４メガビット）を有するＤＲＡＭが市販されてい
る。
ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）、ＦＩＦＯ、二重ポートメモリ、及び例えばマイ
クロプロセサ及びその他の論理装置等のその他の集積回
路内に埋込まれており且つ個別的な部品として製造され
る種々のタイプのリードオンリメモリを包含する多くの
タイプの半導体メモリは、多数の格納位置を有してお
り、且つ製造技術が改善されるに従い、より高い容量と
なっている。例えば、２20個の格納位置（即ち、１メガ
ビット）を有するＳＲＡＭ及び２22個の格納位置（即
ち、４メガビット）を有するＤＲＡＭが市販されてい
る。
【０００３】一般的な市場の場合、このようなメモリ
は、各々及び全ての格納位置にアクセスすることが可能
であり且つ両方のデジタルデータ状態を格納することが
可能である場合にのみ使用することが可能である。従っ
て、単一の格納位置即ちビットの欠陥は、メモリ全体
（且つ埋込み型メモリを有する論理装置）を販売不可能
なものとさせる。上述した高密度メモリの場合の比較的
大きなチップ寸法及び高い製造コストのことを考慮する
と、これらのメモリは単一の「固定された」ビットを発
生される極めて小さな（ある場合には、サブミクロンの
大きさ）欠陥に特に影響を受易い。
は、各々及び全ての格納位置にアクセスすることが可能
であり且つ両方のデジタルデータ状態を格納することが
可能である場合にのみ使用することが可能である。従っ
て、単一の格納位置即ちビットの欠陥は、メモリ全体
（且つ埋込み型メモリを有する論理装置）を販売不可能
なものとさせる。上述した高密度メモリの場合の比較的
大きなチップ寸法及び高い製造コストのことを考慮する
と、これらのメモリは単一の「固定された」ビットを発
生される極めて小さな（ある場合には、サブミクロンの
大きさ）欠陥に特に影響を受易い。
【０００４】その結果、多くの半導体メモリは、現在、
所謂冗長な格納位置を有しており、それらの冗長な格納
位置は主要なメモリアレイ内に欠陥が発生する場合にイ
ネーブルされる。イネーブル動作を簡単化し、且つ行又
は列欠陥をアドレスするために、冗長格納位置は、通
常、冗長な行又は列として形成されており、それらは、
イネーブルされると、主要メモリアレイの行又は列全体
を置換させる。このような冗長な格納位置のイネーブル
動作は、従来、製造テストプロセス期間中に行なわれ、
その場合、主要なメモリがその中のビットの機能性に対
してテストが行なわれる。欠陥性のビットのアドレスが
記録され、且つ回路上で使用可能な冗長な行又は列が欠
陥性のビット全てを置換するのに十分であるか否かを、
自動テスト装置内のアルゴリズムが決定する。十分であ
る場合には、メモリのデコード回路内のヒューズが開放
され（又は、アンチヒューズ即ち逆ヒューズが閉じら
れ）、従って欠陥性の行又は列は最早それと関連するア
ドレス値によりイネーブルされることはなく、従って冗
長な行又は列が欠陥性の行又は列と関連するアドレスに
よりイネーブルされる。従来の冗長技術を組込んだメモ
リ装置の例は、Ｈａｒｄｅｅ ｅｔ ａｌ．著の「欠陥
許容性３０ナノ秒／３７５ｍＷの１６Ｋ×１ＮＭＯＳス
タチックＲＡＭ（Ａ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ
３０ ｎｓ／３７５ ｍＷ １６Ｋ × １ ＮＭＯＳ
ＳＴＡＴＩＣ ＲＡＭ）」、ジャーナル・オブ・ソリ
ッドステート・サーキッツ、Ｖｏｌ． ＳＣ−１６、Ｎ
ｏ．５（ＩＥＥＥ，１９８１）、ｐｐ．４３５−４３の
文献、及びＣｈｉｌｄｓｅｔ ａｌ．著の「１８ナノ秒
の４Ｋ×４ＣＭＯＳ ＳＲＡＭ（Ａｎ １８ ｎｓ ４
Ｋ× ４ ＣＭＯＳ ＳＲＡＭ）」、ジャーナル・オブ
・ソリッドステート・サーキッツ、Ｖｏｌ． ＳＣ−１
９、Ｎｏ．５（ＩＥＥＥ，１９８４）、ｐｐ．５４５−
５１の文献に記載されている。
所謂冗長な格納位置を有しており、それらの冗長な格納
位置は主要なメモリアレイ内に欠陥が発生する場合にイ
ネーブルされる。イネーブル動作を簡単化し、且つ行又
は列欠陥をアドレスするために、冗長格納位置は、通
常、冗長な行又は列として形成されており、それらは、
イネーブルされると、主要メモリアレイの行又は列全体
を置換させる。このような冗長な格納位置のイネーブル
動作は、従来、製造テストプロセス期間中に行なわれ、
その場合、主要なメモリがその中のビットの機能性に対
してテストが行なわれる。欠陥性のビットのアドレスが
記録され、且つ回路上で使用可能な冗長な行又は列が欠
陥性のビット全てを置換するのに十分であるか否かを、
自動テスト装置内のアルゴリズムが決定する。十分であ
る場合には、メモリのデコード回路内のヒューズが開放
され（又は、アンチヒューズ即ち逆ヒューズが閉じら
れ）、従って欠陥性の行又は列は最早それと関連するア
ドレス値によりイネーブルされることはなく、従って冗
長な行又は列が欠陥性の行又は列と関連するアドレスに
よりイネーブルされる。従来の冗長技術を組込んだメモ
リ装置の例は、Ｈａｒｄｅｅ ｅｔ ａｌ．著の「欠陥
許容性３０ナノ秒／３７５ｍＷの１６Ｋ×１ＮＭＯＳス
タチックＲＡＭ（Ａ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ
３０ ｎｓ／３７５ ｍＷ １６Ｋ × １ ＮＭＯＳ
ＳＴＡＴＩＣ ＲＡＭ）」、ジャーナル・オブ・ソリ
ッドステート・サーキッツ、Ｖｏｌ． ＳＣ−１６、Ｎ
ｏ．５（ＩＥＥＥ，１９８１）、ｐｐ．４３５−４３の
文献、及びＣｈｉｌｄｓｅｔ ａｌ．著の「１８ナノ秒
の４Ｋ×４ＣＭＯＳ ＳＲＡＭ（Ａｎ １８ ｎｓ ４
Ｋ× ４ ＣＭＯＳ ＳＲＡＭ）」、ジャーナル・オブ
・ソリッドステート・サーキッツ、Ｖｏｌ． ＳＣ−１
９、Ｎｏ．５（ＩＥＥＥ，１９８４）、ｐｐ．５４５−
５１の文献に記載されている。
【０００５】特に、高性能メモリの場合、このような冗
長格納位置の設計において２つの対立する拘束条件を取
扱わねばならない。これらの拘束条件のうちの第一のも
のは、主要なアレイにおけるビットのアクセス時間に対
する冗長な格納位置のアクセス時間である。冗長要素の
アクセスは、典型的に、主要なアレイにおけるビットの
アクセスよりも遅い（即ち、少なくとも、冗長を使用し
ない同様のものにおけるビットのアクセス時間よりも遅
い）。性能における減少は、通常、冗長な行又は列を選
択するための付加的な論理回路に起因するか、又は冗長
に起因する増加された内部信号負荷に起因する。
長格納位置の設計において２つの対立する拘束条件を取
扱わねばならない。これらの拘束条件のうちの第一のも
のは、主要なアレイにおけるビットのアクセス時間に対
する冗長な格納位置のアクセス時間である。冗長要素の
アクセスは、典型的に、主要なアレイにおけるビットの
アクセスよりも遅い（即ち、少なくとも、冗長を使用し
ない同様のものにおけるビットのアクセス時間よりも遅
い）。性能における減少は、通常、冗長な行又は列を選
択するための付加的な論理回路に起因するか、又は冗長
に起因する増加された内部信号負荷に起因する。
【０００６】冗長性を有するメモリの設計における第二
の拘束条件は、冗長な要素及びそれと関連するデコード
回路を組込むために必要とされるチップ面積である。冗
長な行及び列の数の選択は、通常、メモリの製造におい
て遭遇する欠陥のタイプの推定に依存しており、設計者
は、冗長性のために必要とされる付加的なチップ面積と
冗長性により修復することの可能なその他の欠陥性の回
路の推定数との間の利益衡量を行なうことが必要とされ
る。
の拘束条件は、冗長な要素及びそれと関連するデコード
回路を組込むために必要とされるチップ面積である。冗
長な行及び列の数の選択は、通常、メモリの製造におい
て遭遇する欠陥のタイプの推定に依存しており、設計者
は、冗長性のために必要とされる付加的なチップ面積と
冗長性により修復することの可能なその他の欠陥性の回
路の推定数との間の利益衡量を行なうことが必要とされ
る。
【０００７】複数個の入力端及び出力端を有するメモリ
の場合、冗長な行及び列（特に、列）の構成は、更に、
設計を複雑化させる。なぜならば、例えば、複数個の入
力端及び出力端の各々と通信するために冗長な列を可能
とするための選択回路を設けねばならないか、又は付加
的な冗長列を設けねばならず（単一の入力／出力メモリ
において必要とされる数を超えて）、その各々は特定の
入力端／出力端に対して専用のものとせねばならない。
選択回路を使用することは複数個の入力／出力メモリに
おいて必要な冗長な列の数を減少させるが、冗長な格納
位置への及びそれからの読取り経路及び書込み経路にお
ける選択回路は冗長なメモリセルのアクセス時間を遅滞
化させる。
の場合、冗長な行及び列（特に、列）の構成は、更に、
設計を複雑化させる。なぜならば、例えば、複数個の入
力端及び出力端の各々と通信するために冗長な列を可能
とするための選択回路を設けねばならないか、又は付加
的な冗長列を設けねばならず（単一の入力／出力メモリ
において必要とされる数を超えて）、その各々は特定の
入力端／出力端に対して専用のものとせねばならない。
選択回路を使用することは複数個の入力／出力メモリに
おいて必要な冗長な列の数を減少させるが、冗長な格納
位置への及びそれからの読取り経路及び書込み経路にお
ける選択回路は冗長なメモリセルのアクセス時間を遅滞
化させる。
【０００８】
【発明が解決しようとする課題】本発明の目的とすると
ころは、冗長な格納位置へのアクセスの性能を著しく低
下させることなしに効率的な修復可能性を可能とする冗
長技術を提供することである。本発明の別の目的とする
ところは、特に複数入力／出力メモリに対して適用可能
な冗長技術を提供することである。本発明の更に別の目
的とするところは、特に冗長な列に対して適用可能な冗
長技術を提供することである。
ころは、冗長な格納位置へのアクセスの性能を著しく低
下させることなしに効率的な修復可能性を可能とする冗
長技術を提供することである。本発明の別の目的とする
ところは、特に複数入力／出力メモリに対して適用可能
な冗長技術を提供することである。本発明の更に別の目
的とするところは、特に冗長な列に対して適用可能な冗
長技術を提供することである。
【０００９】
【課題を解決するための手段】本発明は、複数個の出力
端を有しており且つ複数個の出力端に対して格納したメ
モリデータの通信において複数個のセンスアンプを使用
するメモリに組込むことが可能である。各冗長な列は、
例えば、ヒューズにより、マルチプレクサを介して、多
数のセンスアンプの１つへ割当てることが可能である。
冗長な列と関連する入力／出力ラインは、メモリサイク
ルの間においてプレチャージされ且つ平衡化され、従っ
て前のサイクルのデータ状態からのトラップされた電荷
が次のサイクルに対するアクセス時間を遅滞化させるこ
とはない。
端を有しており且つ複数個の出力端に対して格納したメ
モリデータの通信において複数個のセンスアンプを使用
するメモリに組込むことが可能である。各冗長な列は、
例えば、ヒューズにより、マルチプレクサを介して、多
数のセンスアンプの１つへ割当てることが可能である。
冗長な列と関連する入力／出力ラインは、メモリサイク
ルの間においてプレチャージされ且つ平衡化され、従っ
て前のサイクルのデータ状態からのトラップされた電荷
が次のサイクルに対するアクセス時間を遅滞化させるこ
とはない。
【００１０】
【実施例】図１を参照して、本明細書に記載する本発明
の好適実施例を組込んだ集積回路メモリ１について説明
する。メモリ１は集積回路メモリであり、例えば、２20
即ち１，０４８，５７６個の格納位置即ちビットを有す
るスタチックランダムアクセスメモリ（ＳＲＡＭ）であ
る。この実施例におけるメモリ１はワイドワード即ち幅
広ワードメモリであり、各々が８ビットの２17即ち１２
８ｋ個のアドレス可能な位置を有するメモリである。従
って、例えば、読取り動作において、メモリ位置の１つ
へアクセスすると、８個のデータビットが８個の入力／
出力端子ＤＱに表われる。この実施例においては、メモ
リ１の電気的構成は１０２４個の行と１０２４個の列と
から構成されており、各通常のメモリ動作において８個
の列がアクセスされる。
の好適実施例を組込んだ集積回路メモリ１について説明
する。メモリ１は集積回路メモリであり、例えば、２20
即ち１，０４８，５７６個の格納位置即ちビットを有す
るスタチックランダムアクセスメモリ（ＳＲＡＭ）であ
る。この実施例におけるメモリ１はワイドワード即ち幅
広ワードメモリであり、各々が８ビットの２17即ち１２
８ｋ個のアドレス可能な位置を有するメモリである。従
って、例えば、読取り動作において、メモリ位置の１つ
へアクセスすると、８個のデータビットが８個の入力／
出力端子ＤＱに表われる。この実施例においては、メモ
リ１の電気的構成は１０２４個の行と１０２４個の列と
から構成されており、各通常のメモリ動作において８個
の列がアクセスされる。
【００１１】この実施例のメモリ１においては、メモリ
アレイは８個のサブアレイ１２0 乃至１２7 に分割され
ており、その各々は１０２４個の行と１２８個の列とを
有している。メモリ１は、ユニークなメモリアドレスを
特定するために必要とされる１７個のアドレスビットを
受取るために１７個のアドレス端子をＡ０乃至Ａ１６を
有している。従来の態様で、これら１７個のアドレス端
子からの信号はアドレスバッファ（不図示）によりバッ
ファされる。このようなバッファ動作の後に、これらの
アドレス端子のうちの１０個（Ａ７乃至Ａ１６）に対応
する信号が、行デコーダ１４により付勢されるべき１０
２４個の行のうちの１つを選択するために行デコーダ１
４により受取られる。
アレイは８個のサブアレイ１２0 乃至１２7 に分割され
ており、その各々は１０２４個の行と１２８個の列とを
有している。メモリ１は、ユニークなメモリアドレスを
特定するために必要とされる１７個のアドレスビットを
受取るために１７個のアドレス端子をＡ０乃至Ａ１６を
有している。従来の態様で、これら１７個のアドレス端
子からの信号はアドレスバッファ（不図示）によりバッ
ファされる。このようなバッファ動作の後に、これらの
アドレス端子のうちの１０個（Ａ７乃至Ａ１６）に対応
する信号が、行デコーダ１４により付勢されるべき１０
２４個の行のうちの１つを選択するために行デコーダ１
４により受取られる。
【００１２】図１は、互いに且つ行デコーダ１４に対し
てのサブアレイ１２の相対的な物理的位置を概略示して
いる。サブアレイ１２における１行のメモリセルの選択
は行ラインにより行なわれ、該行ラインのうちの１つが
端子Ａ７乃至Ａ１６における行アドレスの値に従って行
デコーダ１４から駆動される。行デコーダ１４が中央に
位置されている図１に示した如き配列においては、サブ
アレイ１２がその両側に配置されており、最大桁列アド
レスビット（この実施例においてはアドレス端Ａ６）も
行デコーダ１４によりデコードされることが望ましく、
従って行ラインは、最大桁列アドレスビットに従って、
中央に位置された行デコーダ１４の一方の側においての
み付勢させることが可能である。１つの行ラインの付勢
は、メモリセルの内容を従来の態様でそれらの対応する
ビットラインへ送給する。センス／書込み回路１３が、
外部的に供給した入力データを選択されたメモリセルへ
通信即ち送給するために、サブアレイ１２内のビットラ
イン上のデータ状態を検知し且つ格納するために設けら
れている。注意すべきことであるが、センス／書込み回
路１３の多くの従来の配列及び構成を本発明に従ってメ
モリ１において使用することが可能であり、そのような
配列乃至は構成は各ビットライン対に対し１個のセンス
アンプを割当てるもの、又は複数個のビットライン対に
対して１個のセンスアンプを割当て、検知されるべきビ
ットライン対の選択が列アドレスに従って列デコーダ１
８により行なわれるもの等を包含する。更に、センスア
ンプと別体の書込み経路及び回路を設けることも可能で
ある。
てのサブアレイ１２の相対的な物理的位置を概略示して
いる。サブアレイ１２における１行のメモリセルの選択
は行ラインにより行なわれ、該行ラインのうちの１つが
端子Ａ７乃至Ａ１６における行アドレスの値に従って行
デコーダ１４から駆動される。行デコーダ１４が中央に
位置されている図１に示した如き配列においては、サブ
アレイ１２がその両側に配置されており、最大桁列アド
レスビット（この実施例においてはアドレス端Ａ６）も
行デコーダ１４によりデコードされることが望ましく、
従って行ラインは、最大桁列アドレスビットに従って、
中央に位置された行デコーダ１４の一方の側においての
み付勢させることが可能である。１つの行ラインの付勢
は、メモリセルの内容を従来の態様でそれらの対応する
ビットラインへ送給する。センス／書込み回路１３が、
外部的に供給した入力データを選択されたメモリセルへ
通信即ち送給するために、サブアレイ１２内のビットラ
イン上のデータ状態を検知し且つ格納するために設けら
れている。注意すべきことであるが、センス／書込み回
路１３の多くの従来の配列及び構成を本発明に従ってメ
モリ１において使用することが可能であり、そのような
配列乃至は構成は各ビットライン対に対し１個のセンス
アンプを割当てるもの、又は複数個のビットライン対に
対して１個のセンスアンプを割当て、検知されるべきビ
ットライン対の選択が列アドレスに従って列デコーダ１
８により行なわれるもの等を包含する。更に、センスア
ンプと別体の書込み経路及び回路を設けることも可能で
ある。
【００１３】活性動作期間中に消費される電力を減少さ
せるために、本実施例においては、サブアレイ１２のう
ちの１つのみが各活性サイクル期間中に付勢され、付勢
された状態を維持するサブアレイ１２の選択は所望のメ
モリアドレス（即ち、列アドレスのうちの３個のビッ
ト）により決定される。このことは、サブアレイ１２の
間及び行デコーダ１４とサブアレイ１２3及び１２4との
間に設けられているリピータ１６により行なわれる。リ
ピータ１６は、選択された行ラインの付勢状態をパス
し、選択されたサブアレイ１２に対して選択された行ラ
インの付勢状態をラッチし、且つ選択されなかったサブ
アレイ１２に対する行ラインを脱付勢化させる。この配
列は、アクセスされたメモリ位置の全ての８個のビット
が同一のサブアレイ１２内に位置されていることを必要
とする。
せるために、本実施例においては、サブアレイ１２のう
ちの１つのみが各活性サイクル期間中に付勢され、付勢
された状態を維持するサブアレイ１２の選択は所望のメ
モリアドレス（即ち、列アドレスのうちの３個のビッ
ト）により決定される。このことは、サブアレイ１２の
間及び行デコーダ１４とサブアレイ１２3及び１２4との
間に設けられているリピータ１６により行なわれる。リ
ピータ１６は、選択された行ラインの付勢状態をパス
し、選択されたサブアレイ１２に対して選択された行ラ
インの付勢状態をラッチし、且つ選択されなかったサブ
アレイ１２に対する行ラインを脱付勢化させる。この配
列は、アクセスされたメモリ位置の全ての８個のビット
が同一のサブアレイ１２内に位置されていることを必要
とする。
【００１４】注意すべきことであるが、本発明の目的の
ためには、アクセスされたメモリ位置の８個のビットが
同一のサブアレイ１２内に位置されていること、又はラ
ッチされたリピータ１６がサブアレイ１２の間に設けら
れていることが必須のものではない。１９９０年９月２
６日に出願され本願出願人に譲渡されている米国特許出
願第５８８，５７７号においては、このような構成は好
適である。なぜならば、それは、ワードラインのタイム
アウトに付随する欠点又は複数個のメタルレベル構成の
欠点なしで活性電力散逸を減少させるからである。
ためには、アクセスされたメモリ位置の８個のビットが
同一のサブアレイ１２内に位置されていること、又はラ
ッチされたリピータ１６がサブアレイ１２の間に設けら
れていることが必須のものではない。１９９０年９月２
６日に出願され本願出願人に譲渡されている米国特許出
願第５８８，５７７号においては、このような構成は好
適である。なぜならば、それは、ワードラインのタイム
アウトに付随する欠点又は複数個のメタルレベル構成の
欠点なしで活性電力散逸を減少させるからである。
【００１５】残りの７個のアドレス端子（Ａ０乃至Ａ
６）に対応する信号は列デコーダ１８により受取られ、
リピータ１４を制御して、ラインＲＳＴ０乃至ＲＳＴ７
によりサブアレイ１２のうちの１つの選択を維持する。
列デコーダ１８は、更に、従来の態様で、列アドレス値
の残部に応答して、選択されたサブアレイ１２において
所望の列を選択する。信号ラインはアドレス値を行デコ
ーダ１４及び列デコーダ１８へ通信即ち送給するために
示されているが、多くの従来のメモリにおける如く、各
アドレスビットの真値及び補元値の両方を交互にアドレ
スバッファからデコーダへ送給しデコード動作を簡単化
させることが可能である。
６）に対応する信号は列デコーダ１８により受取られ、
リピータ１４を制御して、ラインＲＳＴ０乃至ＲＳＴ７
によりサブアレイ１２のうちの１つの選択を維持する。
列デコーダ１８は、更に、従来の態様で、列アドレス値
の残部に応答して、選択されたサブアレイ１２において
所望の列を選択する。信号ラインはアドレス値を行デコ
ーダ１４及び列デコーダ１８へ通信即ち送給するために
示されているが、多くの従来のメモリにおける如く、各
アドレスビットの真値及び補元値の両方を交互にアドレ
スバッファからデコーダへ送給しデコード動作を簡単化
させることが可能である。
【００１６】図１に示した如く、冗長列デコーダ１９が
列デコーダ１８の一部として設けられている。本実施例
に基づくメモリ１においては、冗長列が設けられてお
り、それらは更に詳細に後述する如く、各アレイと関連
している。冗長デコーダ１９は例えばポリシリコンヒュ
ーズ等のような従来のヒューズを有しており、それらは
レーザ、電気的過剰ストレス又はその他の従来の技術に
より開放させて、列アドレス値に対して冗長な列を選択
することを可能とし、且つ欠陥性のメモリセルを有する
サブアレイ１２内の列をディスエーブルさせる。冗長デ
コーダ１９として使用するための従来の回路の１例は１
９８６年２月２５日に発行され本願出願人に譲渡されて
いる米国特許第４，５７３，１４６号に記載されてい
る。従来の態様においては、冗長デコーダ１９は列アド
レスビットのうちで適宜のものを受取り、且つ置換され
るべき列のアドレスとマッチングする端子Ａ０乃至Ａ６
における列アドレス値に応答して、選択されたサブアレ
イ１２における１つの列の代わりに冗長列を選択する。
列デコーダ１８の一部として設けられている。本実施例
に基づくメモリ１においては、冗長列が設けられてお
り、それらは更に詳細に後述する如く、各アレイと関連
している。冗長デコーダ１９は例えばポリシリコンヒュ
ーズ等のような従来のヒューズを有しており、それらは
レーザ、電気的過剰ストレス又はその他の従来の技術に
より開放させて、列アドレス値に対して冗長な列を選択
することを可能とし、且つ欠陥性のメモリセルを有する
サブアレイ１２内の列をディスエーブルさせる。冗長デ
コーダ１９として使用するための従来の回路の１例は１
９８６年２月２５日に発行され本願出願人に譲渡されて
いる米国特許第４，５７３，１４６号に記載されてい
る。従来の態様においては、冗長デコーダ１９は列アド
レスビットのうちで適宜のものを受取り、且つ置換され
るべき列のアドレスとマッチングする端子Ａ０乃至Ａ６
における列アドレス値に応答して、選択されたサブアレ
イ１２における１つの列の代わりに冗長列を選択する。
【００１７】勿論、別法又は冗長列に加えて、冗長行の
メモリセルをメモリ１内に設けることが可能である。従
来の態様においては、行デコーダ１４（及び、適用可能
な場合はリピータ１６）が冗長デコーダを有しており、
それは同様にヒューズによりイネーブルされて主要な行
の代わりに冗長行を選択する。
メモリセルをメモリ１内に設けることが可能である。従
来の態様においては、行デコーダ１４（及び、適用可能
な場合はリピータ１６）が冗長デコーダを有しており、
それは同様にヒューズによりイネーブルされて主要な行
の代わりに冗長行を選択する。
【００１８】本発明のこの実施例に基づいてメモリ１内
には更に入力／出力回路２８が設けられており、それは
８ビット出力バス２０及び８ビット入力バス３８を介し
て列デコーダ１８と通信状態即ち連結状態にあり、且つ
それは入力／出力端子ＤＱ、書込みイネーブル端子Ｗ
及び出力イネーブル端子ＯＥと通信状態即ち連結状態に
ある。入力／出力回路２８は、入力／出力端子ＤＱとメ
モリ１へ供給されたアドレス値に従って選択されたメモ
リセルとの間の通信を与え且つ制御するための従来の回
路を有しているが、その詳細な説明は割愛する。注意す
べきことであるが、入力／出力幅に関し、且つ共通の入
力／出力端子の代わりに専用の端子を有するメモリ１の
その他の多くの変形例としての構成も本発明を利用する
ことが可能である。
には更に入力／出力回路２８が設けられており、それは
８ビット出力バス２０及び８ビット入力バス３８を介し
て列デコーダ１８と通信状態即ち連結状態にあり、且つ
それは入力／出力端子ＤＱ、書込みイネーブル端子Ｗ
及び出力イネーブル端子ＯＥと通信状態即ち連結状態に
ある。入力／出力回路２８は、入力／出力端子ＤＱとメ
モリ１へ供給されたアドレス値に従って選択されたメモ
リセルとの間の通信を与え且つ制御するための従来の回
路を有しているが、その詳細な説明は割愛する。注意す
べきことであるが、入力／出力幅に関し、且つ共通の入
力／出力端子の代わりに専用の端子を有するメモリ１の
その他の多くの変形例としての構成も本発明を利用する
ことが可能である。
【００１９】メモリ１は、更に、タイミング制御回路２
２を有しており、それは従来の態様でメモリサイクル期
間中にメモリ１の種々の部分の動作を制御する。注意す
べきことであるが、タイミング制御回路２２は、図１に
示される如く、通常回路の特定のブロックではなく、通
常メモリ１内の種々の部分の動作を制御するためにメモ
リ１内に分散されている。タイミング制御回路２２は、
例えば、メモリ１の動作をイネーブルさせ且つディスエ
ーブルさせる端子ＣＥからの信号を受取る。図１に示し
た如く、タイミング制御回路２２からのラインＳＥＬ
は、上掲の米国特許出願第５８８，５７７号に記載され
る如く、その制御のためにリピータ１６へ接続されてい
る。
２を有しており、それは従来の態様でメモリサイクル期
間中にメモリ１の種々の部分の動作を制御する。注意す
べきことであるが、タイミング制御回路２２は、図１に
示される如く、通常回路の特定のブロックではなく、通
常メモリ１内の種々の部分の動作を制御するためにメモ
リ１内に分散されている。タイミング制御回路２２は、
例えば、メモリ１の動作をイネーブルさせ且つディスエ
ーブルさせる端子ＣＥからの信号を受取る。図１に示し
た如く、タイミング制御回路２２からのラインＳＥＬ
は、上掲の米国特許出願第５８８，５７７号に記載され
る如く、その制御のためにリピータ１６へ接続されてい
る。
【００２０】更に注意すべきことであるが、ある従来の
スタチックメモリにおける如く、タイミング制御回路２
２、及び例えば列デコーダ１８等のようなその他の回路
ブロックは、アドレス遷移検知回路２６により制御さ
れ、従ってメモリ１は、アドレス端子Ａ０乃至Ａ１６に
おける遷移に応答してダイナミックに動作する。１９９
０年１０月２２日に出願され本願出願人に譲渡されてい
る米国特許出願第６０１，２８７号は、アドレス遷移検
知回路２４として使用することが可能であり且つアドレ
ス端子Ａ０乃至Ａ１６において受取られるアドレス信号
のバッファ動作を制御するアドレス遷移検知回路を記載
している。注意すべきことであるが、以下に説明する如
く、ビットラインのプレチャージ及び平衡化を制御する
ためにアドレス遷移検知を使用することは本発明のこの
実施例においては好適である。更に注意すべきことであ
るが、上掲の米国特許出願第５８８，５７７号に記載さ
れる如く、１サイクル内においてリピータ１６をダイナ
ミックに制御するためにアドレス遷移検知を使用するこ
とも好適である。
スタチックメモリにおける如く、タイミング制御回路２
２、及び例えば列デコーダ１８等のようなその他の回路
ブロックは、アドレス遷移検知回路２６により制御さ
れ、従ってメモリ１は、アドレス端子Ａ０乃至Ａ１６に
おける遷移に応答してダイナミックに動作する。１９９
０年１０月２２日に出願され本願出願人に譲渡されてい
る米国特許出願第６０１，２８７号は、アドレス遷移検
知回路２４として使用することが可能であり且つアドレ
ス端子Ａ０乃至Ａ１６において受取られるアドレス信号
のバッファ動作を制御するアドレス遷移検知回路を記載
している。注意すべきことであるが、以下に説明する如
く、ビットラインのプレチャージ及び平衡化を制御する
ためにアドレス遷移検知を使用することは本発明のこの
実施例においては好適である。更に注意すべきことであ
るが、上掲の米国特許出願第５８８，５７７号に記載さ
れる如く、１サイクル内においてリピータ１６をダイナ
ミックに制御するためにアドレス遷移検知を使用するこ
とも好適である。
【００２１】メモリ１は、更に、パワーオンリセット回
路２４を有している。パワーオンリセット回路２４は、
電源端子Ｖccからバイアス電圧を受取り（勿論、図示し
ていない接続によりメモリ１のその他の部分も同じであ
る）、且つメモリ１が初期的にパワーアップした後にＶ
cc電源が十分なレベルに到達したことを表わす信号をラ
インＰＯＲ上に発生し、メモリ１の一部が中間即ち不所
望な状態にパワーアップすることを防止する。以下に説
明し且つ１９９０年８月１７日に出願し本願出願人に譲
渡されている米国特許出願第５６９，０００号に記載さ
れる如く、パワーオンリセット回路２４は同様に、図１
におけるラインＰＯＲのタイミング制御回路２２への接
続により示唆される如く、メモリ１のその他の部分を制
御することも可能である。上掲の米国特許出願第５６
９，０００号は、更に、パワーオンリセット回路２４の
好適な構成を示しているが、本発明の目的のためには、
従来のパワーオンリセット回路を使用することも可能で
ある。
路２４を有している。パワーオンリセット回路２４は、
電源端子Ｖccからバイアス電圧を受取り（勿論、図示し
ていない接続によりメモリ１のその他の部分も同じであ
る）、且つメモリ１が初期的にパワーアップした後にＶ
cc電源が十分なレベルに到達したことを表わす信号をラ
インＰＯＲ上に発生し、メモリ１の一部が中間即ち不所
望な状態にパワーアップすることを防止する。以下に説
明し且つ１９９０年８月１７日に出願し本願出願人に譲
渡されている米国特許出願第５６９，０００号に記載さ
れる如く、パワーオンリセット回路２４は同様に、図１
におけるラインＰＯＲのタイミング制御回路２２への接
続により示唆される如く、メモリ１のその他の部分を制
御することも可能である。上掲の米国特許出願第５６
９，０００号は、更に、パワーオンリセット回路２４の
好適な構成を示しているが、本発明の目的のためには、
従来のパワーオンリセット回路を使用することも可能で
ある。
【００２２】上述した如く、電力消費を減少させる目的
のためには、この実施例に基づくメモリ１は３個の最大
桁列アドレスビットに従って選択される８個のサブアレ
イ１２のうちの１つのみを付勢させる。この実施例にお
いては、リピータ１６はサブアレイ１２の間に存在して
おり、且つ行デコーダ１４とサブアレイ１２3 及び１２
4 の各々との間にも存在しており、付勢された行ライン
を選択されたサブアレイ１２内に印加することを維持し
ており、且つ所定の時間期間の後に、他のサブアレイ１
２における行ラインを脱付勢化させる。このように、列
アドレス（特に、３個の最大桁ビット）がワードライン
の印加を制御し、従ってワードラインのうちで選択され
たサブアレイ１２内の部分のみがメモリ動作サイクルの
全体に対して付勢される。列デコーダ１８は、更に、列
アドレスの残りのビットの値に従って、選択されたサブ
アレイ１２において１２８個の列のうちの８個の列を選
択する。この実施例においては、活性な電力消費を減少
させるために、選択されたサブアレイ１２において所望
のメモリビットと関連するセンス／書込み回路１３のみ
が付勢される。列デコーダ１８によりそのように選択さ
れたセンス／書込み回路１３は、適宜バス２０又はバス
３８を介して入力／出力回路２８と通信状態とされ、そ
れにより選択されたメモリセルからのデータの読取り又
は該セルへのデータの書込みを従来の態様で行なうこと
が可能である。上掲の米国特許出願第５８８，５７７号
はリピータ１６の構成及び動作に関して詳細な説明を与
えている。
のためには、この実施例に基づくメモリ１は３個の最大
桁列アドレスビットに従って選択される８個のサブアレ
イ１２のうちの１つのみを付勢させる。この実施例にお
いては、リピータ１６はサブアレイ１２の間に存在して
おり、且つ行デコーダ１４とサブアレイ１２3 及び１２
4 の各々との間にも存在しており、付勢された行ライン
を選択されたサブアレイ１２内に印加することを維持し
ており、且つ所定の時間期間の後に、他のサブアレイ１
２における行ラインを脱付勢化させる。このように、列
アドレス（特に、３個の最大桁ビット）がワードライン
の印加を制御し、従ってワードラインのうちで選択され
たサブアレイ１２内の部分のみがメモリ動作サイクルの
全体に対して付勢される。列デコーダ１８は、更に、列
アドレスの残りのビットの値に従って、選択されたサブ
アレイ１２において１２８個の列のうちの８個の列を選
択する。この実施例においては、活性な電力消費を減少
させるために、選択されたサブアレイ１２において所望
のメモリビットと関連するセンス／書込み回路１３のみ
が付勢される。列デコーダ１８によりそのように選択さ
れたセンス／書込み回路１３は、適宜バス２０又はバス
３８を介して入力／出力回路２８と通信状態とされ、そ
れにより選択されたメモリセルからのデータの読取り又
は該セルへのデータの書込みを従来の態様で行なうこと
が可能である。上掲の米国特許出願第５８８，５７７号
はリピータ１６の構成及び動作に関して詳細な説明を与
えている。
【００２３】勿論、メモリ１の多くの変形例をここに記
載した本発明と共に使用することが可能である。このよ
うな変形例の例としては、各サブアレイが入力／出力端
子のうちの１つと関連するワイドワードメモリ、及びア
レイ全体が通常動作期間中に付勢されるメモリ等を包含
している。例えばダイナミックＲＡＭ、ＥＰＲＯＭ、埋
込み型メモリ、二重ポートＲＡＭ、ＦＩＦＯ等のような
各々がそれ自身の構成を有するその他のタイプのメモリ
も本発明から利益を享受することが可能である。
載した本発明と共に使用することが可能である。このよ
うな変形例の例としては、各サブアレイが入力／出力端
子のうちの１つと関連するワイドワードメモリ、及びア
レイ全体が通常動作期間中に付勢されるメモリ等を包含
している。例えばダイナミックＲＡＭ、ＥＰＲＯＭ、埋
込み型メモリ、二重ポートＲＡＭ、ＦＩＦＯ等のような
各々がそれ自身の構成を有するその他のタイプのメモリ
も本発明から利益を享受することが可能である。
【００２４】更に注意すべきことであるが、サブアレイ
１２のその他の物理的及び電気的構成を本発明と共に使
用することも可能である。例えば、２つの行デコーダ１
４をメモリ１内に組込み、その各々がメモリの半分の中
への行ライン信号の印加を制御することが可能である。
図１に示した如く中間に位置させる代わりに、１個又は
それ以上の行デコーダ１４をサブアレイ１２の一方の側
部に沿って配置させることも可能である。メモリ１の特
定のレイアウトは特定のメモリ設計及び製造プロセスに
対して興味のある特定のパラメータに従って当業者によ
り適宜決定することが可能なものである。
１２のその他の物理的及び電気的構成を本発明と共に使
用することも可能である。例えば、２つの行デコーダ１
４をメモリ１内に組込み、その各々がメモリの半分の中
への行ライン信号の印加を制御することが可能である。
図１に示した如く中間に位置させる代わりに、１個又は
それ以上の行デコーダ１４をサブアレイ１２の一方の側
部に沿って配置させることも可能である。メモリ１の特
定のレイアウトは特定のメモリ設計及び製造プロセスに
対して興味のある特定のパラメータに従って当業者によ
り適宜決定することが可能なものである。
【００２５】図２を参照すると、本発明の好適実施例に
基づくメモリ１内の冗長列の配列が示されている。図２
は、メモリ１のサブアレイ１２のうちの１つと、それと
関連するセンス／書込み回路１３とを示している。更
に、このサブアレイ１２と関連し且つメモリ１内のサブ
アレイ１２の各々と関連して、２個の冗長列２５が設け
られている。従って、８個のサブアレイ１２を有するメ
モリ１の場合には、１６個の冗長列２５が設けられる。
本発明のこの実施例においては、サブアレイ１２と関連
する２個の冗長列２５がそれと関連するサブアレイ１２
内の列を置換することが可能であるに過ぎず、その他の
サブアレイ１２内の列を置換するために使用することは
不可能である。
基づくメモリ１内の冗長列の配列が示されている。図２
は、メモリ１のサブアレイ１２のうちの１つと、それと
関連するセンス／書込み回路１３とを示している。更
に、このサブアレイ１２と関連し且つメモリ１内のサブ
アレイ１２の各々と関連して、２個の冗長列２５が設け
られている。従って、８個のサブアレイ１２を有するメ
モリ１の場合には、１６個の冗長列２５が設けられる。
本発明のこの実施例においては、サブアレイ１２と関連
する２個の冗長列２５がそれと関連するサブアレイ１２
内の列を置換することが可能であるに過ぎず、その他の
サブアレイ１２内の列を置換するために使用することは
不可能である。
【００２６】図２の配列においては、リピータ１６は、
サブアレイ１２内の１行のメモリセルを選択するため
に、サブアレイ１２に対し行ラインバスＲＬ内の１つの
行ラインを与えている。前述した如く、活性な電力散逸
を減少させるために、メモリ１のこのバイエイト（ｂｙ
−ｅｉｇｈｔ）実施例において選択されたメモリ位置の
８個の全てのビットが同一のサブアレイ１２から選択さ
れる。列デコーダ１８はサブアレイ１２に対しバスＳＥ
Ｌ上に列選択信号を供給し、従って、サブアレイ１２が
選択されると、サブアレイ１２内の８個の列がそれらの
ビットラインをＩ／Ｏバス２１へ接続させ、サブアレイ
１２と関連する８個のセンス／書込み回路１３に対して
通信を行なう。サブアレイ１２n に対する８個のセンス
／書込み回路１３の各々はサブアレイ１２n 内のそれら
の関連した選択された列から一対のＩ／Ｏライン２１を
介して差動信号を受取る。この実施例においては、図２
内のセンス／書込み回路１３の各々は、それに接続され
たビットラインのデータ状態を検知し且つそれに接続さ
れたビットラインへデータを書込むための回路を有して
いる。従って、センス／書込み回路１３の各々は、入力
データバス３８及び出力データバス２０の両方を介し
て、入力／出力回路２８と通信即ち連結状態にある。こ
のような検知及び書込み回路を包含するセンス／書込み
回路１３の構成について以下に更に詳細に説明する。注
意すべきことであるが、本発明の目的のためには、その
他のセンスアンプ配列乃至は構成のものを使用すること
も可能であり、その場合に別体の書込み及びセンス回路
を包含する。
サブアレイ１２内の１行のメモリセルを選択するため
に、サブアレイ１２に対し行ラインバスＲＬ内の１つの
行ラインを与えている。前述した如く、活性な電力散逸
を減少させるために、メモリ１のこのバイエイト（ｂｙ
−ｅｉｇｈｔ）実施例において選択されたメモリ位置の
８個の全てのビットが同一のサブアレイ１２から選択さ
れる。列デコーダ１８はサブアレイ１２に対しバスＳＥ
Ｌ上に列選択信号を供給し、従って、サブアレイ１２が
選択されると、サブアレイ１２内の８個の列がそれらの
ビットラインをＩ／Ｏバス２１へ接続させ、サブアレイ
１２と関連する８個のセンス／書込み回路１３に対して
通信を行なう。サブアレイ１２n に対する８個のセンス
／書込み回路１３の各々はサブアレイ１２n 内のそれら
の関連した選択された列から一対のＩ／Ｏライン２１を
介して差動信号を受取る。この実施例においては、図２
内のセンス／書込み回路１３の各々は、それに接続され
たビットラインのデータ状態を検知し且つそれに接続さ
れたビットラインへデータを書込むための回路を有して
いる。従って、センス／書込み回路１３の各々は、入力
データバス３８及び出力データバス２０の両方を介し
て、入力／出力回路２８と通信即ち連結状態にある。こ
のような検知及び書込み回路を包含するセンス／書込み
回路１３の構成について以下に更に詳細に説明する。注
意すべきことであるが、本発明の目的のためには、その
他のセンスアンプ配列乃至は構成のものを使用すること
も可能であり、その場合に別体の書込み及びセンス回路
を包含する。
【００２７】図２の形態乃至は構成の結果として、サブ
アレイ１２n 内の列の各々は単一のセンス／書込み回路
１３と関連しており、従って単一のデータ端子ＤＱと関
連している。サブアレイ１２内の特定の列に対する個別
的なセンス／書込み回路１３の割当ては、レイアウトの
目的のために便利な任意の態様で行なうことが可能であ
る。例えば、サブアレイ１２内の１２８個の列は、各々
が１６個の列からなる８個の隣接したブロックにグルー
プ化させることが可能であり、１個のブロック内の各列
は同一のセンス／書込み回路１３及びデータ端子ＤＱと
関連しており、一方、８個の隣接する列からなる１つの
グループ内の各列はその８個の列からなるグループにお
ける他のものとは異なったセンス／書込み回路１３及び
データ端子ＤＱへ割当てることが可能である。
アレイ１２n 内の列の各々は単一のセンス／書込み回路
１３と関連しており、従って単一のデータ端子ＤＱと関
連している。サブアレイ１２内の特定の列に対する個別
的なセンス／書込み回路１３の割当ては、レイアウトの
目的のために便利な任意の態様で行なうことが可能であ
る。例えば、サブアレイ１２内の１２８個の列は、各々
が１６個の列からなる８個の隣接したブロックにグルー
プ化させることが可能であり、１個のブロック内の各列
は同一のセンス／書込み回路１３及びデータ端子ＤＱと
関連しており、一方、８個の隣接する列からなる１つの
グループ内の各列はその８個の列からなるグループにお
ける他のものとは異なったセンス／書込み回路１３及び
データ端子ＤＱへ割当てることが可能である。
【００２８】図２の構成においてはセンス／書込み回路
１３（８個）よりも冗長列２５（２個）の方が少ないの
で、サブアレイ１２内のどの列が冗長列２５により置き
換えられるかに依存して、Ｉ／Ｏバス２１を介して冗長
列２５を適宜のセンス／書込み回路１３へ接続させるた
めに冗長マルチプレクサ４０が設けられている。冗長マ
ルチプレクサ４０の構成について以下に詳細に説明す
る。しかしながら、図２の説明のためには、８個のセン
ス／書込み回路１３のうちで何れが特定の冗長列２５と
関連すべきであるかを表わすために冗長マルチプレクサ
４０内にヒューズが設けられている。冗長デコーダ１９
からの制御ラインＲＳＥＬは、冗長列２５により置き換
えられたサブアレイ１２内の列の列アドレスを受取る
と、冗長列２５の選択を可能とするために冗長マルチプ
レクサ４０0 へ接続される。冗長マルチプレクサ４０
は、冗長マルチプレクサ４０とＩ／Ｏバス２１との間に
接続されている冗長Ｉ／ＯバスＲＩＯを介して、センス
／書込み回路１３と通信状態となる。
１３（８個）よりも冗長列２５（２個）の方が少ないの
で、サブアレイ１２内のどの列が冗長列２５により置き
換えられるかに依存して、Ｉ／Ｏバス２１を介して冗長
列２５を適宜のセンス／書込み回路１３へ接続させるた
めに冗長マルチプレクサ４０が設けられている。冗長マ
ルチプレクサ４０の構成について以下に詳細に説明す
る。しかしながら、図２の説明のためには、８個のセン
ス／書込み回路１３のうちで何れが特定の冗長列２５と
関連すべきであるかを表わすために冗長マルチプレクサ
４０内にヒューズが設けられている。冗長デコーダ１９
からの制御ラインＲＳＥＬは、冗長列２５により置き換
えられたサブアレイ１２内の列の列アドレスを受取る
と、冗長列２５の選択を可能とするために冗長マルチプ
レクサ４０0 へ接続される。冗長マルチプレクサ４０
は、冗長マルチプレクサ４０とＩ／Ｏバス２１との間に
接続されている冗長Ｉ／ＯバスＲＩＯを介して、センス
／書込み回路１３と通信状態となる。
【００２９】この実施例においては、注意すべきことで
あるが、レイアウト効率のために、各個別的な冗長列２
５を８個のセンス／書込み回路１３のうちの４個のみと
接続させることが可能である。従って、サブアレイ１２
が同一のセンス／書込み回路１３（個別的な冗長列２５
により使用可能な４個を有する同一のグループにおける
センス／書込み回路１３）と関連する２つの列内に欠陥
を有する場合には、そのメモリは冗長列２５により修復
することは不可能である。この実施例の場合には、歩留
り及び欠陥モデルに基づいて、このような欠陥の蓋然性
は十分に小さいものであり、従ってこのような欠陥に起
因する幾つかのメモリの損失の危険を犯しながらも、こ
のような割当ての減少させたレイアウト複雑性の利点を
得ることが効果的であることが判明した。一方、各冗長
列２５が８個のセンス／書込み回路のうちの何れかへ割
当て可能であるように冗長マルチプレクサ４０を構成す
ることが可能である。以上の説明から、冗長列２５のそ
の他の構成及びグループ化を採用することは当業者にと
って自明であり本発明の技術的範囲を逸脱するものでは
ない。
あるが、レイアウト効率のために、各個別的な冗長列２
５を８個のセンス／書込み回路１３のうちの４個のみと
接続させることが可能である。従って、サブアレイ１２
が同一のセンス／書込み回路１３（個別的な冗長列２５
により使用可能な４個を有する同一のグループにおける
センス／書込み回路１３）と関連する２つの列内に欠陥
を有する場合には、そのメモリは冗長列２５により修復
することは不可能である。この実施例の場合には、歩留
り及び欠陥モデルに基づいて、このような欠陥の蓋然性
は十分に小さいものであり、従ってこのような欠陥に起
因する幾つかのメモリの損失の危険を犯しながらも、こ
のような割当ての減少させたレイアウト複雑性の利点を
得ることが効果的であることが判明した。一方、各冗長
列２５が８個のセンス／書込み回路のうちの何れかへ割
当て可能であるように冗長マルチプレクサ４０を構成す
ることが可能である。以上の説明から、冗長列２５のそ
の他の構成及びグループ化を採用することは当業者にと
って自明であり本発明の技術的範囲を逸脱するものでは
ない。
【００３０】次に、図３を参照して、冗長列２５の構成
及び動作及びそれらのセンス／書込み回路１３との通信
について詳細に説明する。図３に示した如く、冗長列２
５0はＳＲＡＭに対して公知の態様で構成されており、
サブアレイ１２及び冗長列２５1（図３においてはブロ
ックで示してある）内の列は冗長列２５0と同様に構成
されている。冗長列２５0は、この実施例においては、
１０２４個のメモリセル３０を有しており、各メモリセ
ルはパスゲート３１により差動ビットラインＲＢＬ0及
びＲＢＬ0 へ接続可能であり、１０２４個のメモリセ
ル３０の各々に対するパスゲート３１は関連する行ライ
ンＲＬにより制御され、従って１０２４個の行ラインＲ
Ｌのうちの１本をイネーブルさせると、冗長列２５0内
の唯１つのメモリセル３０に対するパスゲート３１をビ
ットラインＲＢＬ0及びＲＢＬ0 へ接続させる。行ライン
ＲＬは、図３に示した如く、サブアレイ１２内の全ての
列に対して且つ冗長列２５0及び２５1に対して共通して
いる。
及び動作及びそれらのセンス／書込み回路１３との通信
について詳細に説明する。図３に示した如く、冗長列２
５0はＳＲＡＭに対して公知の態様で構成されており、
サブアレイ１２及び冗長列２５1（図３においてはブロ
ックで示してある）内の列は冗長列２５0と同様に構成
されている。冗長列２５0は、この実施例においては、
１０２４個のメモリセル３０を有しており、各メモリセ
ルはパスゲート３１により差動ビットラインＲＢＬ0及
びＲＢＬ0 へ接続可能であり、１０２４個のメモリセ
ル３０の各々に対するパスゲート３１は関連する行ライ
ンＲＬにより制御され、従って１０２４個の行ラインＲ
Ｌのうちの１本をイネーブルさせると、冗長列２５0内
の唯１つのメモリセル３０に対するパスゲート３１をビ
ットラインＲＢＬ0及びＲＢＬ0 へ接続させる。行ライン
ＲＬは、図３に示した如く、サブアレイ１２内の全ての
列に対して且つ冗長列２５0及び２５1に対して共通して
いる。
【００３１】冗長列２５0 におけるビットラインＲＢＬ
0 及びＲＢＬ0 は各々Ｐチャンネルトランジスタ３２
のドレインへ接続されており、トランジスタ３２のソー
スはプレチャージ電圧へ接続されており、該プレチャー
ジ電圧はこの場合においてはＶccであり、且つトランジ
スタ３２のゲートはラインＲＳＥＬ0 により制御され、
該ラインＲＳＥＬ0 は、以下に説明する如く、冗長マル
チプレクサ４０0 から延在している。トランジスタ３２
は、ラインＲＳＥＬ0 が低論理レベルにある場合に、ビ
ットラインＲＢＬ0 及びＲＢＬ0 をプレチャージし、
そのことは冗長列２５0 が選択されていない場合に発生
する。Ｐチャンネル平衡化トランジスタ３４は、そのソ
ース対ドレイン経路をビットラインＲＢＬ0 とＲＢＬ0
との間に接続しており、且つそのゲートをラインＲＳ
ＥＬ0 へ接続しており、従って、ラインＲＳＥＬ0 が低
状態にある期間中（即ち、トランジスタ３２を介しての
プレチャージ期間中）、ビットラインＲＢＬ0 及びＲＢ
Ｌ0 は同一の電位（この場合は、Ｖcc）へ平衡化され
る。
0 及びＲＢＬ0 は各々Ｐチャンネルトランジスタ３２
のドレインへ接続されており、トランジスタ３２のソー
スはプレチャージ電圧へ接続されており、該プレチャー
ジ電圧はこの場合においてはＶccであり、且つトランジ
スタ３２のゲートはラインＲＳＥＬ0 により制御され、
該ラインＲＳＥＬ0 は、以下に説明する如く、冗長マル
チプレクサ４０0 から延在している。トランジスタ３２
は、ラインＲＳＥＬ0 が低論理レベルにある場合に、ビ
ットラインＲＢＬ0 及びＲＢＬ0 をプレチャージし、
そのことは冗長列２５0 が選択されていない場合に発生
する。Ｐチャンネル平衡化トランジスタ３４は、そのソ
ース対ドレイン経路をビットラインＲＢＬ0 とＲＢＬ0
との間に接続しており、且つそのゲートをラインＲＳ
ＥＬ0 へ接続しており、従って、ラインＲＳＥＬ0 が低
状態にある期間中（即ち、トランジスタ３２を介しての
プレチャージ期間中）、ビットラインＲＢＬ0 及びＲＢ
Ｌ0 は同一の電位（この場合は、Ｖcc）へ平衡化され
る。
【００３２】ビットラインＲＢＬ0 及びＲＢＬ0 は冗
長マルチプレクサ４０0 へ接続されており、該マルチプ
レクサは、センス／書込み回路１３の選択した１つに対
してのビットラインＲＢＬ0及びＲＢＬ0 の印加を制
御する。ビットラインＲＢＬ0 及びＲＢＬ0 が接続さ
れるセンス／書込み回路１３の選択は、後に詳細に説明
する如く、選択的に開放状態とされる冗長マルチプレク
サ４０0 内のヒューズにより決定される。上述した如
く、冗長列２５0 は、冗長マルチプレクサ４０0によ
り、そのサブアレイ１２に対する８個のセンス／書込み
回路１３の４個と関連しており、同様に、冗長列２５1
は、その冗長マルチプレクサ４０1 を介して、８個のセ
ンス／書込み回路１３のうちの他の４個と関連してい
る。この例においては、冗長列２５0 は、センス／書込
み回路１３0 ，１３2 ，１３4 ，１３6のうちの１つと
通信状態とさせることが可能であり、逆に、冗長列２５
1 は、センス／書込み回路１３1 ，１３3 ，１３5 ，１
３7 のうちの１つと通信状態とさせることが可能であ
る。
長マルチプレクサ４０0 へ接続されており、該マルチプ
レクサは、センス／書込み回路１３の選択した１つに対
してのビットラインＲＢＬ0及びＲＢＬ0 の印加を制
御する。ビットラインＲＢＬ0 及びＲＢＬ0 が接続さ
れるセンス／書込み回路１３の選択は、後に詳細に説明
する如く、選択的に開放状態とされる冗長マルチプレク
サ４０0 内のヒューズにより決定される。上述した如
く、冗長列２５0 は、冗長マルチプレクサ４０0によ
り、そのサブアレイ１２に対する８個のセンス／書込み
回路１３の４個と関連しており、同様に、冗長列２５1
は、その冗長マルチプレクサ４０1 を介して、８個のセ
ンス／書込み回路１３のうちの他の４個と関連してい
る。この例においては、冗長列２５0 は、センス／書込
み回路１３0 ，１３2 ，１３4 ，１３6のうちの１つと
通信状態とさせることが可能であり、逆に、冗長列２５
1 は、センス／書込み回路１３1 ，１３3 ，１３5 ，１
３7 のうちの１つと通信状態とさせることが可能であ
る。
【００３３】この機能を達成するために、冗長マルチプ
レクサ４０0 はバスＲＩＯ内の４個の差動対のバスライ
ンのうちの何れかにおいてビットラインＲＢＬ0 及びＲ
ＢＬ0 の状態を供給することが可能である。これらの
４対のバスラインが、センス／書込み回路１３0 へ接続
されている出力端ＲＩＯ0 と、センス／書込み回路１３
2 へ接続されている出力端ＲＩＯ2 と、センス／書込み
回路１３4 へ接続されている出力端ＲＩＯ4 と、センス
／書込み回路１３6 へ接続されている出力端ＲＩＯ6 に
おいて図３内に示されている。冗長マルチプレクサ４０
0 の動作は、列デコーダ１８における冗長デコーダ１９
からラインＲＳＥＬ0 により制御される。ラインＲＳ
ＥＬ0 は、冗長デコーダ１９が、メモリ１へ供給され
た列アドレスが冗長列２５0 により置換されるべき列の
アドレスとマッチすることを認識すると、その活性低状
態へ駆動され、ラインＲＳＥＬ0 が低論理レベルにあ
ることに応答して、ビットラインＲＢＬ0 及びＲＢＬ0
がその中のヒューズにより表わされる出力端ＲＩＯの
うちの１つへ接続され、且つ、従って、選択されたセン
ス／書込み回路１３へ接続されるＩ／Ｏバス２１のライ
ンへ接続される。センス／書込み回路１３は、従来の態
様で、冗長列内の選択したメモリセル３０からデータを
検知するか、又はそこへデータを書込む。
レクサ４０0 はバスＲＩＯ内の４個の差動対のバスライ
ンのうちの何れかにおいてビットラインＲＢＬ0 及びＲ
ＢＬ0 の状態を供給することが可能である。これらの
４対のバスラインが、センス／書込み回路１３0 へ接続
されている出力端ＲＩＯ0 と、センス／書込み回路１３
2 へ接続されている出力端ＲＩＯ2 と、センス／書込み
回路１３4 へ接続されている出力端ＲＩＯ4 と、センス
／書込み回路１３6 へ接続されている出力端ＲＩＯ6 に
おいて図３内に示されている。冗長マルチプレクサ４０
0 の動作は、列デコーダ１８における冗長デコーダ１９
からラインＲＳＥＬ0 により制御される。ラインＲＳ
ＥＬ0 は、冗長デコーダ１９が、メモリ１へ供給され
た列アドレスが冗長列２５0 により置換されるべき列の
アドレスとマッチすることを認識すると、その活性低状
態へ駆動され、ラインＲＳＥＬ0 が低論理レベルにあ
ることに応答して、ビットラインＲＢＬ0 及びＲＢＬ0
がその中のヒューズにより表わされる出力端ＲＩＯの
うちの１つへ接続され、且つ、従って、選択されたセン
ス／書込み回路１３へ接続されるＩ／Ｏバス２１のライ
ンへ接続される。センス／書込み回路１３は、従来の態
様で、冗長列内の選択したメモリセル３０からデータを
検知するか、又はそこへデータを書込む。
【００３４】メモリ１へ供給された列アドレスが冗長列
２５0 により置換されるべき列のアドレスとマッチしな
い場合には、列デコーダ１８における冗長デコーダ１９
が、ラインＲＳＥＬ0 を高論理レベルへ駆動させる。
ラインＲＳＥＬ0 が高状態であることに応答して、ビ
ットラインＲＢＬ0 及びＲＢＬ0 はＩ／Ｏバス２１へ
接続されず、且つ冗長マルチプレクサ４０0 がラインＲ
ＳＥＬ0 を介して冗長列２５0 へ低論理レベルを発生
し、プレチャージトランジスタ３２及び平衡化トランジ
スタ３４をターンオンさせる。
２５0 により置換されるべき列のアドレスとマッチしな
い場合には、列デコーダ１８における冗長デコーダ１９
が、ラインＲＳＥＬ0 を高論理レベルへ駆動させる。
ラインＲＳＥＬ0 が高状態であることに応答して、ビ
ットラインＲＢＬ0 及びＲＢＬ0 はＩ／Ｏバス２１へ
接続されず、且つ冗長マルチプレクサ４０0 がラインＲ
ＳＥＬ0 を介して冗長列２５0 へ低論理レベルを発生
し、プレチャージトランジスタ３２及び平衡化トランジ
スタ３４をターンオンさせる。
【００３５】本発明のこの実施例においては、冗長マル
チプレクサ４０0は、更に、更に詳細に後述する如く、
その中の特定のノードをプレチャージするために、タイ
ミング制御回路２２からラインＩＯＥＱ を介して信号
を受取る。
チプレクサ４０0は、更に、更に詳細に後述する如く、
その中の特定のノードをプレチャージするために、タイ
ミング制御回路２２からラインＩＯＥＱ を介して信号
を受取る。
【００３６】次に、図４を参照して、読取り経路と書込
み経路の両方を包含するセンス／書込み回路１３j の構
成について説明する。Ｉ／Ｏバス２１からの相補的入力
／出力ライン２１j 及び２１j の各々はＰチャンネル
プレチャージトランジスタ４２のドレインへ接続されて
おり、トランジスタ４２のソースは両方共入力／出力ラ
イン２１j 及び２１j に対するプレチャージ電圧（こ
の場合は、Ｖcc）へ接続される。入力／出力ライン２１
j 及び２１j は、更に、Ｐチャンネル平衡化トランジ
スタ４１により互いに接続されている。トランジスタ４
１及び４２のゲートはラインＩＯＥＱ へ接続されてお
り、それはＡＴＤ回路２６により検知されるアドレス遷
移に応答するか、又は入力／出力ライン２１の平衡化が
所望されるサイクル期間中のその他のイベントに応答し
て、タイミング制御回路２２により発生される。
み経路の両方を包含するセンス／書込み回路１３j の構
成について説明する。Ｉ／Ｏバス２１からの相補的入力
／出力ライン２１j 及び２１j の各々はＰチャンネル
プレチャージトランジスタ４２のドレインへ接続されて
おり、トランジスタ４２のソースは両方共入力／出力ラ
イン２１j 及び２１j に対するプレチャージ電圧（こ
の場合は、Ｖcc）へ接続される。入力／出力ライン２１
j 及び２１j は、更に、Ｐチャンネル平衡化トランジ
スタ４１により互いに接続されている。トランジスタ４
１及び４２のゲートはラインＩＯＥＱ へ接続されてお
り、それはＡＴＤ回路２６により検知されるアドレス遷
移に応答するか、又は入力／出力ライン２１の平衡化が
所望されるサイクル期間中のその他のイベントに応答し
て、タイミング制御回路２２により発生される。
【００３７】センス／書込み回路１３j の読取り側にお
いて、入力／出力ライン２１j 及び２１j の各々はＰ
チャンネルパストランジスタ４３へ接続されており、パ
ストランジスタ４３の各々はそのゲートが分離信号ＩＳ
Ｏにより制御される。従って、入力／出力ライン２１j
及び２１j は、ラインＩＳＯが高論理レベルにあるこ
とにより読取り回路から分離することが可能であり、且
つラインＩＳＯが低論理レベルにあることによりそれへ
接続させることが可能である。入力／出力ライン２１j
及び２１j からパストランジスタ４３の反対側におけ
る相補的ラインは、図４においては、夫々、センスノー
ドＳＮ及びＳＮ として呼称される。
いて、入力／出力ライン２１j 及び２１j の各々はＰ
チャンネルパストランジスタ４３へ接続されており、パ
ストランジスタ４３の各々はそのゲートが分離信号ＩＳ
Ｏにより制御される。従って、入力／出力ライン２１j
及び２１j は、ラインＩＳＯが高論理レベルにあるこ
とにより読取り回路から分離することが可能であり、且
つラインＩＳＯが低論理レベルにあることによりそれへ
接続させることが可能である。入力／出力ライン２１j
及び２１j からパストランジスタ４３の反対側におけ
る相補的ラインは、図４においては、夫々、センスノー
ドＳＮ及びＳＮ として呼称される。
【００３８】センスノードＳＮ及びＳＮ は、更に、好
適には、サイクルの適宜の部分の期間中にプレチャージ
され且つ平衡化される。なぜならば、センス／書込み回
路１３内のセンスアンプ４８は、後述する如く、ダイナ
ミックな態様で動作するからである。Ｐチャンネルプレ
チャージトランジスタ４６の各々は、そのソース対ドレ
イン経路をＶccとセンスノードＳＮ及びＳＮ の夫々と
の間に接続している。平衡化トランジスタ４５はＰチャ
ンネルトランジスタであり、そのソース対ドレイン経路
はセンスノードＳＮとＳＮ との間に接続している。ト
ランジスタ４５及び４６のゲートは、全て、ラインＳＡ
ＥＱ により制御され、それは、低レベルにある場合
に、ビットラインＢＬ及びＢＬ 及び入力／出力ライン
２１j 及び２１j に関して上述したのと同一の態様
で、センスノードＳＮ及びＳＮ をプレチャージし且つ
平衡化させる。
適には、サイクルの適宜の部分の期間中にプレチャージ
され且つ平衡化される。なぜならば、センス／書込み回
路１３内のセンスアンプ４８は、後述する如く、ダイナ
ミックな態様で動作するからである。Ｐチャンネルプレ
チャージトランジスタ４６の各々は、そのソース対ドレ
イン経路をＶccとセンスノードＳＮ及びＳＮ の夫々と
の間に接続している。平衡化トランジスタ４５はＰチャ
ンネルトランジスタであり、そのソース対ドレイン経路
はセンスノードＳＮとＳＮ との間に接続している。ト
ランジスタ４５及び４６のゲートは、全て、ラインＳＡ
ＥＱ により制御され、それは、低レベルにある場合
に、ビットラインＢＬ及びＢＬ 及び入力／出力ライン
２１j 及び２１j に関して上述したのと同一の態様
で、センスノードＳＮ及びＳＮ をプレチャージし且つ
平衡化させる。
【００３９】センスアンプ４８は従来のＣＭＯＳラッチ
であり、その中における交差結合されたインバータから
構成されており、その交差結合されたラッチの入力端及
び出力端は従来の態様でセンスノードＳＮ及びＳＮ へ
接続されている。Ｎチャンネルプルダウントランジスタ
４７は、そのソース対ドレイン経路を、センスアンプ４
８内のＮチャンネルトランジスタのソースと接地との間
に接続しており、且つそのゲートはラインＳＣＬＫによ
り制御される。
であり、その中における交差結合されたインバータから
構成されており、その交差結合されたラッチの入力端及
び出力端は従来の態様でセンスノードＳＮ及びＳＮ へ
接続されている。Ｎチャンネルプルダウントランジスタ
４７は、そのソース対ドレイン経路を、センスアンプ４
８内のＮチャンネルトランジスタのソースと接地との間
に接続しており、且つそのゲートはラインＳＣＬＫによ
り制御される。
【００４０】プルダウントランジスタ４７はセンスアン
プ４８のダイナミック制御を与え、従ってセンスノード
ＳＮ及びＳＮ のセンス動作即ち検知動作はダイナミッ
クな態様で行なわれる。ダイナミックＲＡＭにおいて公
知の如く、この構成におけるダイナミック検知はパスト
ランジスタ４３がセンスノードＳＮ及びＳＮ を入力／
出力ライン２１j 及び２１j へ接続する時において初
期的にオフであるトランジスタ４７で制御され、サイク
ルのこの部分の期間中、センスアンプ４８はセンスノー
ドＳＮ及びＳＮ 間の小さな差電圧が供給される。この
小さな差電圧が発生した後に、ラインＳＣＬＫは高状態
へ駆動され、従ってセンスアンプ４８内のプルダウント
ランジスタのソースは接地へプルされる。このことは、
センスアンプ４８をしてセンスノードＳＮ及びＳＮ 上
に大きな差信号を発生させ、且つセンスノードＳＮ及び
ＳＮ の検知した状態をラッチする。
プ４８のダイナミック制御を与え、従ってセンスノード
ＳＮ及びＳＮ のセンス動作即ち検知動作はダイナミッ
クな態様で行なわれる。ダイナミックＲＡＭにおいて公
知の如く、この構成におけるダイナミック検知はパスト
ランジスタ４３がセンスノードＳＮ及びＳＮ を入力／
出力ライン２１j 及び２１j へ接続する時において初
期的にオフであるトランジスタ４７で制御され、サイク
ルのこの部分の期間中、センスアンプ４８はセンスノー
ドＳＮ及びＳＮ 間の小さな差電圧が供給される。この
小さな差電圧が発生した後に、ラインＳＣＬＫは高状態
へ駆動され、従ってセンスアンプ４８内のプルダウント
ランジスタのソースは接地へプルされる。このことは、
センスアンプ４８をしてセンスノードＳＮ及びＳＮ 上
に大きな差信号を発生させ、且つセンスノードＳＮ及び
ＳＮ の検知した状態をラッチする。
【００４１】この構成においては、センスノードＳＮ及
びＳＮ はＲ−Ｓフリップフロップ５０により出力バス
２０へ通信を行ない、フリップフロップ５０のセット入
力端はセンスノードＳＮ を受取り、且つフリップフロ
ップ５０のリセット入力端はセンスノードＳＮを受取
る。フリップフロップ５０のＱ 出力端は、インバータ
４９を介して、出力バス２０のライン２０j へ接続され
ている。インバータ４９は出力バス２０へ送給される論
理状態を、この説明において指定されたビットラインＢ
Ｌ及びＢＬ の極性と一貫性のあるものとさせる。イン
バータ４９は、好適には、列デコーダ１８によって制御
される制御入力端を有しており（図４のラインＢＬＫ上
に示してある）、従ってインバータ４９は、センス／書
込み回路１３j が関連しているサブアレイ１２が列デコ
ーダ１８により選択されない場合に、トライステート状
態となる。
びＳＮ はＲ−Ｓフリップフロップ５０により出力バス
２０へ通信を行ない、フリップフロップ５０のセット入
力端はセンスノードＳＮ を受取り、且つフリップフロ
ップ５０のリセット入力端はセンスノードＳＮを受取
る。フリップフロップ５０のＱ 出力端は、インバータ
４９を介して、出力バス２０のライン２０j へ接続され
ている。インバータ４９は出力バス２０へ送給される論
理状態を、この説明において指定されたビットラインＢ
Ｌ及びＢＬ の極性と一貫性のあるものとさせる。イン
バータ４９は、好適には、列デコーダ１８によって制御
される制御入力端を有しており（図４のラインＢＬＫ上
に示してある）、従ってインバータ４９は、センス／書
込み回路１３j が関連しているサブアレイ１２が列デコ
ーダ１８により選択されない場合に、トライステート状
態となる。
【００４２】注意すべきことであるが、センス／書込み
回路１３j のその他のものがメモリ１内に存在してお
り、且つ、異なったサブアレイ１２の場合を除いて、図
４のセンス／書込み回路１３j と同様の態様で出力バス
ライン２０j と関連している。出力バス２０のこのライ
ンと関連するセンス／書込み回路１３j の全てはワイヤ
ードＯＲ態様で接続されている。従って、センス／書込
み回路１３j の読取り側へ供給される制御信号ＩＳＯ，
ＳＡＥＱ ，ＳＣＬＫは、好適には、この実施例におい
ては、タイミング制御回路２２と関連して列デコーダ１
８により発生される。このようなこれらの制御信号の発
生は、サブアレイ１２の選択されなかったものと関連す
るセンス／書込み回路１３j のものをイネーブルさせる
ことはなく（ラインＩＳＯを高状態に維持し、且つライ
ンＳＡＥＱ 及びＳＣＬＫを低状態に維持することによ
り）、それらのセンスノードＳＮ及びＳＮ を平衡化さ
れ且つＶccへプレチャージされた状態に維持し、出力バ
ス２０上でのバス競合を防止する。
回路１３j のその他のものがメモリ１内に存在してお
り、且つ、異なったサブアレイ１２の場合を除いて、図
４のセンス／書込み回路１３j と同様の態様で出力バス
ライン２０j と関連している。出力バス２０のこのライ
ンと関連するセンス／書込み回路１３j の全てはワイヤ
ードＯＲ態様で接続されている。従って、センス／書込
み回路１３j の読取り側へ供給される制御信号ＩＳＯ，
ＳＡＥＱ ，ＳＣＬＫは、好適には、この実施例におい
ては、タイミング制御回路２２と関連して列デコーダ１
８により発生される。このようなこれらの制御信号の発
生は、サブアレイ１２の選択されなかったものと関連す
るセンス／書込み回路１３j のものをイネーブルさせる
ことはなく（ラインＩＳＯを高状態に維持し、且つライ
ンＳＡＥＱ 及びＳＣＬＫを低状態に維持することによ
り）、それらのセンスノードＳＮ及びＳＮ を平衡化さ
れ且つＶccへプレチャージされた状態に維持し、出力バ
ス２０上でのバス競合を防止する。
【００４３】次に、センス／書込み回路１３j の書込み
側を検討すると、入力バス３８からのライン３８j 及び
列デコーダ１８からの書込み制御信号ＷＲＳＥＬがＮＡ
ＮＤゲート５４Ｔ及び５４Ｃにより受取られる（ライン
３８j がＮＡＮＤゲート５４Ｃへ接続される前にインバ
ータ５３により反転される）。書込み制御信号ＷＲＳＥ
Ｌが、公知の如く、サイクルにおける適宜の時間におい
て書込み動作を行なうためのタイミング制御回路２２か
らの適宜のタイミング信号と共に、センス／書込み回路
１３j が関連するサブアレイ１２の選択の論理的ＡＮＤ
に従って発生される。
側を検討すると、入力バス３８からのライン３８j 及び
列デコーダ１８からの書込み制御信号ＷＲＳＥＬがＮＡ
ＮＤゲート５４Ｔ及び５４Ｃにより受取られる（ライン
３８j がＮＡＮＤゲート５４Ｃへ接続される前にインバ
ータ５３により反転される）。書込み制御信号ＷＲＳＥ
Ｌが、公知の如く、サイクルにおける適宜の時間におい
て書込み動作を行なうためのタイミング制御回路２２か
らの適宜のタイミング信号と共に、センス／書込み回路
１３j が関連するサブアレイ１２の選択の論理的ＡＮＤ
に従って発生される。
【００４４】ＮＡＮＤゲート５４Ｔの出力端がＮチャン
ネルプルダウントランジスタ５７Ｔとプシュプル態様で
接続されているＰチャンネルプルアップトランジスタ５
６Ｔのゲートを制御し、ＮＡＮＤゲート５４Ｔの出力端
は、更に、インバータ５５Ｔを介して、Ｎチャンネルプ
ルダウントランジスタ５７Ｃのゲートへ接続されてお
り、トランジスタ５７ＣはＰチャンネルプルアップトラ
ンジスタ５６Ｃとプシュプル態様で接続されている。同
様に、ＮＡＮＤゲート５４Ｃの出力端は、プルアップト
ランジスタ５６Ｃのゲートへ直接的に接続されており、
且つプルダウントランジスタ５７Ｔのゲートへインバー
タ５５Ｃを介して接続されている。トランジスタ５６Ｔ
及び５７Ｔのドレインは入力／出力ライン２１jを駆動
し、且つトランジスタ５６Ｃ及び５７Ｃのドレインは入
力／出力ライン２１j を駆動する。
ネルプルダウントランジスタ５７Ｔとプシュプル態様で
接続されているＰチャンネルプルアップトランジスタ５
６Ｔのゲートを制御し、ＮＡＮＤゲート５４Ｔの出力端
は、更に、インバータ５５Ｔを介して、Ｎチャンネルプ
ルダウントランジスタ５７Ｃのゲートへ接続されてお
り、トランジスタ５７ＣはＰチャンネルプルアップトラ
ンジスタ５６Ｃとプシュプル態様で接続されている。同
様に、ＮＡＮＤゲート５４Ｃの出力端は、プルアップト
ランジスタ５６Ｃのゲートへ直接的に接続されており、
且つプルダウントランジスタ５７Ｔのゲートへインバー
タ５５Ｃを介して接続されている。トランジスタ５６Ｔ
及び５７Ｔのドレインは入力／出力ライン２１jを駆動
し、且つトランジスタ５６Ｃ及び５７Ｃのドレインは入
力／出力ライン２１j を駆動する。
【００４５】従って、センス／書込み回路１３j の書込
み側はトライステートドライバの相補的対として動作す
る。該ドライバは、書込み制御ラインＷＲＳＥＬが低論
理レベルにあることに応答して入力／出力ライン２１j
及び２１j へ高インピーダンス状態を供給する。なぜ
ならば、このことは、ＮＡＮＤゲート５４Ｔ及び５４Ｃ
の両方の出力端を高論理レベルとし、トランジスタ５６
Ｔ，５６Ｃ，５７Ｔ，５７Ｃの全てをターンオフさせる
からである。勿論、書込み制御ラインＷＲＳＥＬは、読
取りサイクル期間中、及びセンス／書込み回路１３j と
関連するもの以外のサブアレイ１２に対する書込みサイ
クル期間中に、このような低論理レベルにある。
み側はトライステートドライバの相補的対として動作す
る。該ドライバは、書込み制御ラインＷＲＳＥＬが低論
理レベルにあることに応答して入力／出力ライン２１j
及び２１j へ高インピーダンス状態を供給する。なぜ
ならば、このことは、ＮＡＮＤゲート５４Ｔ及び５４Ｃ
の両方の出力端を高論理レベルとし、トランジスタ５６
Ｔ，５６Ｃ，５７Ｔ，５７Ｃの全てをターンオフさせる
からである。勿論、書込み制御ラインＷＲＳＥＬは、読
取りサイクル期間中、及びセンス／書込み回路１３j と
関連するもの以外のサブアレイ１２に対する書込みサイ
クル期間中に、このような低論理レベルにある。
【００４６】この好適実施例によれば、センス／書込み
回路１３j の書込み側にソースホロワも与えられる。Ｎ
チャンネルトランジスタ６０Ｔは、そのソースを入力／
出力ライン２１j へ接続し且つそのドレインをＶccへバ
イアスさせ、トランジスタ６０ＴのゲートはＮＡＮＤゲ
ート５４Ｃの出力により制御され、インバータ５５Ｃ及
び５９Ｃにより２度反転される。同様に、Ｎチャンネル
トランジスタ６０Ｃは、そのソースを入力／出力ライン
２１j へ接続しており、且つそのドレインをＶccへバ
イアスしており、トランジスタ６０ＴのゲートはＮＡＮ
Ｄゲート５４Ｔの出力により制御され、インバータ５５
Ｔ及び５９Ｔにより２度反転される。
回路１３j の書込み側にソースホロワも与えられる。Ｎ
チャンネルトランジスタ６０Ｔは、そのソースを入力／
出力ライン２１j へ接続し且つそのドレインをＶccへバ
イアスさせ、トランジスタ６０ＴのゲートはＮＡＮＤゲ
ート５４Ｃの出力により制御され、インバータ５５Ｃ及
び５９Ｃにより２度反転される。同様に、Ｎチャンネル
トランジスタ６０Ｃは、そのソースを入力／出力ライン
２１j へ接続しており、且つそのドレインをＶccへバ
イアスしており、トランジスタ６０ＴのゲートはＮＡＮ
Ｄゲート５４Ｔの出力により制御され、インバータ５５
Ｔ及び５９Ｔにより２度反転される。
【００４７】トランジスタ６０Ｔ及び６０Ｃのソースホ
ロワは、書込み動作の後で且つ読取り動作の前に（しば
しば「書込み回復」と呼ばれる）入力／出力ライン２１
j 及び２１j のプルアップを助けるために設けられて
いる。動作について説明すると、書込み動作期間中に、
プルダウントランジスタ５７により低レベルへ駆動され
る入力／出力ライン２１j 及び２１j の一方はその関
連するソースホロワトランジスタをオフさせ（インバー
タ５９からの反転により）、ソースホロワトランジスタ
６０は、そのプルアップ装置５６により高へ駆動される
他の入力／出力ラインに対してオンである。書込み制御
ラインＷＲＳＥＬが書込動作の終了時に低論理レベルへ
復帰すると、ＮＡＮＤゲート５４の両方の出力は高であ
り、従って以前にオンでなかったトランジスタ６０はタ
ーンオンされる。このことは、それと関連する入力／出
力ライン２１j をその適切な低レベルから電圧Ｖcc−Ｖ
t（Ｖt はトランジスタ６０のスレッシュホールド電圧
である）へ向けてプルアップする。プレチャージトラン
ジスタ４２は、１度ターンオンされると、入力／出力ラ
イン２１j 及び２１j を完全にＶccへプルアップし、
入力／出力ライン２１j 及び２１j の電圧がＶcc−Ｖ
t より高い電圧に到達すると、トランジスタ６０は最早
影響を有するものではなくなる。
ロワは、書込み動作の後で且つ読取り動作の前に（しば
しば「書込み回復」と呼ばれる）入力／出力ライン２１
j 及び２１j のプルアップを助けるために設けられて
いる。動作について説明すると、書込み動作期間中に、
プルダウントランジスタ５７により低レベルへ駆動され
る入力／出力ライン２１j 及び２１j の一方はその関
連するソースホロワトランジスタをオフさせ（インバー
タ５９からの反転により）、ソースホロワトランジスタ
６０は、そのプルアップ装置５６により高へ駆動される
他の入力／出力ラインに対してオンである。書込み制御
ラインＷＲＳＥＬが書込動作の終了時に低論理レベルへ
復帰すると、ＮＡＮＤゲート５４の両方の出力は高であ
り、従って以前にオンでなかったトランジスタ６０はタ
ーンオンされる。このことは、それと関連する入力／出
力ライン２１j をその適切な低レベルから電圧Ｖcc−Ｖ
t（Ｖt はトランジスタ６０のスレッシュホールド電圧
である）へ向けてプルアップする。プレチャージトラン
ジスタ４２は、１度ターンオンされると、入力／出力ラ
イン２１j 及び２１j を完全にＶccへプルアップし、
入力／出力ライン２１j 及び２１j の電圧がＶcc−Ｖ
t より高い電圧に到達すると、トランジスタ６０は最早
影響を有するものではなくなる。
【００４８】注意すべきことであるが、ソースホロワト
ランジスタ６０の両方は読取り動作期間中オン状態を維
持する。従って、入力／出力ライン２１j及び２１j
がクランプされ、従ってそれらの電圧はＶcc−Ｖt のレ
ベル以下に降下することは不可能である。しかしなが
ら、注意すべきことであるが、この実施例におけるＶt
は１．２５Ｖのオーダである。入力／出力ライン２１及
びビットラインＢＬ及びＢＬ がＶccへプレチャージさ
れるので、ビットラインＢＬ及びＢＬ へ接続される選
択されたメモリセル３０はＶt のオーダの差電圧を入力
／出力ライン２１j 及び２１j の間に発生させる。こ
の差動電圧はセンスアンプ４８により容易に検知するこ
とが可能である。従って、ソースホロワトランジスタ６
０を設けることにより、読取り動作に殆ど影響を与える
ことなしに書込み回復を改善させることが可能である。
ランジスタ６０の両方は読取り動作期間中オン状態を維
持する。従って、入力／出力ライン２１j及び２１j
がクランプされ、従ってそれらの電圧はＶcc−Ｖt のレ
ベル以下に降下することは不可能である。しかしなが
ら、注意すべきことであるが、この実施例におけるＶt
は１．２５Ｖのオーダである。入力／出力ライン２１及
びビットラインＢＬ及びＢＬ がＶccへプレチャージさ
れるので、ビットラインＢＬ及びＢＬ へ接続される選
択されたメモリセル３０はＶt のオーダの差電圧を入力
／出力ライン２１j 及び２１j の間に発生させる。こ
の差動電圧はセンスアンプ４８により容易に検知するこ
とが可能である。従って、ソースホロワトランジスタ６
０を設けることにより、読取り動作に殆ど影響を与える
ことなしに書込み回復を改善させることが可能である。
【００４９】次に、図５を参照して、本発明の好適実施
例に基づく冗長マルチプレクサ４０の構成について、一
例として冗長マルチプレクサ４０0 を使用して説明す
る。上述した図３において示した如く、冗長マルチプレ
クサ４０0 は冗長列２５0 からビットラインＲＢＬ0 及
びＲＢＬ0 を受取る。パスゲート６２0 ，６２2 ，６
２4 ，６２6 が、夫々、一方の側においてはヒューズ６
６0 ，６６2 ．６６4 ，６６6 へ接続されており且つ他
方の側においてはビットラインＲＢＬ0 へ接続されてお
り、同様に、パスゲート６２0 ，６２2 ，６２4
，６２6 が一方の側において夫々ヒューズ６６0
，６６2 ，６６4 ，６６6 へ接続されており、
且つ他方の側においてビットラインＲＢＬ0 へ接続さ
れている。パスゲート６２の各々は、ソース対ドレイン
経路を互いに並列に接続したＮチャンネル及びＰチャン
ネルトランジスタとして構成されている。パスゲート６
２内のＰチャンネルトランジスタの各々のゲートは、列
デコーダ１８からのラインＲＳＥＬ0 へ接続されてお
り、且つパスゲート６２内のＮチャンネルトランジスタ
の各々のゲートはラインＲＳＥＬ0 を反転するインバ
ータ６３の出力端においてラインＲＳＥＬ0 へ接続され
ている。インバータ６３の出力端からのラインＲＳＥＬ
0 は、更に、図３に示した如く、冗長列２５0 内の平衡
化トランジスタ３４及びプレチャージトランジスタ３２
のゲートへ接続されている。
例に基づく冗長マルチプレクサ４０の構成について、一
例として冗長マルチプレクサ４０0 を使用して説明す
る。上述した図３において示した如く、冗長マルチプレ
クサ４０0 は冗長列２５0 からビットラインＲＢＬ0 及
びＲＢＬ0 を受取る。パスゲート６２0 ，６２2 ，６
２4 ，６２6 が、夫々、一方の側においてはヒューズ６
６0 ，６６2 ．６６4 ，６６6 へ接続されており且つ他
方の側においてはビットラインＲＢＬ0 へ接続されてお
り、同様に、パスゲート６２0 ，６２2 ，６２4
，６２6 が一方の側において夫々ヒューズ６６0
，６６2 ，６６4 ，６６6 へ接続されており、
且つ他方の側においてビットラインＲＢＬ0 へ接続さ
れている。パスゲート６２の各々は、ソース対ドレイン
経路を互いに並列に接続したＮチャンネル及びＰチャン
ネルトランジスタとして構成されている。パスゲート６
２内のＰチャンネルトランジスタの各々のゲートは、列
デコーダ１８からのラインＲＳＥＬ0 へ接続されてお
り、且つパスゲート６２内のＮチャンネルトランジスタ
の各々のゲートはラインＲＳＥＬ0 を反転するインバ
ータ６３の出力端においてラインＲＳＥＬ0 へ接続され
ている。インバータ６３の出力端からのラインＲＳＥＬ
0 は、更に、図３に示した如く、冗長列２５0 内の平衡
化トランジスタ３４及びプレチャージトランジスタ３２
のゲートへ接続されている。
【００５０】ヒューズ６６は、冗長列２５0 が選択され
る場合に、ビットラインＲＢＬ0 及びＲＢＬ0 を接続
すべきバスＲＩＯのラインを選択する。この例において
は、選択されたセンス／書込み回路１３と関連する２つ
のもの以外のもの全てのヒューズ６６が、この選択を制
御するためのレーザにより開放状態とされる。例えば、
冗長列２５0 がセンス／書込み回路１３2 と関連するサ
ブアレイ１２内の１つの列と置き換えるべき場合には、
ヒューズ６６0 ，６６0 ，６６4 ，６６4 ，６６6 ，
６６6 の全てが開放状態とされ且つヒューズ６６2 及
び６６2 はそのままの状態とされる。その結果、列デ
コーダ１８がラインＲＳＥＬ0 を低状態へ駆動するこ
とにより冗長列２５0 を選択すると、全てのパスゲート
６２がターンオンされ、且つビットラインＲＢＬ0 及び
ＲＢＬ0 は、パスゲート６２2 及び６２2 及び変化
されなかったヒューズ６６2 及び６６2 を介して、夫
々、出力ラインＲＩＯ2 及びＲＩＯ2 へ接続される。
ラインＲＩＯ2 及びＲＩＯ2 は、図３に示した如く、
Ｒ／Ｏバス２１のライン２１2 及び２１2 へ接続さ
れ、従って図４に示した態様で、センス／書込み回路２
１2 へ接続される。本発明の好適実施例によれば、冗長
マルチプレクサ４０はヒューズ６６とパスゲート６２と
の間に接続されるその中のノードをプレチャージするた
めの回路を有している。図５を参照すると、この回路は
Ｐチャンネルプレチャージトランジスタ６４によって実
現されており、該トランジスタの各々は、そのドレイン
を、関連するパスゲート６２とヒューズ６６との間にお
いて、冗長マルチプレクサ４０0 内のノードＮへ結合さ
せている。例えば、プレチャージトランジスタ６４
6は、そのドレインを、パスゲート６２6 とヒューズ６
６6 との間におけるノードＮ6 へ接続している。プレチ
ャージトランジスタ６４の各々は、更に、そのソースを
プレチャージ電圧へ接続しており、それは、この場合に
は、Ｖccであり、且つそのゲートをラインＩＯＥＱ へ
接続しており、該ラインはセンス／書込み回路１３にお
いてＩ／Ｏライン２１及び２１ を平衡化させる場合に
ついて上述したものと同一の信号である。従って、Ｉ／
Ｏライン２１及び２１ がプレチャージされているメモ
リサイクルにおける期間中において、プレチャージトラ
ンジスタ６４のドレインが接続されるべきノードは同様
にＶccへプレチャージされる。一方冗長マルチプレクサ
４０内のノードＮをプレチャージすることに変えて（又
は、そのことに加えて）、与えられた対の冗長入力／出
力ラインＲＩＯ及びＲＩＯ に対するノードＮの平衡化
は、更に、選択されなかった入力／出力対に対しそこに
おける差動的なトラップされた電荷を減少させるべく作
用することが可能である。例えば、各入力／出力対ＲＩ
Ｏ及びＲＩＯ に対してＰチャンネルトランジスタを設
けることが可能であり、そのソース−ドレイン経路をそ
れと関連する入力／出力ラインＲＩＯ及びＲＩＯ の間
に接続し、且つそのゲートをラインＩＯＥＱ へ接続
し、従って入力／出力バス平衡化期間中にそれが導通状
態であるようにすることが可能である。ノードＮの平衡
化は、そこにおいてトラップされた電荷の差動的成分を
除去し、従ってラインＲＳＥＬ0 による関連した冗長
列の選択は、冗長列２５0 のビットライン上に差動電圧
を与えることはない。注意すべきことであるが、このよ
うな平衡化をノードＮ（プレチャージなし）に与えるこ
とは、差動的なトラップした電荷を除去する上では効果
的であるが、冗長列２５0 のビットラインへオフセット
電圧を印加することとなる可能性があり、そのことは、
その列に対するセンス及び書込み回路による動作におい
て考慮されねばならない。従って、プレチャージの代わ
りにノードＮの平衡化を行なうことは、レイアウトが１
個のトランジスタを容易に受入れることが可能であるよ
うな場合に主に好適であるが、図５の実施例に示した２
個のプレチャージトランジスタ６４を容易に取入れるこ
とは不可能である。
る場合に、ビットラインＲＢＬ0 及びＲＢＬ0 を接続
すべきバスＲＩＯのラインを選択する。この例において
は、選択されたセンス／書込み回路１３と関連する２つ
のもの以外のもの全てのヒューズ６６が、この選択を制
御するためのレーザにより開放状態とされる。例えば、
冗長列２５0 がセンス／書込み回路１３2 と関連するサ
ブアレイ１２内の１つの列と置き換えるべき場合には、
ヒューズ６６0 ，６６0 ，６６4 ，６６4 ，６６6 ，
６６6 の全てが開放状態とされ且つヒューズ６６2 及
び６６2 はそのままの状態とされる。その結果、列デ
コーダ１８がラインＲＳＥＬ0 を低状態へ駆動するこ
とにより冗長列２５0 を選択すると、全てのパスゲート
６２がターンオンされ、且つビットラインＲＢＬ0 及び
ＲＢＬ0 は、パスゲート６２2 及び６２2 及び変化
されなかったヒューズ６６2 及び６６2 を介して、夫
々、出力ラインＲＩＯ2 及びＲＩＯ2 へ接続される。
ラインＲＩＯ2 及びＲＩＯ2 は、図３に示した如く、
Ｒ／Ｏバス２１のライン２１2 及び２１2 へ接続さ
れ、従って図４に示した態様で、センス／書込み回路２
１2 へ接続される。本発明の好適実施例によれば、冗長
マルチプレクサ４０はヒューズ６６とパスゲート６２と
の間に接続されるその中のノードをプレチャージするた
めの回路を有している。図５を参照すると、この回路は
Ｐチャンネルプレチャージトランジスタ６４によって実
現されており、該トランジスタの各々は、そのドレイン
を、関連するパスゲート６２とヒューズ６６との間にお
いて、冗長マルチプレクサ４０0 内のノードＮへ結合さ
せている。例えば、プレチャージトランジスタ６４
6は、そのドレインを、パスゲート６２6 とヒューズ６
６6 との間におけるノードＮ6 へ接続している。プレチ
ャージトランジスタ６４の各々は、更に、そのソースを
プレチャージ電圧へ接続しており、それは、この場合に
は、Ｖccであり、且つそのゲートをラインＩＯＥＱ へ
接続しており、該ラインはセンス／書込み回路１３にお
いてＩ／Ｏライン２１及び２１ を平衡化させる場合に
ついて上述したものと同一の信号である。従って、Ｉ／
Ｏライン２１及び２１ がプレチャージされているメモ
リサイクルにおける期間中において、プレチャージトラ
ンジスタ６４のドレインが接続されるべきノードは同様
にＶccへプレチャージされる。一方冗長マルチプレクサ
４０内のノードＮをプレチャージすることに変えて（又
は、そのことに加えて）、与えられた対の冗長入力／出
力ラインＲＩＯ及びＲＩＯ に対するノードＮの平衡化
は、更に、選択されなかった入力／出力対に対しそこに
おける差動的なトラップされた電荷を減少させるべく作
用することが可能である。例えば、各入力／出力対ＲＩ
Ｏ及びＲＩＯ に対してＰチャンネルトランジスタを設
けることが可能であり、そのソース−ドレイン経路をそ
れと関連する入力／出力ラインＲＩＯ及びＲＩＯ の間
に接続し、且つそのゲートをラインＩＯＥＱ へ接続
し、従って入力／出力バス平衡化期間中にそれが導通状
態であるようにすることが可能である。ノードＮの平衡
化は、そこにおいてトラップされた電荷の差動的成分を
除去し、従ってラインＲＳＥＬ0 による関連した冗長
列の選択は、冗長列２５0 のビットライン上に差動電圧
を与えることはない。注意すべきことであるが、このよ
うな平衡化をノードＮ（プレチャージなし）に与えるこ
とは、差動的なトラップした電荷を除去する上では効果
的であるが、冗長列２５0 のビットラインへオフセット
電圧を印加することとなる可能性があり、そのことは、
その列に対するセンス及び書込み回路による動作におい
て考慮されねばならない。従って、プレチャージの代わ
りにノードＮの平衡化を行なうことは、レイアウトが１
個のトランジスタを容易に受入れることが可能であるよ
うな場合に主に好適であるが、図５の実施例に示した２
個のプレチャージトランジスタ６４を容易に取入れるこ
とは不可能である。
【００５１】図６及び７を参照して、冗長列２５へアク
セスするのに必要とされる時間をサブアレイ１２内の１
つの列へアクセスするのに必要とされる時間と可及的に
近い状態に維持する場合のこのようなプレチャージ動作
の利点について説明する。図６は、プレチャージトラン
ジスタ６４なしで構成された場合の、一連の読取り動作
に対する冗長マルチプレクサ４０の動作を示している。
説明の便宜上、図６におけるライン及びノードに対する
参照は図５の冗長マルチプレクサ４０0 の要素に関して
行なうものとするが、前述した如く、図６に示した動作
は、プレチャージトランジスタ６４を有することのない
マルチプレクサに対するものである。図６に示したシー
ケンスは両方共冗長列２５0 内であるが異なった行内に
ある２個のメモリセル３０の相継ぐ読取りの場合を示し
ており、且つその場合に、アクセスされたメモリセル内
に格納されているデータ状態は互いに反対である。
セスするのに必要とされる時間をサブアレイ１２内の１
つの列へアクセスするのに必要とされる時間と可及的に
近い状態に維持する場合のこのようなプレチャージ動作
の利点について説明する。図６は、プレチャージトラン
ジスタ６４なしで構成された場合の、一連の読取り動作
に対する冗長マルチプレクサ４０の動作を示している。
説明の便宜上、図６におけるライン及びノードに対する
参照は図５の冗長マルチプレクサ４０0 の要素に関して
行なうものとするが、前述した如く、図６に示した動作
は、プレチャージトランジスタ６４を有することのない
マルチプレクサに対するものである。図６に示したシー
ケンスは両方共冗長列２５0 内であるが異なった行内に
ある２個のメモリセル３０の相継ぐ読取りの場合を示し
ており、且つその場合に、アクセスされたメモリセル内
に格納されているデータ状態は互いに反対である。
【００５２】図６のシーケンスは、「１」データ状態を
収容する冗長列２５0 内のメモリセルの読取りの完了で
開始する。その結果、ビットラインＲＢＬ0 はビットラ
インＲＢＬ0 に対して高状態にあり、注意すべきこと
であるが、ビットラインＲＢＬ0 及びＲＢＬ0 間の差
動信号は、前述した如く、Ｎチャンネルトランジスタス
レッシュホールド電圧の程度である。この例の目的のた
めには、ヒューズ６６2 及び６６2 は不変のままであ
り、且つその他の６個のヒューズ６６の全ては開放状態
にあり、従ってセンス／書込み回路１３2が選択された
状態にある。従って、図６の最初の読取りサイクルの終
了時に、ビットラインＲＢＬ0 及びＲＢＬ0 の状態に
従って、出力ラインＲＩＯ2 は高レベルにあり且つＲＩ
Ｏ2 は低論理レベルにあり、センス／書込み回路１３
2 に対して差動信号を送給する。パスゲート６２の全て
がオンであるので、開放状態にあるヒューズ６６と関連
しているノードＮは出力ラインＲＩＯ2 及びＲＩＯ2
の状態に追従する。例えば、図６に示した如く、ノード
Ｎ6 は高論理レベルにあり且つノードＮ6 は低論理レ
ベルにある。
収容する冗長列２５0 内のメモリセルの読取りの完了で
開始する。その結果、ビットラインＲＢＬ0 はビットラ
インＲＢＬ0 に対して高状態にあり、注意すべきこと
であるが、ビットラインＲＢＬ0 及びＲＢＬ0 間の差
動信号は、前述した如く、Ｎチャンネルトランジスタス
レッシュホールド電圧の程度である。この例の目的のた
めには、ヒューズ６６2 及び６６2 は不変のままであ
り、且つその他の６個のヒューズ６６の全ては開放状態
にあり、従ってセンス／書込み回路１３2が選択された
状態にある。従って、図６の最初の読取りサイクルの終
了時に、ビットラインＲＢＬ0 及びＲＢＬ0 の状態に
従って、出力ラインＲＩＯ2 は高レベルにあり且つＲＩ
Ｏ2 は低論理レベルにあり、センス／書込み回路１３
2 に対して差動信号を送給する。パスゲート６２の全て
がオンであるので、開放状態にあるヒューズ６６と関連
しているノードＮは出力ラインＲＩＯ2 及びＲＩＯ2
の状態に追従する。例えば、図６に示した如く、ノード
Ｎ6 は高論理レベルにあり且つノードＮ6 は低論理レ
ベルにある。
【００５３】行アドレスの遷移があると、アドレス遷移
検知回路２６がラインＡＴＤ上にパルスを発生する。上
述した如く、このことは種々の制御信号を発生させ、例
えば、図６に示した如く、ラインＩＯＥＱ が低論理レ
ベルへ移行し且つラインＲＳＥＬ0 が高論理レベルへ
移行する。従って、そのアドレス遷移の結果として、パ
スゲート６２の全てがターンオフされ且つビットライン
ＲＢＬ0 及びＲＢＬ0 が、ラインＲＳＥＬ0 が高状態
へ移行する（且つラインＲＳＥＬ0 が低状態へ移行）へ
動作によりプレチャージされ且つ平衡化される。同様
に、図４に示したセンス／書込み回路１３j の構成を参
照すると、ラインＩＯＥＱ が低状態へ移行することに
応答してＩ／Ｏライン２１及び２１ がプレチャージさ
れ且つ平衡化され、従って、ラインＲＩＯ2 及びＲＩＯ
2 がＶccへプレチャージされ且つ平衡化される。
検知回路２６がラインＡＴＤ上にパルスを発生する。上
述した如く、このことは種々の制御信号を発生させ、例
えば、図６に示した如く、ラインＩＯＥＱ が低論理レ
ベルへ移行し且つラインＲＳＥＬ0 が高論理レベルへ
移行する。従って、そのアドレス遷移の結果として、パ
スゲート６２の全てがターンオフされ且つビットライン
ＲＢＬ0 及びＲＢＬ0 が、ラインＲＳＥＬ0 が高状態
へ移行する（且つラインＲＳＥＬ0 が低状態へ移行）へ
動作によりプレチャージされ且つ平衡化される。同様
に、図４に示したセンス／書込み回路１３j の構成を参
照すると、ラインＩＯＥＱ が低状態へ移行することに
応答してＩ／Ｏライン２１及び２１ がプレチャージさ
れ且つ平衡化され、従って、ラインＲＩＯ2 及びＲＩＯ
2 がＶccへプレチャージされ且つ平衡化される。
【００５４】しかしながら、ヒューズ６６6 及び６６6
が開放状態にあるので、ラインＡＴＤ上のパルスに応答
してラインＲＳＥＬ0 が高状態へ移行することにより
パスゲート６２6 及び６２6 がターンオフされると、
ノードＮ6 及びＮ6 がフロート状態のままとされ、前
のサイクルの期間中にそれらが駆動された電圧を維持す
る（究極的には、それからのリークに依存する）。その
結果、行アドレスの変化からラインＡＴＤ上に発生する
パルスが、開放状態にあるヒューズ６６と関連するノー
ドＮ上の電荷をトラップする。
が開放状態にあるので、ラインＡＴＤ上のパルスに応答
してラインＲＳＥＬ0 が高状態へ移行することにより
パスゲート６２6 及び６２6 がターンオフされると、
ノードＮ6 及びＮ6 がフロート状態のままとされ、前
のサイクルの期間中にそれらが駆動された電圧を維持す
る（究極的には、それからのリークに依存する）。その
結果、行アドレスの変化からラインＡＴＤ上に発生する
パルスが、開放状態にあるヒューズ６６と関連するノー
ドＮ上の電荷をトラップする。
【００５５】開放状態にあるヒューズ６６と関連するノ
ードＮ上のトラップされた電荷は、冗長列２５0 の爾後
のアクセスを遅滞化させ、その場合に、ビットラインＲ
ＢＬ0 及びＲＢＬ0 上のデータ状態は前のサイクルの
ものと反対である。このことは、ラインＡＴＤ上のパル
スの終了時に発生するものとして図６に示してあり、そ
のことは、ラインＩＯＥＱ をして高論理レベルへ復帰さ
せ且つそのことは列デコーダ１８をイネーブルしてライ
ンＲＳＥＬ0 上に低論理レベルを発生させる（なぜな
らば、この例においては、列アドレスが同一のまま維持
されるからである）。ラインＲＳＥＬ0 が低論理レベ
ルへ復帰することに応答して、ビットラインＲＢＬ0 及
びＲＢＬ0 が新たな行アドレスと関連する選択された
メモリセル３０からのデータ状態を受取り、且つパスゲ
ート６２は全てターンオン状態とされる。しかしなが
ら、このサイクルにおいてビットラインＲＢＬ0 及びＲ
ＢＬ0 上に供給される反対のデータ状態は、開放状態
にあるヒューズ６６と関連するノードＮ上のトラップさ
れた電荷に打ち勝つものでなければならず、このように
トラップされた電荷は前のサイクルとは反対のデータ状
態である。６個のヒューズ６６が開放状態とされている
例の場合には、この格納された帯電状態はノードＮ0 ，
Ｎ0 ，Ｎ4 ，Ｎ4 ，Ｎ6 ，Ｎ6 上に存在する。
ードＮ上のトラップされた電荷は、冗長列２５0 の爾後
のアクセスを遅滞化させ、その場合に、ビットラインＲ
ＢＬ0 及びＲＢＬ0 上のデータ状態は前のサイクルの
ものと反対である。このことは、ラインＡＴＤ上のパル
スの終了時に発生するものとして図６に示してあり、そ
のことは、ラインＩＯＥＱ をして高論理レベルへ復帰さ
せ且つそのことは列デコーダ１８をイネーブルしてライ
ンＲＳＥＬ0 上に低論理レベルを発生させる（なぜな
らば、この例においては、列アドレスが同一のまま維持
されるからである）。ラインＲＳＥＬ0 が低論理レベ
ルへ復帰することに応答して、ビットラインＲＢＬ0 及
びＲＢＬ0 が新たな行アドレスと関連する選択された
メモリセル３０からのデータ状態を受取り、且つパスゲ
ート６２は全てターンオン状態とされる。しかしなが
ら、このサイクルにおいてビットラインＲＢＬ0 及びＲ
ＢＬ0 上に供給される反対のデータ状態は、開放状態
にあるヒューズ６６と関連するノードＮ上のトラップさ
れた電荷に打ち勝つものでなければならず、このように
トラップされた電荷は前のサイクルとは反対のデータ状
態である。６個のヒューズ６６が開放状態とされている
例の場合には、この格納された帯電状態はノードＮ0 ，
Ｎ0 ，Ｎ4 ，Ｎ4 ，Ｎ6 ，Ｎ6 上に存在する。
【００５６】図６に示した如く、ノードＮ0 ，Ｎ0 ，
Ｎ4 ，Ｎ4 ，Ｎ6 ，Ｎ6 上のトラップされた電荷は、
ビットラインＲＢＬ0 及びＲＢＬ0 上に誤った差電圧
が確立されるような大きさのものである場合がある。こ
の誤った差電圧は、選択された冗長入力／出力ラインＲ
ＩＯ2 及びＲＩＯ2 及びビットラインＲＢＬ0 及びＲ
ＢＬ0 と共に、全てのノードをＮ及びＮ の間で発生
する電荷分割から発生する。従って、ビットラインＲＢ
Ｌ0 及びＲＢＬ0 が誤った差電圧に打ち勝ち（そのこ
との検知は出力端へ誤ったデータを送給する場合があ
る）且つラインＲＩＯ2 及びＲＩＯ2 上に有効な新た
なデータ状態を供給するために時間が必要とされる。従
って、図６に示した、アドレス値の遷移の後ラインＲＩ
Ｏ2 及びＲＩＯ2 が新たなデータ状態を供給する時間
の間のアクセス時間ｔacはこの遅延時間を有している。
上述した例は読取り動作に続く読取り動作の場合として
示したが、書込み動作に続く読取り動作はより長い遅延
時間を経験することとなる。なぜならば、入力／出力ラ
インは、通常、読取り動作（例えば、Ｎチャンネルトラ
ンジスタスレッシュホールド電圧の程度における差電
圧）におけるよりも書込み動作においてより大きな差電
圧（例えば、レール対レール差電圧）へ駆動されるから
である。
Ｎ4 ，Ｎ4 ，Ｎ6 ，Ｎ6 上のトラップされた電荷は、
ビットラインＲＢＬ0 及びＲＢＬ0 上に誤った差電圧
が確立されるような大きさのものである場合がある。こ
の誤った差電圧は、選択された冗長入力／出力ラインＲ
ＩＯ2 及びＲＩＯ2 及びビットラインＲＢＬ0 及びＲ
ＢＬ0 と共に、全てのノードをＮ及びＮ の間で発生
する電荷分割から発生する。従って、ビットラインＲＢ
Ｌ0 及びＲＢＬ0 が誤った差電圧に打ち勝ち（そのこ
との検知は出力端へ誤ったデータを送給する場合があ
る）且つラインＲＩＯ2 及びＲＩＯ2 上に有効な新た
なデータ状態を供給するために時間が必要とされる。従
って、図６に示した、アドレス値の遷移の後ラインＲＩ
Ｏ2 及びＲＩＯ2 が新たなデータ状態を供給する時間
の間のアクセス時間ｔacはこの遅延時間を有している。
上述した例は読取り動作に続く読取り動作の場合として
示したが、書込み動作に続く読取り動作はより長い遅延
時間を経験することとなる。なぜならば、入力／出力ラ
インは、通常、読取り動作（例えば、Ｎチャンネルトラ
ンジスタスレッシュホールド電圧の程度における差電
圧）におけるよりも書込み動作においてより大きな差電
圧（例えば、レール対レール差電圧）へ駆動されるから
である。
【００５７】図７を参照すると、相継ぐサイクルにおけ
る冗長列２５0 における異なったセルから反対のデータ
状態の同一の読取りに対してのプレチャージトランジス
タ６４を包含する図５の冗長マルチプレクサ４０0 の動
作が示されている。図７のシーケンスにおける最初のサ
イクルに対する本発明のこの実施例に基づく冗長マルチ
プレクサ４０0 の動作は図６に示したものと同一であ
る。
る冗長列２５0 における異なったセルから反対のデータ
状態の同一の読取りに対してのプレチャージトランジス
タ６４を包含する図５の冗長マルチプレクサ４０0 の動
作が示されている。図７のシーケンスにおける最初のサ
イクルに対する本発明のこの実施例に基づく冗長マルチ
プレクサ４０0 の動作は図６に示したものと同一であ
る。
【００５８】しかしながら、プレチャージトランジスタ
６４を設けているために、ヒューズ６６のうちで開放状
態にあるものと関連しているノードＮはフロートするこ
とはなく、ラインＩＯＥＱ が低レベルへ移行すること
に応答してＶccへプレチャージされ、Ｉ／Ｏバス２１内
のラインを平衡化させる。ノードＮ6 及びＮ6 （及び
開放状態とされたヒューズ６６と関連するノードＮの他
のもの）のＶccへのプレチャージ動作は、ビットライン
ＲＢＬ0 及びＲＢＬ0 及びＩ／Ｏバス２１のプレチャ
ージ及び平衡化と実質的に同時に発生する（その結果、
図６に示した如く、ラインＲＩＯ2 及びＲＩＯ2 の平
衡化が行なわれる）。
６４を設けているために、ヒューズ６６のうちで開放状
態にあるものと関連しているノードＮはフロートするこ
とはなく、ラインＩＯＥＱ が低レベルへ移行すること
に応答してＶccへプレチャージされ、Ｉ／Ｏバス２１内
のラインを平衡化させる。ノードＮ6 及びＮ6 （及び
開放状態とされたヒューズ６６と関連するノードＮの他
のもの）のＶccへのプレチャージ動作は、ビットライン
ＲＢＬ0 及びＲＢＬ0 及びＩ／Ｏバス２１のプレチャ
ージ及び平衡化と実質的に同時に発生する（その結果、
図６に示した如く、ラインＲＩＯ2 及びＲＩＯ2 の平
衡化が行なわれる）。
【００５９】ラインＡＴＤ上のパルスが完了し、且つ冗
長列２５0 の新たな行内のメモリセル３０が選択される
と（この例においては列アドレスは一定のままであ
る）、選択されたメモリセル３０により発生されるビッ
トラインＲＢＬ0 及びＲＢＬ0 上の差動電圧が、ノード
Ｎの上のトラップされた電荷に打ち勝つ必要性なしに、
ラインＲＩＯ2 及びＲＩＯ2 上に発生される。その結
果、ラインＲＩＯ2 及びＲＩＯ2 上に十分な差動信号
が発生されるアクセス時間ｔacは、プレチャージトラン
ジスタ６４の動作に起因して、図６に示した場合のもの
よりも一層短い。従って、本発明のこの実施例に基づく
メモリ内の冗長列と関連するデータ端子ＤＱを選択する
ための回路の構成は、冗長列内の選択されたメモリセル
からのデータ状態の通信即ち送給における遅れを減少さ
せる。その結果、該メモリ内において具体化される冗長
列の数は、上述した歩留りとチップ面積との利益衡量に
従って選択することが可能である。なぜならば、本発明
によれば、冗長列が複数個のデータ端子のうちの１つと
通信状態とされる選択回路を設けることにより性能に与
えられる影響が最小とされているからである。
長列２５0 の新たな行内のメモリセル３０が選択される
と（この例においては列アドレスは一定のままであ
る）、選択されたメモリセル３０により発生されるビッ
トラインＲＢＬ0 及びＲＢＬ0 上の差動電圧が、ノード
Ｎの上のトラップされた電荷に打ち勝つ必要性なしに、
ラインＲＩＯ2 及びＲＩＯ2 上に発生される。その結
果、ラインＲＩＯ2 及びＲＩＯ2 上に十分な差動信号
が発生されるアクセス時間ｔacは、プレチャージトラン
ジスタ６４の動作に起因して、図６に示した場合のもの
よりも一層短い。従って、本発明のこの実施例に基づく
メモリ内の冗長列と関連するデータ端子ＤＱを選択する
ための回路の構成は、冗長列内の選択されたメモリセル
からのデータ状態の通信即ち送給における遅れを減少さ
せる。その結果、該メモリ内において具体化される冗長
列の数は、上述した歩留りとチップ面積との利益衡量に
従って選択することが可能である。なぜならば、本発明
によれば、冗長列が複数個のデータ端子のうちの１つと
通信状態とされる選択回路を設けることにより性能に与
えられる影響が最小とされているからである。
【００６０】注意すべきことであるが、上述した説明で
はＶccへプレチャージしており、従って、好適には、こ
のようなプレチャージのためにＰチャンネルトランジス
タを使用しているが、異なったトランジスタタイプ及び
その他の回路を使用してその他の電圧へプレチャージす
ることにより、集積メモリ回路としてか、又は例えばマ
イクロプロセサ、論理アレイ等のような論理装置におけ
る埋込み型メモリ等のメモリのアクセス時間の性能にお
いて同様の改善が得られる。更に注意すべきことである
が、上述した説明はスタチックＲＡＭ装置に関するもの
であるが、本発明の利点は、例えばダイナミックＲＡ
Ｍ、ＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭ等のようなリ
ードオンリメモリ、及びＦＩＦＯ及び二重ポートメモリ
等のようなその他のメモリ形態のもの等のその他のメモ
リ構成及びタイプにおいて使用することによっても得る
ことが可能である。
はＶccへプレチャージしており、従って、好適には、こ
のようなプレチャージのためにＰチャンネルトランジス
タを使用しているが、異なったトランジスタタイプ及び
その他の回路を使用してその他の電圧へプレチャージす
ることにより、集積メモリ回路としてか、又は例えばマ
イクロプロセサ、論理アレイ等のような論理装置におけ
る埋込み型メモリ等のメモリのアクセス時間の性能にお
いて同様の改善が得られる。更に注意すべきことである
が、上述した説明はスタチックＲＡＭ装置に関するもの
であるが、本発明の利点は、例えばダイナミックＲＡ
Ｍ、ＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭ等のようなリ
ードオンリメモリ、及びＦＩＦＯ及び二重ポートメモリ
等のようなその他のメモリ形態のもの等のその他のメモ
リ構成及びタイプにおいて使用することによっても得る
ことが可能である。
【００６１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の好適実施例に基づくメモリの概略
図。
図。
【図２】 図１のメモリ内のサブアレイ及びその冗長列
を示した概略図。
を示した概略図。
【図３】 図１のメモリ内の冗長列とセンス／書込み回
路との間の通信状態を示した概略図。
路との間の通信状態を示した概略図。
【図４】 図１のメモリにおけるセンス／書込み回路を
示した概略図。
示した概略図。
【図５】 図１のメモリにおける冗長マルチプレクサを
示した概略図。
示した概略図。
【図６】 プレチャージ及び平衡化が存在しない場合の
冗長デコーダの動作を示したタイミング線図。
冗長デコーダの動作を示したタイミング線図。
【図７】 本発明の好適実施例に基づく冗長マルチプレ
クサの動作を示したタイミング線図。
クサの動作を示したタイミング線図。
【符号の説明】 １ メモリ １２ サブアレイ １３ センス／書込み回路 １４ 行デコーダ １６ リピータ １８ 列デコーダ １９ 冗長列デコーダ ２２ タイミング制御回路 ２４ パワーオンリセット回路 ２５ 冗長列 ２６ アドレス遷移検知回路 ２８ 入力／出力回路 ４０ 冗長マルチプレクサ ６６ ヒューズ
フロントページの続き (56)参考文献 特開 昭63−142599（ＪＰ，Ａ) 特開 平２−89299（ＪＰ，Ａ) 特開 平１−224999（ＪＰ，Ａ) 特表 昭59−500117（ＪＰ，Ａ) 特表 昭55−501194（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00
Claims (23)
- 【請求項１】 メモリを有する集積回路において、行及
び列の形態に配列された格納セルからなるアレイが設け
られており、前記アレイと関連して複数個の冗長格納セ
ルが設けられており、複数個のデータ端子が設けられて
おり、各々がデータ端子へデータを送給するために１つ
のデータ端子と関連している複数個の検知回路が設けら
れており、格納セル内に格納されたデータを前記検知回
路へ送給するために複数個の格納セルを選択するデコー
ダが設けられており、前記選択は前記メモリへ供給され
るアドレスに従って行なわれ、前記冗長格納セルと前記
検知回路との間に結合されており前記冗長格納セルと通
信するために前記検知回路の１つを選択する選択回路が
設けられており、前記選択回路は、各々が前記デコーダ
により制御され各々が前記冗長格納セルを前記検知回路
の１つへ接続させる複数個のパスゲートと、各々が関連
するパスゲートとそれと関連する検知回路との間に接続
されている複数個のヒューズと、前記パスゲートの各々
とそれと関連するヒューズとの間のノードをプレチャー
ジする手段とを有することを特徴とする集積回路。 - 【請求項２】 請求項１において、前記複数個の冗長格
納セルが１列に配設されていることを特徴とする集積回
路。 - 【請求項３】 請求項２において、更に、前記デコーダ
へ供給された列アドレスが所定の値にマッチすることに
応答して前記冗長格納セルの列を選択する冗長デコーダ
が設けられていることを特徴とする集積回路。 - 【請求項４】 請求項１において、前記データ端子によ
り受取られたデータを前記アレイ内の選択された格納セ
ルへ供給する複数個の書込み回路が設けられていること
を特徴とする集積回路。 - 【請求項５】 請求項４において、更に、前記選択回路
へ接続して入力／出力バスが設けられており、前記検知
回路及び前記書込み回路が前記入力／出力バスへ接続さ
れており、且つ前記選択回路が前記冗長格納セルと通信
するために前記入力／出力バス内のラインを選択するた
めのものであることを特徴とする集積回路。 - 【請求項６】 請求項４において、前記データ端子が入
力／出力端子であることを特徴とする集積回路。 - 【請求項７】 請求項６において、更に、前記選択回路
へ接続して入力／出力バスが設けられており、前記検知
回路及び前記書込み回路が前記入力／出力バスへ接続さ
れており、且つ前記選択回路が前記冗長格納セルと通信
するために前記入力／出力バス内のラインを選択するた
めのものであることを特徴とする集積回路。 - 【請求項８】 請求項７において、前記データ端子の各
々が１個の検知回路及び１個の書込み回路と関連してお
り、且つ同一のデータ端子と関連する前記検知回路及び
前記書込み回路が前記入力／出力バス内の同一のライン
へ接続されていることを特徴とする集積回路。 - 【請求項９】 請求項１において、前記選択回路が各検
知回路と関連する出力端を有しており、前記ヒューズの
各々がそれの関連するパスゲートと前記選択回路の前記
出力端のうちの１つとの間に直列接続されており、且つ
前記複数個のヒューズのうちで前記選択された検知回路
と関連しないものは開放されていることを特徴とする集
積回路。 - 【請求項１０】 請求項１において、前記冗長格納セル
が１列に配列されており、且つ、更に、前記冗長格納セ
ルの列を前記選択回路へ接続するための一対のビット線
が設けられていることを特徴とする集積回路。 - 【請求項１１】 請求項７において、更に、プレチャー
ジ信号に応答して前記入力／出力バスをプレチャージす
る手段が設けられており、且つ前記プレチャージ手段が
複数個のトランジスタを有しており、前記各トランジス
タは関連するノードとプレチャージ電圧との間に接続さ
れた導通経路を有すると共に、前記プレチャージ信号を
受取るための制御端子を有することを特徴とする集積回
路。 - 【請求項１２】 請求項１において、前記放電手段が複
数個のトランジスタを有しており、前記各トランジスタ
が関連するノードとプレチャージ電圧との間に接続され
た導通経路を有すると共に、プレチャージ信号を受取る
ための制御端子を有することを特徴とする集積回路。 - 【請求項１３】 請求項１において、更に、前記検知回
路と前記選択回路との間に結合されて出力バスが設けら
れており、前記出力バスは、複数個の対の差動バスライ
ンを有しており、且つ前記選択回路が差動ビットライン
により前記冗長格納セルへ結合されており、且つ前記プ
レチャージ手段が複数個の平衡化トランジスタを有して
おり、前記各トランジスタが前記差動バスラインの１つ
と関連しており且つ平衡化信号を受取るための制御端子
を有することを特徴とする集積回路。 - 【請求項１４】 集積回路においてメモリを動作させる
方法において、前記メモリが行及び列の形態に配列され
た格納セルからなるアレイを有すると共に、複数個のデ
ータ端子に対してデータを通信するために複数個のデー
タ端子と連結させることの可能な複数個の冗長格納セル
を有しており、 前記複数個の冗長格納セルと通信するためにデータ端子
を選択し、 前記冗長格納セルの選択を表わすアドレス値に応答し
て、前記冗長格納セルとノードとの間に結合されている
複数個のパスゲートをターンオンさせることにより前記
冗長格納セルの１つを前記選択されたデータ端子へ接続
させ、前記各ノードは前記複数個のデータ端子の１つと
関連しており、且つ前記接続ステップの後に、前記複数
個のデータ端子のうちで前記選択ステップにおいて選択
されなかったものと関連するノードを放電させる、 上記各ステップを有することを特徴とする方法。 - 【請求項１５】 請求項１４において、前記選択ステッ
プが、 複数個のヒューズのうちの選択したものを開放し、前記
複数個のヒューズの各々がノードとそれと関連するデー
タ端子との間に接続されている、 上記ステップを有することを特徴とする方法。 - 【請求項１６】 請求項１５において、前記開放ステッ
プが、前記複数個のヒューズのうちで前記複数個のデー
タ端子のうちで選択されなかったものと関連するものを
開放することを特徴とする方法。 - 【請求項１７】 請求項１４において、更に、 前記接続ステップの後に、前記選択した冗長格納セルの
状態を検知し、 前記検知した状態を前記選択したデータ端子へ供給す
る、 上記各ステップを有することを特徴とする方法。 - 【請求項１８】 請求項１４において、前記放電ステッ
プが、前記接続ステップの後に別のアドレス値を受取る
ことに応答して実施されることを特徴とする方法。 - 【請求項１９】 請求項１４において、更に、 前記冗長格納セルが選択されていることを表わすことの
ないアドレス値に応答して、前記複数個のパスゲートを
ターンオフさせる、 上記ステップを有することを特徴とする方法。 - 【請求項２０】 請求項１４において、前記接続ステッ
プが前記選択した冗長格納セルを書込み回路へ接続し、
且つ、更に、 前記接続ステップの後に、前記選択した冗長格納セルへ
データを書込む、 上記ステップを有することを特徴とする方法。 - 【請求項２１】 請求項１４において、前記接続ステッ
プが差動ビットラインを前記選択したデータ端子と関連
する検知回路へ接続することを特徴とする方法。 - 【請求項２２】 請求項１４において、前記放電ステッ
プが、前記複数個のデータ端子のうちで前記選択ステッ
プにおいて選択されなかったものと関連するノードをプ
レチャージ電圧へバイアスさせるステップを有すること
を特徴とする方法。 - 【請求項２３】 請求項１４において、前記冗長格納セ
ルが差動信号ラインにより前記データ端子と通信し、前
記接続ステップが前記冗長格納セルと前記データ端子の
各々との間の差動パスゲートをターンオンさせることを
包含しており、且つ前記放電ステップが、前記複数個の
データ端子のうちで前記選択ステップにより選択されな
かったものに関連する差動ノードを平衡化させることを
包含することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/627,403 US5265054A (en) | 1990-12-14 | 1990-12-14 | Semiconductor memory with precharged redundancy multiplexing |
| US627403 | 1990-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291099A JPH04291099A (ja) | 1992-10-15 |
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ID=24514507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33025991A Expired - Fee Related JP3221900B2 (ja) | 1990-12-14 | 1991-12-13 | プレチャージ型冗長マルチプレクス動作を有する半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5265054A (ja) |
| EP (1) | EP0491523B1 (ja) |
| JP (1) | JP3221900B2 (ja) |
| KR (1) | KR100237583B1 (ja) |
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| US5568444A (en) * | 1993-01-08 | 1996-10-22 | Integrated Device Technology, Inc. | Adjacent row shift redundancy circuit having signal restorer coupled to programmable links |
| US5508969A (en) * | 1993-01-08 | 1996-04-16 | Integrated Device Technology, Inc. | Adjacent row shift redundancy circuit having signal restorer coupled to programmable links |
| EP0618587B1 (en) * | 1993-03-31 | 1998-07-22 | STMicroelectronics S.r.l. | Semiconductor memory with memory matrix comprising redundancy cell columns associated with single matrix sectors |
| US5491444A (en) * | 1993-12-28 | 1996-02-13 | Sgs-Thomson Microelectronics, Inc. | Fuse circuit with feedback disconnect |
| US5682496A (en) | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
| US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
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| JP3944380B2 (ja) * | 2001-11-08 | 2007-07-11 | 日本テキサス・インスツルメンツ株式会社 | 誤り訂正回路を備えた半導体記憶装置 |
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| KR101608739B1 (ko) | 2009-07-14 | 2016-04-21 | 삼성전자주식회사 | 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법 |
| ITUB20152089A1 (it) | 2015-07-10 | 2017-01-10 | St Microelectronics Srl | Cella di memoria e dispositivo corrispondente |
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| US4471472A (en) * | 1982-02-05 | 1984-09-11 | Advanced Micro Devices, Inc. | Semiconductor memory utilizing an improved redundant circuitry configuration |
| US4573146A (en) * | 1982-04-20 | 1986-02-25 | Mostek Corporation | Testing and evaluation of a semiconductor memory containing redundant memory elements |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| JPS6199999A (ja) * | 1984-10-19 | 1986-05-19 | Hitachi Ltd | 半導体記憶装置 |
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| JPH01224999A (ja) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
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-
1990
- 1990-12-14 US US07/627,403 patent/US5265054A/en not_active Expired - Lifetime
-
1991
- 1991-12-12 DE DE69122066T patent/DE69122066T2/de not_active Expired - Fee Related
- 1991-12-12 EP EP91311569A patent/EP0491523B1/en not_active Expired - Lifetime
- 1991-12-13 JP JP33025991A patent/JP3221900B2/ja not_active Expired - Fee Related
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