JP3092254B2 - ダイナミックｒａｍ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビット線のＭＯＳトラン
ジスタの拡散層の接続に中間層としての接続層が形成さ
れるタイプのダイナミックＲＡＭに関する。

【０００２】

【従来の技術】一般に、ダイナミックＲＡＭでは、複数
のメモリセルを行列状に配列させたメモリセル部と、そ
のメモリセル部に対する入出力や信号のタイミング等を
処理するための周辺回路部が同一基板上に形成される。
また、１セル−１トランジスタ型の折り返しビット線構
造のメモリセルでは、ビット線のコンタクトが一般に一
対のセルで共通化され、略平行に延在された一対のゲー
ト電極（ワード線）の間の領域がビット線のコンタクト
に用いられる。

【０００３】また、メモリセルの高集積化を図る場合に
は、ゲート電極のサイズも小さくされ、ゲート電極間の
領域も小さくされる。従って、ビット線のコンタクトに
用いられる領域も小さくなる。

【０００４】その一方で、ゲート電極とビット線やスタ
ック型容量との間の層間耐圧を確保するためは、サイド
ウォールを厚くする必要があり、このためゲート電極上
にはオフセット用のシリコン酸化膜が形成される。ま
た、メモリセル部の平坦化を図るためには、低融点ガラ
ス層も層間絶縁膜として形成される。従って、これらの
絶縁膜によって、ゲート電極の周囲は、ビット線のコン
タクトが必要であるにも拘わらず、その垂直段差が大き
い。

【０００５】ビット線のセルフアラインコンタクト法
は、逆に、その垂直段差を利用して、レジスト層等のア
ライメントなしに、一対のゲート電極間の領域にビット
線のコンタクトホールを形成する方法である。また、フ
ルセルフアラインコンタクト法のように、ビット線と接
続する拡散層上に接続のためのポリシリコン層が形成さ
れ、そのポリシリコン層を介してビット線と拡散層が接
続する。

【０００６】

【発明が解決しようとする課題】ところが、垂直段差の
問題は、メモリセル部のみならずメモリセル部以外の例
えば周辺回路部側にも同様に生ずる。

【０００７】すなわち、セルフアラインコンタクトを行
う場合でも十分なようにメモリセル部の層間耐圧の確保
することや、メモリセル部の平坦化することを目的に垂
直段差をますます大きくした場合では、必然的に同一基
板上の周辺回路部にも同じ厚い厚みで絶縁膜が形成され
る。

【０００８】しかし、その厚い厚みの絶縁膜上にアルミ
ニューム系配線層の如き金属配線層を形成し、絶縁膜の
下層の配線層に接続させる場合には、極めてアスペクト
比の高いコンタクトホールを該絶縁膜に形成して、電気
的な接続を図ることになり、段切れ等が発生し易くな
り、金属配線層のカバレージも悪化する。

【０００９】そこで、本発明は上述の技術的な課題に鑑
み、例えば周辺回路部の如き領域における配線層とその
下層の配線層の確実なコンタクトを図る構造のダイナミ
ックＲＡＭの提供を目的とする。

【００１０】

【課題を解決するための手段】上述の目的を達成するた
め、本発明は、基板上にメモリセル部と周辺回路部とが
形成されたダイナミックＲＡＭにおいて、配線層とその
下層に層間絶縁膜を介して配され接続層を介して上記配
線層に電気的に接続された他の配線層とを有する上記周
辺回路部の上記接続層を上記メモリセル部を構成するビ
ット線と拡散層の電気的な接続を図るプラグ層と同じ導
電層により自己整合的に形成する。

【００１１】ここで、前記配線層とその下層の他の配線
層の間の層間絶縁膜には、コンタクトホールが形成され
る。接続層はそのコンタクトホールを埋め込むように形
成され、一例として、セルフアラインでコンタクトホー
ル内に残存したものとすることもできる。配線層はアル
ミニューム系配線層等の材料層であるが、ポリシリコン
層等や高融点金属層等、或いはこれらの組合せでも良
い。

【００１２】

【作用】ビット線のコンタクト部におけるプラグ層は、
メモリセル部の段差緩和に寄与するが、そのプラグ層と
同じ導電層を用いて周辺回路部側にも接続層を形成する
ことで、何ら工程数の増加を招かずに、該接続層による
段差の緩和がなされ、周辺回路部の配線層とその下層の
他の配線層の間の電気的な接続が確保される。

【００１３】

【実施例】本発明の好適な実施例を図面を参照しながら
説明する。

【００１４】〔ダイナミックＲＡＭの構造〕図１に本実
施例のダイナミックＲＡＭの断面構造を示す。ｐ型のシ
リコン基板１の主面上に、素子分離領域として厚いシリ
コン酸化膜からなるフィールド酸化膜２が形成されてい
る。このシリコン基板１上には、メモリセル部Ｍと周辺
回路部Ｐが形成される。

【００１５】まず、メモリセル部Ｍの構造については、
ｎＭＯＳトランジスタ３を有する構造とされ、各ｎＭＯ
Ｓトランジスタ３は基板表面に一対のｎ型の拡散層４，
５を有する。拡散層４は、ビット線に接続する側の拡散
層であり、一対のメモリセルで共通に用いられる。拡散
層５は、記憶ノード側の拡散層である。これら一対の拡
散層４，５はゲート電極６の下部で離間し、その離間し
た部分がチャネル領域となる。

【００１６】各ｎＭＯＳトランジスタ３において、ゲー
ト電極６は、ゲート絶縁膜を介して基板主面に形成され
る。ゲート電極６はワード線であり、ワード線の延長方
向で隣接する他のメモリセルの近くでは、フィールド酸
化膜２上を通過するように延在される。このゲート電極
６は、ポリシリコン層とタングステンシリサイド層のポ
リサイド構造とされる。ゲート電極６はサイドウォール
及びオフセット酸化膜からなるシリコン酸化膜７に被覆
される。

【００１７】シリコン酸化膜７及び拡散層４，５は層間
絶縁膜８に覆われる。層間絶縁膜８はＰＳＧ膜及びシリ
コン窒化膜からなる。層間絶縁膜８には拡散層５上で、
開口部９が形成される。この開口部９を介して記憶ノー
ドとなるポリシリコン層１０が接続される。ポリシリコ
ン層１０は、図の断面内では、開口部９からシリコン酸
化膜７の斜面に沿って延在され、ゲート電極６上で終端
する。このポリシリコン層１０上には、誘電体膜１１を
介してプレート電極層１２が形成されており、ポリシリ
コン層１０，誘電体膜１１及びプレート電極層１２によ
ってスタック型キャパシタが得られる。

【００１８】これらキャパシタを構成するポリシリコン
層１０，誘電体膜１１及びプレート電極層１２は、平坦
化のためのＢＰＳＧ膜１３に被覆され、このＢＰＳＧ膜
１３には、拡散層４上でビット線のコンタクトホール１
４が形成される。コンタクトホール１４はリフローされ
たＢＰＳＧ膜１３のみならず層間絶縁膜８も貫通して、
その底部に拡散層４が臨む。

【００１９】このビット線のコンタクトホール１４に
は、比較的に膜厚の厚い第４層目のポリシリコン層によ
るプラグ層１５が形成される。このプラグ層１５は、ビ
ット線のコンタクトホール１４の内部の垂直段差を緩和
するために埋め込まれる層であり、ビット線の段切れを
防止する。特に、このプラグ層１５を構成する第４層目
のポリシリコン層は、周辺回路部Ｐにおいて、一対の配
線層間を接続する接続層２０としても用いられ、同じ工
程で形成されるため、何ら工程の増加なしに周辺回路部
Ｐでの確実な配線が可能となる。

【００２０】ビット線１６はそのプラグ層１５に接続す
るように形成され、ゲート電極６のパターンとは略垂直
な方向に延在されるパターンとされている。ビット線１
６は、プラグ層１５を介して拡散層４に電気的に接続す
る。このビット線１６は、ポリシリコン層とタングステ
ンシリサイド層のポリサイド構造とされるが、アルミニ
ューム配線層等によりシャントされる構造であっても良
い。ビット線１６はＢＰＳＧ膜１７に被覆されている。

【００２１】次に、周辺回路部Ｐの構造については、周
辺回路のＭＯＳトランジスタのゲート電極の一部をフィ
ールド酸化膜２上に延在した配線層１８が、メモリセル
部Ｍと同じ層間絶縁膜８やシリコン酸化膜７に被覆され
ており、さらにＢＰＳＧ膜１３にも被覆されている。そ
して、配線層１８と接続を取るためのコンタクトホール
１９が形成され、このコンタクトホール１９には、前述
のように、第４層目のポリシリコン層を加工した形成さ
れた接続層２０が埋め込まれている。

【００２２】接続層２０上には、ビット線１６と同じ層
からなる配線層２１がＢＰＳＧ膜１３上に配される形で
形成され、さらにコンタクトホール１９上の配線層２１
には、アルミニューム系配線層２２が、ＢＰＳＧ膜１７
に形成されたコンタクトホール２３を介して形成されて
いる。

【００２３】接続層２０が仮に無い場合には、配線層２
１やアルミニューム系配線層２２はアスペクト比の高い
コンタクトホール１９に形成されることになり、段切れ
等が発生するが、本実施例の接続層２０をコンタクトホ
ール１９に埋め込むことにより、段切れの発生が未然に
防止されることになる。

【００２４】また、接続層２０の形成によって、配線層
の段切れが防止されるが、特に、次に説明するように、
工程数の増加なく接続層２０は形成されるものであり、
特に高集積化を図り、コンタクトホール１９の径が小さ
くなった時に有効である。

【００２５】 〔本実施例のダイナミックＲＡＭの製造方法〕図２〜図
４を参照しながら、本実施例のダイナミックＲＡＭの製
造方法についてその工程順に説明する。

【００２６】先ず、ｐ型のシリコン基板１の表面に選択
酸化法によって素子分離用の厚いフィールド酸化膜２を
形成する。このフィールド酸化膜２の形成されない領域
を素子形成領域とする。次に、素子形成領域となる基板
表面にゲート酸化膜を形成し、ゲート酸化膜の形成後、
全面に第１層目のポリシリコン層及びタングステンシリ
サイド層を形成し、さらにその上部にオフセット用のシ
リコン酸化膜も形成する。これら第１層目のポリシリコ
ン層及びタングステンシリサイド層はパターニングさ
れ、ＭＯＳトランジスタのゲート電極６及び配線層１８
とされる。また、このパターニング時にオフセット用の
シリコン酸化膜も同じパターンで切断される。

【００２７】次に、ゲート電極６等のパターニングの
後、低濃度の拡散層４，５を得るためのイオン注入がゲ
ート電極６及びフィールド酸化膜２をマスクとして行わ
れる。そのイオン注入の後、全面に層間絶縁膜が形成さ
れ、その層間絶縁膜をエッチバックしてサイドウォール
が形成され、ゲート電極６や配線層１８を被覆する酸化
膜７が得られる。

【００２８】シリコン酸化膜７の形成後、全面にシリコ
ン窒化膜及びＰＳＧ膜からなる層間絶縁膜８が形成され
る。この層間絶縁膜８はノードコンタクト部に開口部９
を有し、その開口部９の底部では拡散層５の表面が露出
する。

【００２９】この露出した開口部９に対して、キャパシ
タ下部電極となる第２層目のポリシリコン層１０が全面
に形成され、ＲＩＥ等により各メモリセル毎のパターン
に分離される。続いて、ポリシリコン層１０の表面にシ
リコン窒化膜とシリコン酸化膜の積層構造やシリコン窒
化膜をシリコン酸化膜で挟む構造等の誘電体膜１１が形
成される。そして、その誘電体膜１１上にプレート電極
層１２が第３層目のポリシリコン層を用いて形成され
る。

【００３０】スタック型キャパシタの形成後、全面に平
坦化のためのＢＰＳＧ膜１３が形成され、このＢＰＳＧ
膜１３はリフローされる。そして、そのリフロー後、図
２に示すように、ビット線のコンタクトホール１４がレ
ジスト層３１をマスクとした異方性エッチングにより形
成されるが、この時同時に、周辺回路部Ｐの配線層１８
上に形成されるコンタクトホール１９も形成される。す
なわち、このレジスト層３１を用いたエッチングによっ
て、メモリセル部ＭではＢＰＳＧ膜１３及び層間絶縁膜
８がマスクパターンを反映して除去されて、周辺回路部
Ｐでは同時にＢＰＳＧ膜１３、層間絶縁膜８及びシリコ
ン酸化膜７がマスクパターンを反映して除去される。図
２に示すように、レジスト層３１を用いたエッチングに
よって、メモリセル部Ｍでは、底部に拡散層４の表面が
露出するコンタクトホール１４が形成され、周辺回路部
Ｐでは、底部に配線層１８の上面が露出するコンタクト
ホール１９が形成される。

【００３１】次に、レジスト層３１の除去後に、図３に
示すように、全面に第４層目のポリシリコン層３２が比
較的に厚い膜厚で例えばＣＶＤ法によって形成される。
このポリシリコン層３２は、ビット線用のコンタクトホ
ール１４を埋め込むと共に、周辺回路部Ｐにおけるコン
タクトホール１９も埋め込む。従って、次のプラグの形
成によって、素子の微細化に従って垂直段差が厳しい場
合であっても、確実な電気的接続がなされ、しかもコン
タクトホール１９はコンタクトホール１４と同時に埋め
込まれるため、マスクの変更だけで何ら工程数の増加は
ない。

【００３２】図３に示すように、形成されたポリシリコ
ン層３２上には、レジスト層３３が形成される。このレ
ジスト層３３の形成位置は、ビット線のコンタクトホー
ル１４上である。一方、周辺回路部Ｐのコンタクトホー
ル１９上には、レジスト層３３が形成されない。

【００３３】次に、レジスト層３３をマスクとしてエッ
チングを行う。ビット線のコンタクトホール１４では、
レジスト層３３の存在によってレジスト層３３の下部の
ポリシリコン層３２は除去されず、コンタクトホール１
４の上端からレジスト層３３のパターンに沿って少しＢ
ＰＳＧ膜１３上に延在されるようなパターンのプラグ層
１５が得られる。一方、周辺回路部Ｐのコンタクトホー
ル１９ではレジスト層がないために、表面からポリシリ
コン層３２が削られることになるが、ポリシリコン層３
２が厚い膜厚で形成されているために、その一部がコン
タクトホール１９内に残存して接続層２０となる。この
接続層２０の自己整合的な形成のためには、何らマスク
が必要でないため、マスク合わせの困難な箇所に対して
もセルフアラインで接続層２０を形成できる。

【００３４】続いて、ポリシリコン層とタングステンシ
リサイド層のポリサイド構造からなるビット線１６や配
線層２１を所要のパターンに形成する。ビット線１６は
プラグ層１５によって段切れなく、各メモリセルの拡散
層４にコンタクトする。また、周辺回路部Ｐの配線層２
１も同様に接続層２０に段切れなく確実に接続する。ビ
ット線１６等の形成後、全面にＢＰＳＧ膜１７が形成さ
れ、さらにそのＢＰＳＧ膜１７にアルミニューム系配線
層の開口部２３を形成後、アルミニューム系配線層２２
を所要のパターンに形成し、以下、通常の工程に従って
ダイナミックＲＡＭを完成する。

【００３５】以上の如き本実施例のダイナミックＲＡＭ
の製造方法では、ビット線のコンタクトホール１４の形
成と同時に、周辺回路部Ｐのコンタクトホール１９も形
成され、周辺回路部Ｐにおいても確実な配線層１８，２
１，アルミニューム系配線層２２の間の電気的な接続が
なされる。しかも、周辺回路部Ｐにおける確実なコンタ
クトには、何ら工程数の増加を伴わない。このためプロ
セス上便宜であり、コスト低減も果たせる。さらに、コ
ンタクトホール１９内の接続層２０を自己整合的なエッ
チバックで形成できるため、レジスト層の形成が困難な
部分に対しても接続層２０を得ることができ、特に、ダ
イナミックＲＡＭの高集積化を図る場合に極めて有効で
ある。

【００３６】

【発明の効果】本発明のダイナミックＲＡＭは、ビット
線のコンタクト部におけるプラグ層と同じ導電層を用い
て周辺回路部等にも接続層を形成する。従って、何ら工
程数の増加を招かずに、該接続層による段差の緩和がな
され、周辺回路部等における配線層とその下層の他の配
線層の間の電気的な接続が確保される。

【００３７】さらに、自己整合的に接続層を形成した場
合では、微細なコンタクトホールに対しても接続層を形
成できることになり、特に高集積なダイナミックＲＡＭ
を製造する場合に有利である。

【図面の簡単な説明】

【図１】本発明のダイナミックＲＡＭの一例の構造を示
す要部断面図である。

【図２】前記一例の製造方法におけるコンタクトホール
の形成工程までの工程断面図である。

【図３】前記一例の製造方法におけるレジスト層の形成
工程までの工程断面図である。

【図４】前記一例の製造方法におけるアルミニューム系
配線層の形成工程までの工程断面図である。

【符号の説明】

１…シリコン基板 ２…フィールド酸化膜 ３…ｎＭＯＳトランジスタ ４，５…拡散層 ６…ゲート電極 ７…シリコン酸化膜 ８…層間絶縁膜 ９…開口部 １０…ポリシリコン層 １１…誘電体膜 １２…プレート電極層 １３…ＢＰＳＧ膜 １４…コンタクトホール １５…プラグ層 １６…ビット線 １７…ＢＰＳＧ膜 １８…配線層 １９…コンタクトホール ２０…接続層 ２１…配線層 ２２…アルミニューム系配線層 ２３…開口部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 基板上にメモリセル部と周辺回路部とが
   形成されたダイナミックＲＡＭにおいて、 上記周辺回路部は、配線層とその下層に層間絶縁膜を介
   して配され上記層間絶縁膜に形成されたコンタクトホー
   ルを埋め込むように形成される接続層を介して上記配線
   層に電気的に接続された他の配線層とを有し、上記接続
   層が上記メモリセル部を構成するビット線と拡散層の電
   気的な接続を図るプラグ層と同じ導電層により自己整合
   的に形成されたことを特徴とするダイナミックＲＡＭ。