JPH04267558A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH04267558A JPH04267558A JP3028953A JP2895391A JPH04267558A JP H04267558 A JPH04267558 A JP H04267558A JP 3028953 A JP3028953 A JP 3028953A JP 2895391 A JP2895391 A JP 2895391A JP H04267558 A JPH04267558 A JP H04267558A
- Authority
- JP
- Japan
- Prior art keywords
- plate electrode
- film
- trench
- capacitor
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 238000003860 storage Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 8
- 238000012545 processing Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 239000010410 layer Substances 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 238000010586 diagram Methods 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】［発明の目的］[Object of the invention]
【０００２】0002
【産業上の利用分野】本発明は、半導体装置に係り、特
にＭＯＳＦＥＴとＭＯＳキャパシタによりメモリセルを
構成するダイナミック型ＲＡＭ（ＤＲＡＭ）の構造に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to the structure of a dynamic RAM (DRAM) in which a memory cell is constituted by a MOSFET and a MOS capacitor.
【０００３】0003
【従来の技術】近年、半導体記憶装置は高集積化、大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。[Background Art] In recent years, semiconductor memory devices have become increasingly highly integrated and have a large capacity.
In MOS dynamic RAM (DRAM) composed of MOS capacitors, research into miniaturization of memory cells is progressing.
【０００４】このようなメモリセルの微細化に伴い、情
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラ−などが問
題になっている。[0004] With the miniaturization of memory cells, the area of the capacitor that stores information (charge) is decreasing, and as a result, the memory contents may be read out incorrectly, or the memory contents may be destroyed by alpha rays, etc. Problems such as soft errors have become a problem.
【０００５】このような問題を解決し、高集積化、大容
量化をはかるための方法の１つとして、占有面積を増大
することなく、実質的にキャパシタの占有面積を拡大し
、キャパシタ容量を増やし、蓄積電荷量を増大させるた
めにいろいろな方法が提案されている。[0005] One way to solve these problems and achieve higher integration and larger capacitance is to substantially expand the area occupied by the capacitor without increasing the occupied area, thereby increasing the capacitor capacity. Various methods have been proposed to increase the amount of stored charge.
【０００６】その１つに、次のような半導体記憶装置が
提案されている。この半導体記憶装置は図１９に断面構
造を示すように、半導体基板１０１の表面に溝（トレン
チ）１０３を形成し、このトレンチ１０３の側壁に沿っ
てキャパシタを形成し素子寸法を増大させることなく、
キャパシタ面積を増大するようにしたトレンチキャパシ
タセル構造とよばれているものがある。As one of these, the following semiconductor memory device has been proposed. As the cross-sectional structure of this semiconductor memory device is shown in FIG. 19, a trench 103 is formed on the surface of a semiconductor substrate 101, and a capacitor is formed along the sidewall of this trench 103, without increasing the device size.
There is a structure called a trench capacitor cell structure which increases the capacitor area.
【０００７】この構造では、ｐ型シリコン基板表面に形
成された素子分離用のフィ−ルド酸化膜１０２によって
分離された素子領域内に、ｎ型層からなるソ―スまたは
ドレイン領域１１０，１１４と、これらの間にゲ−ト絶
縁膜１０８を介して形成されたゲ−ト電極１０９とから
なるＭＯＳＦＥＴを形成すると共に、このｎ型層からな
るソ―スまたはドレイン領域１０３に連設されトレンチ
の周囲に形成されたｎ− 型層からなるストレ−ジノ−
ド１０５と、このストレ−ジノ−ド１０５の表面に形成
されたキャパシタ絶縁膜１０４と、このトレンチ内に埋
め込まれプレ−ト電極を構成するキャパシタ電極１０６
とからなるＭＯＳキャパシタを形成するものである。こ
こで１０７は基板１０１とストレージノード電極とを絶
縁するための絶縁膜である。１２１は層間絶縁膜である
。In this structure, source or drain regions 110 and 114 made of n-type layers are formed in an element region separated by a field oxide film 102 for element isolation formed on the surface of a p-type silicon substrate. A MOSFET is formed with a gate electrode 109 formed between these with a gate insulating film 108 interposed therebetween, and a trench connected to the source or drain region 103 made of this n-type layer. A storage node consisting of an n-type layer formed around the
a capacitor insulating film 104 formed on the surface of this storage node 105, and a capacitor electrode 106 buried in this trench and forming a plate electrode.
This forms a MOS capacitor consisting of the following. Here, 107 is an insulating film for insulating the substrate 101 and the storage node electrode. 121 is an interlayer insulating film.
【０００８】このような構成では、溝の内壁をＭＯＳキ
ャパシタとして利用するため、キャパシタ容量をプレ−
ナ構造の数倍に高めることができる。従って、かかる構
成により、メモリセルの占有面積を縮小しても蓄積電荷
量の減少を防止することが可能となる。[0008] In such a configuration, since the inner wall of the groove is used as a MOS capacitor, the capacitor capacitance is
structure can be increased several times. Therefore, with this configuration, it is possible to prevent the amount of stored charge from decreasing even if the area occupied by the memory cell is reduced.
【０００９】ところで、このようなトレンチ型メモリセ
ル構造のＤＲＡＭにおけるプレート電極は、その配線抵
抗を１００Ω〜２００Ωに保つ必要があるため、膜厚を
余り薄くすることはできない。しかしながら通常このプ
レート電極上をワード線が走る構造となるため、プレー
ト電極を厚く形成すると表面の凹凸が激しくなり、ワー
ド線の加工が困難となるという問題があった。By the way, the thickness of the plate electrode in a DRAM having such a trench type memory cell structure cannot be made very thin because it is necessary to maintain the wiring resistance between 100Ω and 200Ω. However, since the word line usually runs on the plate electrode, there is a problem in that if the plate electrode is formed thickly, the surface becomes extremely uneven, making it difficult to process the word line.
【００１０】0010
【発明が解決しようとする課題】このように従来のトレ
ンチ型キャパシタ構造においては、プレート電極の上に
ワード線が通る領域があるため、配線抵抗を小さくする
目的でプレート電極を厚くしようとすると表面の凹凸が
激しくなり、ワード線の加工が困難となるという問題が
あった。[Problems to be Solved by the Invention] As described above, in the conventional trench type capacitor structure, there is a region above the plate electrode where the word line passes, so if the plate electrode is made thicker for the purpose of reducing wiring resistance, the surface There was a problem in that the unevenness became severe, making it difficult to process word lines.
【００１１】本発明は、前記実情に鑑みてなされたもの
で、メモリセル占有面積のさらなる縮小化に際しても、
ワード線の加工が容易で信頼性の高いメモリセル構造を
提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and even when the area occupied by memory cells is further reduced,
It is an object of the present invention to provide a highly reliable memory cell structure in which word lines can be easily processed.
【００１２】［発明の構成］[Configuration of the invention]
【００１３】[0013]
【課題を解決するための手段】そこで本発明のＤＲＡＭ
では、トレンチ型キャパシタ構造を構成するトレンチキ
ャパシタのプレート電極を、ワード線の上層に形成され
る第１のプレート電極と下層に形成される第２のプレー
ト電極との２層構造で形成し、両者を互いに電気的接続
するようにしている。[Means for Solving the Problem] Therefore, the DRAM of the present invention
Here, the plate electrode of the trench capacitor constituting the trench capacitor structure is formed with a two-layer structure of a first plate electrode formed in the upper layer of the word line and a second plate electrode formed in the lower layer. are electrically connected to each other.
【００１４】[0014]
【作用】上記構成によれば、ワード線の下層に位置する
第１のプレート電極を、ワード線のパターン加工に支障
をきたさない程度に薄く形成しておき、これによる配線
抵抗の増大分を第２のプレート電極によって補うように
しているため、プレート電極の配線抵抗を増大すること
もない。[Operation] According to the above structure, the first plate electrode located at the lower layer of the word line is formed to be thin enough not to interfere with the pattern processing of the word line, and the increase in wiring resistance due to this is compensated for by the first plate electrode. Since this is supplemented by the second plate electrode, the wiring resistance of the plate electrode does not increase.
【００１５】また、従来の構造では、ゲート絶縁膜がプ
レート電極の形成後に形成されるため、ゲート絶縁膜中
への不純物の混入のために絶縁破壊が生じるという問題
があり、プレート電極にシリサイドを用いることはでき
なかったが、本発明の構造では第２のプレート電極は、
ゲート絶縁膜の形成後に形成することができるため、ゲ
ート絶縁膜中への不純物の拡散のおそれはないため、シ
リサイドを用いることもでき低抵抗化をはかることがで
きる。In addition, in the conventional structure, since the gate insulating film is formed after the plate electrode is formed, there is a problem that dielectric breakdown occurs due to the incorporation of impurities into the gate insulating film. Although it could not be used, in the structure of the present invention, the second plate electrode is
Since it can be formed after the formation of the gate insulating film, there is no fear of impurity diffusion into the gate insulating film, so silicide can also be used and resistance can be lowered.
【００１６】[0016]
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００１７】本発明の半導体記憶装置の第１の実施例と
して、図１（ａ） および図１（ｂ） にトレンチ構造
のＤＲＡＭの平面図およびそのＡ−Ａ断面図を示す。As a first embodiment of the semiconductor memory device of the present invention, FIGS. 1(a) and 1(b) show a plan view and a sectional view taken along line AA of a DRAM having a trench structure.
【００１８】このＤＲＡＭは、キャパシタを構成するト
レンチの溝内に形成される第１のプレート電極６を５０
〜１００ｎｍと薄く形成し、さらにワード線９を介して
上層にポリサイド構造の第２のプレート電極６ｓを形成
したことを特徴とするものである。すなわち、この第２
のプレート電極６ｓは多結晶シリコン膜６ｓａとタング
ステンシリサイド６ｓｂとから構成されている。他の部
分については従来例のＤＲＡＭと同様に形成されている
。This DRAM has a first plate electrode 6 formed in a trench constituting a capacitor.
It is characterized in that it is formed as thin as ~100 nm, and furthermore, a second plate electrode 6s having a polycide structure is formed in the upper layer via a word line 9. That is, this second
The plate electrode 6s is composed of a polycrystalline silicon film 6sa and tungsten silicide 6sb. The other parts are formed similarly to the conventional DRAM.
【００１９】このＤＲＡＭでは、ｐ型シリコン基板１表
面の素子分離絶縁膜２で分離されたメモリセル領域内に
トレンチ３が形成され、このトレンチ３の内壁面に酸化
シリコン膜からなる絶縁膜７を介して全体に形成された
多結晶シリコン膜からなるストレージノード電極５が形
成され、さらにこの上層に窒化シリコン膜／酸化シリコ
ン膜の２層膜からなるキャパシタ絶縁膜４と、多結晶シ
リコン膜からなるプレート電極６とが埋め込まれて、キ
ャパシタ領域を構成している。そして、トレンチ上から
平面部にかけて、このキャパシタ絶縁膜の上層にはワー
ド線９と第１のプレート電極との絶縁のための酸化シリ
コン膜１１が形成され、この上層にメモリセルマトリッ
クスの一方向に連続的に配列されたワード線が形成され
ている。そして、この素子分離絶縁膜２によって分離さ
れた素子領域内に、キャパシタ領域と隣接して、ゲート
絶縁膜８を介して配設されたゲート電極９と、各ゲート
電極９に自己整合するように形成されたソ−ス・ドレイ
ン領域としてのｎ型層１４が形成されＭＯＳＦＥＴを構
成している。そしてこのゲート電極９は、ワード線を構
成している。In this DRAM, a trench 3 is formed in a memory cell region separated by an element isolation insulating film 2 on the surface of a p-type silicon substrate 1, and an insulating film 7 made of a silicon oxide film is formed on the inner wall surface of the trench 3. A storage node electrode 5 made of a polycrystalline silicon film is formed entirely through the storage node electrode 5, and a capacitor insulating film 4 made of a two-layer film of a silicon nitride film/silicon oxide film and a polycrystalline silicon film are formed on top of this. A plate electrode 6 is embedded to form a capacitor region. A silicon oxide film 11 for insulating the word line 9 and the first plate electrode is formed on the upper layer of this capacitor insulating film from the top of the trench to the plane surface, and on this upper layer, a silicon oxide film 11 is formed in one direction of the memory cell matrix. Continuously arranged word lines are formed. Then, in the element region separated by the element isolation insulating film 2, a gate electrode 9 is provided adjacent to the capacitor region via the gate insulating film 8, and each gate electrode 9 is self-aligned. An n-type layer 14 is formed as a source/drain region to constitute a MOSFET. This gate electrode 9 constitutes a word line.
【００２０】また、このようにして形成された素子領域
の上層はＣＶＤ法によって形成された酸化シリコン膜１
２で被覆され、さらにこの上層にコンタクトホールを介
してｎ型層１０に接続されるビット線１３が配設されて
いる。ビット線１３は多結晶シリコン膜１３ａとタング
ステンシリサイド１３ｂとから構成されている。The upper layer of the element region thus formed is a silicon oxide film 1 formed by the CVD method.
Further, a bit line 13 is provided in the upper layer thereof and connected to the n-type layer 10 through a contact hole. The bit line 13 is composed of a polycrystalline silicon film 13a and a tungsten silicide 13b.
【００２１】次に、このＤＲＡＭの製造工程について説
明する。Next, the manufacturing process of this DRAM will be explained.
【００２２】先ず、図２に示すように比抵抗５Ωｃｍ程
度のｐ型シリコン基板１表面をＬＯＣＯＳ法により窒化
シリコン膜からなるマスクを形成した後、フィ−ルド酸
化を行い膜厚７００ｎｍの酸化シリコン膜からなる素子
分離絶縁膜２を形成する。ついで、このマスクを除去し
たのち、新たにトレンチマスクを形成して反応性イオン
エッチング法によりエッチングして各メモリセル領域内
にトレンチ３を形成する。ここでこのトレンチの深さは
５μｍ程度とする。そしてトレンチ形成後のエッチング
面に後処理をした後、酸化を行い、酸化シリコン膜７を
形成した後、さらにマスクとしての窒化シリコン膜を形
成し、ストレージノードコンタクト部の酸化シリコン膜
７をフッ化アンモニウム溶液によって選択的に除去する
。
そしてさらに３０ｎｍ程度の薄い酸化シリコン膜を形成
し、このマスクとしての窒化シリコン膜を除去する。そ
してストレージノード電極５となる多結晶シリコン膜を
堆積し側壁残し法によりパターン形成を行う。First, as shown in FIG. 2, a mask made of a silicon nitride film is formed on the surface of a p-type silicon substrate 1 having a specific resistance of about 5 Ωcm by the LOCOS method, and then field oxidation is performed to form a silicon oxide film with a thickness of 700 nm. An element isolation insulating film 2 is formed. Next, after removing this mask, a new trench mask is formed and etched by reactive ion etching to form trenches 3 in each memory cell region. Here, the depth of this trench is approximately 5 μm. After post-processing the etched surface after trench formation, oxidation is performed to form a silicon oxide film 7, and then a silicon nitride film is formed as a mask, and the silicon oxide film 7 in the storage node contact area is fluorinated. Selectively removed by ammonium solution. Then, a thin silicon oxide film of about 30 nm is further formed, and this silicon nitride film serving as a mask is removed. Then, a polycrystalline silicon film that will become the storage node electrode 5 is deposited and patterned by the sidewall leaving method.
【００２３】この後さらに窒化シリコン膜を全面に堆積
し、さらに窒化シリコン膜からなるキャパシタ絶縁膜４
を形成する。５Ｄはストレージノード電極からの不純物
拡散によって形成された拡散層である。そして、全面に
リン・ド−プの多結晶シリコン膜を約５０〜１００ｎｍ
堆積し、これをフォトリソ法によりレジストＲで被覆し
たのちＣＦ４ ガスを含むＣＤＥ法によりエッチングし
て、パターニングし、トレンチ内に多結晶シリコン膜か
らなるセルプレートとなる第１のプレート電極６を形成
する（図３）。なお、キャパシタ絶縁膜としては、窒化
シリコンと酸化シリコンの積層構造の他、酸化シリコン
膜、Ｔａ２Ｏ５ 等の金属酸化物膜や窒化シリコン膜あ
るいはこれらの組み合わせを用いることもできる。Thereafter, a silicon nitride film is further deposited on the entire surface, and a capacitor insulating film 4 made of the silicon nitride film is further formed.
form. 5D is a diffusion layer formed by impurity diffusion from the storage node electrode. Then, a phosphorus-doped polycrystalline silicon film of approximately 50 to 100 nm is applied to the entire surface.
This is deposited and covered with a resist R using a photolithography method, and then etched and patterned using a CDE method containing CF4 gas to form a first plate electrode 6 that will become a cell plate made of a polycrystalline silicon film in the trench. (Figure 3). As the capacitor insulating film, in addition to a stacked structure of silicon nitride and silicon oxide, a silicon oxide film, a metal oxide film such as Ta2O5, a silicon nitride film, or a combination thereof can also be used.
【００２４】さらに図４に示すように、第１のプレート
電極６の表面を酸化して膜厚１００ｎｍ程度の酸化シリ
コン膜６１を形成し、さらに多結晶シリコン膜を堆積し
異方性エッチングでエッチングし残りの穴をこの多結晶
シリコン膜６２で埋め込む。この後酸化シリコン膜１１
を堆積し、ゲート酸化膜８を形成し、この上層に多結晶
シリコン膜を堆積しワード線９を形成する。この後、イ
オン注入によりソースドレイン領域１０，１４を形成し
、酸化シリコン膜６３を堆積し側壁残しによりワード線
の側壁に酸化シリコン膜６３を形成する一方、通過ワー
ド線の間から露呈する第１のプレート電極６上の酸化シ
リコン膜１１を除去する。Further, as shown in FIG. 4, the surface of the first plate electrode 6 is oxidized to form a silicon oxide film 61 with a thickness of about 100 nm, and then a polycrystalline silicon film is deposited and etched by anisotropic etching. Then, the remaining holes are filled with this polycrystalline silicon film 62. After this, the silicon oxide film 11
is deposited to form a gate oxide film 8, and a polycrystalline silicon film is deposited on top of this to form a word line 9. Thereafter, the source and drain regions 10 and 14 are formed by ion implantation, and a silicon oxide film 63 is deposited, leaving the sidewalls to form the silicon oxide film 63 on the sidewalls of the word lines. The silicon oxide film 11 on the plate electrode 6 is removed.
【００２５】この後図５に示すように、表面酸化を行い
レジストＲをマスクとしてフッ化アンモニウム溶液によ
り選択的にエッチングし、第１のプレート電極６上のみ
露出させる。Thereafter, as shown in FIG. 5, surface oxidation is performed, and selective etching is performed using an ammonium fluoride solution using the resist R as a mask, so that only the top of the first plate electrode 6 is exposed.
【００２６】この後さらに図６に示すように、再びＣＶ
Ｄ法によりリンドープの多結晶シリコン膜６ｓａおよび
タングステンシリサイド膜６ｓｂを堆積する。After this, as shown in FIG. 6, CV
A phosphorus-doped polycrystalline silicon film 6sa and a tungsten silicide film 6sb are deposited by method D.
【００２７】この後、図７に示すように、ＣＤＥ法によ
りリンドープの多結晶シリコン膜６ｓａおよびタングス
テンシリサイド膜６ｓｂをパターニングする。Thereafter, as shown in FIG. 7, the phosphorus-doped polycrystalline silicon film 6sa and tungsten silicide film 6sb are patterned by the CDE method.
【００２８】そして、図８に示すように、層間絶縁膜１
２を形成しさらに自己整合的にビット線コンタクトを開
口して、ビット線１３の配線を行い図１に示したような
ＤＲＡＭが完成する。Then, as shown in FIG. 8, the interlayer insulating film 1
A DRAM as shown in FIG. 1 is completed by forming bit line contacts 2 and opening bit line contacts in a self-aligned manner, and wiring the bit lines 13.
【００２９】上記構造によれば、プレート電極を薄く形
成してワード線の加工を行いその上層にさらにプレート
電極を形成するようにしているため、ワード線の加工が
容易でかつプレート電極の配線抵抗を増大することもな
い。According to the above structure, the plate electrode is formed thinly, the word line is processed, and the plate electrode is further formed on the top layer. Therefore, the word line is easy to process and the wiring resistance of the plate electrode is reduced. It does not increase.
【００３０】次に本発明の第２の実施例について説明す
る。Next, a second embodiment of the present invention will be explained.
【００３１】この方法では、ワード線の形成までは実施
例１と同様に形成し第１のプレート電極表面を露呈せし
めた後、図９に示すように、ＣＶＤ法によりリンドープ
の多結晶シリコン膜６ｓａを堆積する。In this method, word lines are formed in the same manner as in Example 1, and after exposing the surface of the first plate electrode, a phosphorus-doped polycrystalline silicon film 6sa is formed by CVD as shown in FIG. Deposit.
【００３２】そして図１０に示すように異方性エッチン
グによりこれをエッチバックし、多結晶シリコン膜６ｓ
ａを平坦化したのちさらに、ＣＶＤ法によりリンドープ
の多結晶シリコン膜６ｓａを堆積し、タングステンシリ
サイド膜６ｓｂを堆積する。この後、図１１に示すよう
に、ＣＤＥ法によりリンドープの多結晶シリコン膜６ｓ
ａおよびタングステンシリサイド膜６ｓｂをパターニン
グする。Then, as shown in FIG. 10, this is etched back by anisotropic etching to form a polycrystalline silicon film 6s.
After planarizing a, a phosphorus-doped polycrystalline silicon film 6sa is further deposited by the CVD method, and a tungsten silicide film 6sb is deposited. After that, as shown in FIG. 11, a phosphorus-doped polycrystalline silicon film 6s is formed by the CDE method.
a and the tungsten silicide film 6sb are patterned.
【００３３】そして、図１２に示すように、窒化シリコ
ン膜３１を堆積し、ＣＶＤ法により酸化シリコン膜３２
を堆積し、さらにフッ化アンモニウム溶液により酸化シ
リコン膜３２を選択的に除去すると共にＲＩＥにより窒
化シリコン膜３１を除去しビット線コンタクトを開口し
て、多結晶シリコン膜１３ａとシリサイド膜１３ｂとか
らなるビット線１３の配線を行いＤＲＡＭが完成する。Then, as shown in FIG. 12, a silicon nitride film 31 is deposited, and a silicon oxide film 32 is formed by CVD.
The silicon oxide film 32 is selectively removed using an ammonium fluoride solution, and the silicon nitride film 31 is removed using RIE to open a bit line contact, thereby forming a polycrystalline silicon film 13a and a silicide film 13b. The bit line 13 is wired and the DRAM is completed.
【００３４】上記方法によれば、実施例１の効果に加え
、メモリセルの平坦化をはかる事が可能となる。According to the above method, in addition to the effects of the first embodiment, it is possible to planarize the memory cell.
【００３５】次に本発明の第３の実施例について説明す
る。Next, a third embodiment of the present invention will be described.
【００３６】この方法では、第２のプレート電極を多結
晶シリコン層のみで形成したことを特徴とするものであ
る。This method is characterized in that the second plate electrode is formed only from a polycrystalline silicon layer.
【００３７】すなわち、ワード線の形成までは実施例１
と同様に形成し第１のプレート電極表面を露呈せしめた
後、図１３に示すように、ＣＶＤ法によりリンドープの
多結晶シリコン膜６ｓａを堆積する。That is, up to the formation of word lines, Example 1
After forming in the same manner as above and exposing the surface of the first plate electrode, a phosphorus-doped polycrystalline silicon film 6sa is deposited by the CVD method, as shown in FIG.
【００３８】そして図１４に示すようにレジストＲをマ
スクとして異方性エッチングにより、多結晶シリコン膜
６ｓａをパターニングする。Then, as shown in FIG. 14, the polycrystalline silicon film 6sa is patterned by anisotropic etching using the resist R as a mask.
【００３９】この後、図１５に示すように、実施例２と
同様にして、ＰＳＧ膜からなる層間絶縁膜１２を形成し
さらにこの層間絶縁膜にビット線コンタクトを開口して
、多結晶シリコン膜１３からなるビット線１３の配線を
行いＤＲＡＭが完成する。Thereafter, as shown in FIG. 15, in the same manner as in Example 2, an interlayer insulating film 12 made of a PSG film is formed, and a bit line contact is opened in this interlayer insulating film, and a polycrystalline silicon film is formed. The DRAM is completed by wiring the bit lines 13 consisting of 13 bit lines.
【００４０】次に本発明の第４の実施例について説明す
る。Next, a fourth embodiment of the present invention will be described.
【００４１】この方法では、第２のプレート電極を用い
てビット線ダイレクトコンタクトを自己整合的に形成す
るようにしたことを特徴とするものである。This method is characterized in that the bit line direct contact is formed in a self-aligned manner using the second plate electrode.
【００４２】すなわち、実施例３と同様に形成し第１の
プレート電極表面を露呈せしめた後、図１６に示すよう
に、ＣＶＤ法によりリンドープの多結晶シリコン膜６ｓ
ａを堆積し、リンガラスからなる層間絶縁膜４２を堆積
する。That is, after forming the same as in Example 3 and exposing the first plate electrode surface, a phosphorus-doped polycrystalline silicon film 6s is formed by CVD as shown in FIG.
Then, an interlayer insulating film 42 made of phosphorus glass is deposited.
【００４３】そして図１７に示すようにレジストＲをマ
スクとして、多結晶シリコン膜６ｓａをエッチングスト
ッパとしてもちいてビット線コンタクト領域の層間絶縁
膜４２を選択的に除去する。Then, as shown in FIG. 17, the interlayer insulating film 42 in the bit line contact region is selectively removed using the resist R as a mask and the polycrystalline silicon film 6sa as an etching stopper.
【００４４】そして図１８に示すようにＣＤＥ法により
多結晶シリコン膜６ｓａを選択的に除去し、酸化シリコ
ン膜を堆積して側壁残し行い側壁絶縁膜４３を形成し、
この後、ＣＶＤ法により多結晶シリコン１３を成長せし
め、ビット線を形成する。Then, as shown in FIG. 18, the polycrystalline silicon film 6sa is selectively removed by the CDE method, and a silicon oxide film is deposited to leave the sidewalls to form sidewall insulating films 43.
Thereafter, polycrystalline silicon 13 is grown by CVD to form a bit line.
【００４５】[0045]
【発明の効果】以上説明してきたように、本発明によれ
ば、プレート電極をワード線を挟んで２層構造で構成し
ているため、ワード線のパターン加工に支障をきたすこ
となく、配線抵抗を小さくすることができるため、微細
化に際しても信頼性の高いＤＲＡＭを提供することが可
能となる。As explained above, according to the present invention, since the plate electrode has a two-layer structure with the word line in between, the wiring resistance can be reduced without hindrance to word line pattern processing. Since it is possible to reduce the size, it is possible to provide a highly reliable DRAM even when miniaturized.
【図１】本発明の第１の実施例のＤＲＡＭを示す説明図
。FIG. 1 is an explanatory diagram showing a DRAM according to a first embodiment of the present invention.
【図２】本発明の第１の実施例のＤＲＡＭの製造工程図
。FIG. 2 is a manufacturing process diagram of a DRAM according to a first embodiment of the present invention.
【図３】本発明の第１の実施例のＤＲＡＭの製造工程図
。FIG. 3 is a manufacturing process diagram of a DRAM according to the first embodiment of the present invention.
【図４】本発明の第１の実施例のＤＲＡＭの製造工程図
。FIG. 4 is a manufacturing process diagram of a DRAM according to the first embodiment of the present invention.
【図５】本発明の第１の実施例のＤＲＡＭの製造工程図
。FIG. 5 is a manufacturing process diagram of the DRAM according to the first embodiment of the present invention.
【図６】本発明の第１の実施例のＤＲＡＭの製造工程図
。FIG. 6 is a manufacturing process diagram of the DRAM according to the first embodiment of the present invention.
【図７】本発明の第１の実施例のＤＲＡＭの製造工程図
。FIG. 7 is a manufacturing process diagram of the DRAM according to the first embodiment of the present invention.
【図８】本発明の第１の実施例のＤＲＡＭの製造工程図
。FIG. 8 is a manufacturing process diagram of the DRAM according to the first embodiment of the present invention.
【図９】本発明の第２の実施例のＤＲＡＭの製造工程図
。FIG. 9 is a manufacturing process diagram of a DRAM according to a second embodiment of the present invention.
【図１０】本発明の第２の実施例のＤＲＡＭの製造工程
図。FIG. 10 is a manufacturing process diagram of a DRAM according to a second embodiment of the present invention.
【図１１】本発明の第２の実施例のＤＲＡＭの製造工程
図。FIG. 11 is a manufacturing process diagram of a DRAM according to a second embodiment of the present invention.
【図１２】本発明の第２の実施例のＤＲＡＭの製造工程
図。FIG. 12 is a manufacturing process diagram of a DRAM according to a second embodiment of the present invention.
【図１３】本発明の第３の実施例のＤＲＡＭの製造工程
図。FIG. 13 is a manufacturing process diagram of a DRAM according to a third embodiment of the present invention.
【図１４】本発明の第３の実施例のＤＲＡＭの製造工程
図。FIG. 14 is a manufacturing process diagram of a DRAM according to a third embodiment of the present invention.
【図１５】本発明の第３の実施例のＤＲＡＭの製造工程
図。FIG. 15 is a manufacturing process diagram of a DRAM according to a third embodiment of the present invention.
【図１６】本発明の第４の実施例のＤＲＡＭの製造工程
図。FIG. 16 is a manufacturing process diagram of a DRAM according to a fourth embodiment of the present invention.
【図１７】本発明の第４の実施例のＤＲＡＭの製造工程
図。FIG. 17 is a manufacturing process diagram of a DRAM according to a fourth embodiment of the present invention.
【図１８】本発明の第４の実施例のＤＲＡＭの製造工程
図。FIG. 18 is a manufacturing process diagram of a DRAM according to a fourth embodiment of the present invention.
【図１９】従来例のＤＲＡＭを示す図。FIG. 19 is a diagram showing a conventional DRAM.
１ ｐ型のシリコン基板 ２ 素子分離絶縁膜 ３ トレンチ、 ４ キャパシタ絶縁膜 ５ ストレージノード電極 ６ 第１のプレート電極 ６ｓ 第２のプレート電極 ６ｓａ 多結晶シリコン膜 ６ｓｂ タングステンシリサイド膜 ７ 絶縁膜 ８ ゲート絶縁膜 ９ ゲート電極 １０ ソ−ス・ドレイン層 １１ 酸化シリコン膜 １２ 層間絶縁膜 １３ ビット線。 １０１ ｐ型のシリコン基板 １０２ 素子分離絶縁膜 １０３ トレンチ、 １０４ キャパシタ絶縁膜 １０５ ストレージノード電極 １０６ プレート電極 １０７ 絶縁膜 １０８ ゲート絶縁膜 １０９ ゲート電極 １１０ ソ−ス・ドレイン層 １１１ 酸化シリコン膜 １１２ 層間絶縁膜 １１３ ビット線。 1 P-type silicon substrate 2 Element isolation insulating film 3. Trench, 4 Capacitor insulation film 5 Storage node electrode 6 First plate electrode 6s Second plate electrode 6sa polycrystalline silicon film 6sb Tungsten silicide film 7 Insulating film 8 Gate insulating film 9 Gate electrode 10 Source/drain layer 11 Silicon oxide film 12 Interlayer insulation film 13 Bit line. 101 P-type silicon substrate 102 Element isolation insulating film 103 Trench, 104 Capacitor insulation film 105 Storage node electrode 106 Plate electrode 107 Insulating film 108 Gate insulating film 109 Gate electrode 110 Source/drain layer 111 Silicon oxide film 112 Interlayer insulation film 113 Bit line.
Claims (1)
ＳＦＥＴと、前記領域内に形成されたトレンチと、前記
ＭＯＳＦＥＴのソ−スまたはドレイン領域の一方に接続
するように前記トレンチの内壁に順次積層されたストレ
ージノード電極、キャパシタ絶縁膜およびプレ−ト電極
とを具備してなるキャパシタとによって、メモリセルを
形成し、前記トレンチ上には前記メモリセルとは異なる
メモリセルのワード線が配線されてなる半導体記憶装置
において、前記プレート電極が、前記ワード線の下側の
トレンチ内に位置する第１のプレート電極と前記ワード
線の上側に位置する第２のプレート電極との２層構造で
構成され、両プレート電極は互いに電気的に接続されて
いることを特徴とする半導体装置。Claim 1: MO formed on the surface of a substrate of one conductivity type.
an SFET, a trench formed in the region, and a storage node electrode, a capacitor insulating film, and a plate electrode sequentially laminated on the inner wall of the trench so as to be connected to one of the source or drain region of the MOSFET. A semiconductor memory device in which a memory cell is formed by a capacitor comprising: a word line of a memory cell different from the memory cell is wired on the trench; It has a two-layer structure of a first plate electrode located in the trench below the word line and a second plate electrode located above the word line, and both plate electrodes are electrically connected to each other. A semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028953A JPH04267558A (en) | 1991-02-22 | 1991-02-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028953A JPH04267558A (en) | 1991-02-22 | 1991-02-22 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267558A true JPH04267558A (en) | 1992-09-24 |
Family
ID=12262781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028953A Pending JPH04267558A (en) | 1991-02-22 | 1991-02-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267558A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001026158A3 (en) * | 1999-10-05 | 2001-10-25 | Infineon Technologies Corp | Center storage node for dram trench capacitors |
| US11665882B2 (en) | 2020-01-20 | 2023-05-30 | Kioxia Corporation | Semiconductor memory device |
-
1991
- 1991-02-22 JP JP3028953A patent/JPH04267558A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001026158A3 (en) * | 1999-10-05 | 2001-10-25 | Infineon Technologies Corp | Center storage node for dram trench capacitors |
| US11665882B2 (en) | 2020-01-20 | 2023-05-30 | Kioxia Corporation | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4167727B2 (en) | Semiconductor memory device | |
| JP2608363B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP2682455B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPS62286270A (en) | Semiconductor memory | |
| JPH0316171A (en) | Manufacture of semiconductor device | |
| US5606189A (en) | Dynamic RAM trench capacitor device with contact strap | |
| JPH03173174A (en) | Semiconductor storage device | |
| EP0652592A2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JPS63281457A (en) | Semiconductor memory | |
| JPH0294561A (en) | Semiconductor storage device and manufacture thereof | |
| JPH0321062A (en) | Semiconductor storage device | |
| JPH05304269A (en) | Semiconductor device | |
| JPH04267558A (en) | Semiconductor device | |
| JPH06120446A (en) | Semiconductor storage device and manufacture thereof | |
| JPH05291528A (en) | Semiconductor memory device and manufacture thereof | |
| JPH05211312A (en) | Manufacture of dram cell | |
| JPH0423467A (en) | Manufacture of semiconductor memory | |
| JP3092254B2 (en) | Dynamic RAM | |
| JP3382005B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPH07176628A (en) | Semiconductor memory and fabrication thereof | |
| JPH1098167A (en) | Semiconductor memory device and manufacture thereof | |
| JPH0286165A (en) | Semiconductor storage device and its manufacture | |
| JPH036857A (en) | Semiconductor device and its manufacture | |
| JP2753092B2 (en) | Method for manufacturing semiconductor memory device | |
| JP2969789B2 (en) | Method for manufacturing semiconductor memory device |