JPH09214296A - 半導体装置のシュミット入力バッファ回路とその検査方法 - Google Patents
半導体装置のシュミット入力バッファ回路とその検査方法Info
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- JPH09214296A JPH09214296A JP8021157A JP2115796A JPH09214296A JP H09214296 A JPH09214296 A JP H09214296A JP 8021157 A JP8021157 A JP 8021157A JP 2115796 A JP2115796 A JP 2115796A JP H09214296 A JPH09214296 A JP H09214296A
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Abstract
(57)【要約】
【課題】 ＭＯＳ型半導体装置のシュミット入力バッフ
ァのスイッチング電圧やヒステリシス幅の検査に関し、
半導体装置に外部観測用端子を別途設けることなく検査
することができるようにする。 【解決手段】 シュミット入力バッファＡの入力端子７
が第１のインバータ１に接続され、第１のインバータ１
の出力が第１のトランスファーゲート５を介して第２の
インバータ２に接続され、第２のインバータ２の出力が
第３のインバータ４を介して第２のインバータ２の入力
に戻され、さらに第３のインバータ４の出力が第２のト
ランスファーゲート６を介して入力端子７に接続されて
いる。
ァのスイッチング電圧やヒステリシス幅の検査に関し、
半導体装置に外部観測用端子を別途設けることなく検査
することができるようにする。 【解決手段】 シュミット入力バッファＡの入力端子７
が第１のインバータ１に接続され、第１のインバータ１
の出力が第１のトランスファーゲート５を介して第２の
インバータ２に接続され、第２のインバータ２の出力が
第３のインバータ４を介して第２のインバータ２の入力
に戻され、さらに第３のインバータ４の出力が第２のト
ランスファーゲート６を介して入力端子７に接続されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タで構成した半導体装置のシュミット入力バッファ回路
とその検査方法に関するものである。
タで構成した半導体装置のシュミット入力バッファ回路
とその検査方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の微細化に伴い、半導体
デバイスの製造上の要因でシュミット入力バッファのヒ
ステリシス幅のばらつきが大きくなりやすい。かかるヒ
ステリシス幅のばらつきは製品の誤動作を引き起こしか
ねないので、これを抑えるべく、種々の検査方法が行わ
れている。
デバイスの製造上の要因でシュミット入力バッファのヒ
ステリシス幅のばらつきが大きくなりやすい。かかるヒ
ステリシス幅のばらつきは製品の誤動作を引き起こしか
ねないので、これを抑えるべく、種々の検査方法が行わ
れている。
【０００３】従来のＭＯＳ型半導体装置の検査方法の一
例、そして、その検査方法の対象となる半導体装置のシ
ュミット入力バッファを図４および５に基づいて説明す
る。図４の回路図に示すように、このＭＯＳ型半導体装
置は、シュミット入力バッファＡと検査用の出力バッフ
ァＢとを備えている。シュミット入力バッファＡは初段
インバータ１、２段目のインバータ２、３段目のインバ
ータ３、そしてシュミットヒステリシス幅を持たせるた
めのフィードバックインバータ４から構成されている。
出力バッファＢは初段インバータ１２と最終段インバー
タ１３とで構成されている。
例、そして、その検査方法の対象となる半導体装置のシ
ュミット入力バッファを図４および５に基づいて説明す
る。図４の回路図に示すように、このＭＯＳ型半導体装
置は、シュミット入力バッファＡと検査用の出力バッフ
ァＢとを備えている。シュミット入力バッファＡは初段
インバータ１、２段目のインバータ２、３段目のインバ
ータ３、そしてシュミットヒステリシス幅を持たせるた
めのフィードバックインバータ４から構成されている。
出力バッファＢは初段インバータ１２と最終段インバー
タ１３とで構成されている。
【０００４】図４において、７はシュミット入力バッフ
ァＡの入力端子であり、初段インバータ１の入力に接続
されている。８は入力バッファＡの２段目のインバータ
２の入力とフィードバックインバータ４の出力とが接続
するノードを示している。９は入力バッファＡの出力と
他の回路部分との接続路、１４は出力バッファＢの出力
に接続された外部観測用端子を示している。
ァＡの入力端子であり、初段インバータ１の入力に接続
されている。８は入力バッファＡの２段目のインバータ
２の入力とフィードバックインバータ４の出力とが接続
するノードを示している。９は入力バッファＡの出力と
他の回路部分との接続路、１４は出力バッファＢの出力
に接続された外部観測用端子を示している。
【０００５】このＭＯＳ型半導体装置のシュミット入力
バッファのスイッチング電圧とヒステリシス幅の検査を
行うに際し、入力バッファＡの入力端子７に電圧印加装
置を接続し、出力バッファＢの出力端子、つまり外部観
測用端子１４に電圧測定装置を接続する。
バッファのスイッチング電圧とヒステリシス幅の検査を
行うに際し、入力バッファＡの入力端子７に電圧印加装
置を接続し、出力バッファＢの出力端子、つまり外部観
測用端子１４に電圧測定装置を接続する。
【０００６】まず、シュミット入力バッファＡのＬレベ
ルからＨレベルへのスイッチング電圧を測定するために
は、図５（ａ）に示すシュミット入力バッファ入力電圧
のうち、期間Ｔ１からＴ７までの段階的に上昇する電圧
を電圧印加装置からシュミット入力バッファ入力端子７
に順次印加する。入力電圧が段階的に変化するに伴い、
シュミット入力バッファＡの２段目のインバータ２の入
力端子とフィードバックインバータ４の出力とが接続す
るノード８には図５（ｂ）に示すような電圧波形が得ら
れる。そして、３段目のインバータ３の出力、すなわ
ち、接続路９には図５（ｃ）に示すような電圧波形が出
力され、この信号が出力バッファＢを通って少し遅延し
た図５（ｄ）に示すような電圧波形が最終的に外部観測
用端子１４に得られる。図５（ａ）の期間Ｔ１からＴ７
までの各タイミングで入力電圧が変化する度に、外部観
測用端子１４の出力電圧がＨレベルからＬレベルに変化
するかどうかチェックされる。
ルからＨレベルへのスイッチング電圧を測定するために
は、図５（ａ）に示すシュミット入力バッファ入力電圧
のうち、期間Ｔ１からＴ７までの段階的に上昇する電圧
を電圧印加装置からシュミット入力バッファ入力端子７
に順次印加する。入力電圧が段階的に変化するに伴い、
シュミット入力バッファＡの２段目のインバータ２の入
力端子とフィードバックインバータ４の出力とが接続す
るノード８には図５（ｂ）に示すような電圧波形が得ら
れる。そして、３段目のインバータ３の出力、すなわ
ち、接続路９には図５（ｃ）に示すような電圧波形が出
力され、この信号が出力バッファＢを通って少し遅延し
た図５（ｄ）に示すような電圧波形が最終的に外部観測
用端子１４に得られる。図５（ａ）の期間Ｔ１からＴ７
までの各タイミングで入力電圧が変化する度に、外部観
測用端子１４の出力電圧がＨレベルからＬレベルに変化
するかどうかチェックされる。
【０００７】このようにして、どのタイミングで、つま
り、入力電圧がどのレベルに変化したときに出力電圧が
ＨレベルからＬレベルに変化するかが検出される。図５
に示した電圧波形の例では、期間Ｔ４において出力電圧
がＨレベルからＬレベルに変化している。したがって、
この場合、ＭＯＳ型半導体装置のシュミット入力バッフ
ァの立ち上がり時のスイッチング電圧Ｔｔ+ は期間Ｔ４
における入力電圧値と判定することができる。
り、入力電圧がどのレベルに変化したときに出力電圧が
ＨレベルからＬレベルに変化するかが検出される。図５
に示した電圧波形の例では、期間Ｔ４において出力電圧
がＨレベルからＬレベルに変化している。したがって、
この場合、ＭＯＳ型半導体装置のシュミット入力バッフ
ァの立ち上がり時のスイッチング電圧Ｔｔ+ は期間Ｔ４
における入力電圧値と判定することができる。
【０００８】また、シュミット入力バッファＡのＨレベ
ルからＬレベルへのスイッチング電圧を測定するために
は、図５（ａ）に示すシュミット入力バッファ入力電圧
のうち、期間Ｔ７からＴ１３までの段階的に下降する電
圧を電圧印加装置からシュミット入力バッファ入力端子
７に順次印加して、上述の手順と同様に行えばよい。図
５に示した電圧波形の例では、期間Ｔ１２において出力
電圧がＬレベルからＨレベルに変化している。したがっ
て、この場合、ＭＯＳ型半導体装置のシュミット入力バ
ッファの立ち下がり時のスイッチング電圧Ｖｔ- は期間
Ｔ１２における入力電圧値と判定することができる。以
上のようにして測定された入力立ち上がり時のスイッチ
ング電圧Ｖｔ+ と入力立ち下がり時のスイッチング電圧
Ｖｔ- との差（Ｖｔ+ − Ｖｔ-）がヒステリシス幅に相
当する。
ルからＬレベルへのスイッチング電圧を測定するために
は、図５（ａ）に示すシュミット入力バッファ入力電圧
のうち、期間Ｔ７からＴ１３までの段階的に下降する電
圧を電圧印加装置からシュミット入力バッファ入力端子
７に順次印加して、上述の手順と同様に行えばよい。図
５に示した電圧波形の例では、期間Ｔ１２において出力
電圧がＬレベルからＨレベルに変化している。したがっ
て、この場合、ＭＯＳ型半導体装置のシュミット入力バ
ッファの立ち下がり時のスイッチング電圧Ｖｔ- は期間
Ｔ１２における入力電圧値と判定することができる。以
上のようにして測定された入力立ち上がり時のスイッチ
ング電圧Ｖｔ+ と入力立ち下がり時のスイッチング電圧
Ｖｔ- との差（Ｖｔ+ − Ｖｔ-）がヒステリシス幅に相
当する。
【０００９】なお、図４（ａ）に示した段階的に変化す
る入力電圧波形は、実際には、量子化誤差を少なくする
ためにもっと細かいステップで変化する電圧波形が使用
される。
る入力電圧波形は、実際には、量子化誤差を少なくする
ためにもっと細かいステップで変化する電圧波形が使用
される。
【００１０】
【発明が解決しようとする課題】上述した従来の入力ス
イッチング電圧測定方法は、半導体装置の論理動作の遷
移を外部観測用端子を用いて観測することによって入力
バッファのスイッチング電圧を測定するものであるの
で、半導体装置に外部観測用端子を設けることが必須の
条件である。しかし、このような外部観測用端子を設け
ることが設計上の制限等により難しい場合がある。
イッチング電圧測定方法は、半導体装置の論理動作の遷
移を外部観測用端子を用いて観測することによって入力
バッファのスイッチング電圧を測定するものであるの
で、半導体装置に外部観測用端子を設けることが必須の
条件である。しかし、このような外部観測用端子を設け
ることが設計上の制限等により難しい場合がある。
【００１１】そこで、本発明は、このような外部観測用
端子が無くても入力バッファの検査が可能な入力バッフ
ァ回路を提供することを目的とする。
端子が無くても入力バッファの検査が可能な入力バッフ
ァ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】この目的を達成するため
に、本発明によるシュミット入力バッファ回路は、シュ
ミット入力バッファの入力端子が第１のインバータに接
続され、第１のインバータの出力が第１のトランスファ
ーゲートを介して第２のインバータに接続され、第２の
インバータの出力が第３のインバータを介して第２のイ
ンバータの入力に戻され、さらに第３のインバータの出
力が第２のトランスファーゲートを介して入力端子に接
続されていることを特徴とする。
に、本発明によるシュミット入力バッファ回路は、シュ
ミット入力バッファの入力端子が第１のインバータに接
続され、第１のインバータの出力が第１のトランスファ
ーゲートを介して第２のインバータに接続され、第２の
インバータの出力が第３のインバータを介して第２のイ
ンバータの入力に戻され、さらに第３のインバータの出
力が第２のトランスファーゲートを介して入力端子に接
続されていることを特徴とする。
【００１３】また、このようなシュミット入力バッファ
回路の本発明による検査方法にあっては、スイッチング
電圧を測定するために、 イ）第１期間で第１のトランスファーゲートをオン状態
に、第２のトランスファーゲートをオフ状態にして前記
シュミット入力バッファの入力端子に可変電圧を印加
し、 ロ）第２期間で第１のトランスファーゲートをオフ状態
にし、 ハ）第３の期間で第２のトランスファーゲートをオン状
態にして第２および第３のインバータでラッチされてい
た電圧を入力端子から検出する３段階の操作を、１サイ
クルごとに前記可変電圧を段階的に変化させながら繰り
返し、前記入力端子から検出された電圧が変化したとき
の前記可変電圧をシュミット入力バッファ回路の入力ス
イッチング電圧と判定する。
回路の本発明による検査方法にあっては、スイッチング
電圧を測定するために、 イ）第１期間で第１のトランスファーゲートをオン状態
に、第２のトランスファーゲートをオフ状態にして前記
シュミット入力バッファの入力端子に可変電圧を印加
し、 ロ）第２期間で第１のトランスファーゲートをオフ状態
にし、 ハ）第３の期間で第２のトランスファーゲートをオン状
態にして第２および第３のインバータでラッチされてい
た電圧を入力端子から検出する３段階の操作を、１サイ
クルごとに前記可変電圧を段階的に変化させながら繰り
返し、前記入力端子から検出された電圧が変化したとき
の前記可変電圧をシュミット入力バッファ回路の入力ス
イッチング電圧と判定する。
【００１４】さらに、上記方法において、可変電圧を段
階的に上昇させることによって測定された立上がり時の
入力スイッチング電圧と、可変電圧を段階的に下降させ
ることによって測定された立上がり時の入力スイッチン
グ電圧との差をヒステリシス幅と判定する。
階的に上昇させることによって測定された立上がり時の
入力スイッチング電圧と、可変電圧を段階的に下降させ
ることによって測定された立上がり時の入力スイッチン
グ電圧との差をヒステリシス幅と判定する。
【００１５】このような本発明のシュミット入力バッフ
ァ回路とその検査方法によれば、入力端子をいわば時分
割で外部観測用端子としても用いることができるので、
専用の外部観測用端子を別途設けることなくシュミット
入力バッファの入力スイッチング電圧およびヒステリシ
ス幅の検査をすることができる。
ァ回路とその検査方法によれば、入力端子をいわば時分
割で外部観測用端子としても用いることができるので、
専用の外部観測用端子を別途設けることなくシュミット
入力バッファの入力スイッチング電圧およびヒステリシ
ス幅の検査をすることができる。
【００１６】
【発明の実施の形態】以下、本発明の好ましい実施形態
について図１〜３を参照しながら説明する。図１に示す
ように、本実施形態のシュミット入力バッファ回路は、
図４の従来例のような検査用の出力バッファＢや外部観
測用端子１４を備えていない。その代わりに、第１及び
第２のトランスファーゲート５，６とそれぞれの開閉制
御を行う制御信号用の入力端子（以下、「制御信号端
子」という）１０，１１とを備えている。第１のトラン
スファーゲート５は初段インバータ１と２段目のインバ
ータ２との間に介装され、第２のトランスファーゲート
６はヒステリシス用インバータ４の出力と入力端子７と
の間に接続されている。したがってノード８には、２段
目のインバータ２の入力、ヒステリシス用インバータ４
の出力、そして第１及び第２のトランスファーゲート
５，６が接続されている。他の構成については図４の従
来例と同様であるので説明を省略する。
について図１〜３を参照しながら説明する。図１に示す
ように、本実施形態のシュミット入力バッファ回路は、
図４の従来例のような検査用の出力バッファＢや外部観
測用端子１４を備えていない。その代わりに、第１及び
第２のトランスファーゲート５，６とそれぞれの開閉制
御を行う制御信号用の入力端子（以下、「制御信号端
子」という）１０，１１とを備えている。第１のトラン
スファーゲート５は初段インバータ１と２段目のインバ
ータ２との間に介装され、第２のトランスファーゲート
６はヒステリシス用インバータ４の出力と入力端子７と
の間に接続されている。したがってノード８には、２段
目のインバータ２の入力、ヒステリシス用インバータ４
の出力、そして第１及び第２のトランスファーゲート
５，６が接続されている。他の構成については図４の従
来例と同様であるので説明を省略する。
【００１７】本実施形態の回路では、第１のトランスフ
ァーゲート５は、２段目のインバータ２とヒステリシス
用インバータ４とで構成されるデータ保持回路（即ち、
ラッチ回路）に初段インバータ１の出力を与えるタイミ
ングを制御するのに用いられている。また、第２のトラ
ンスファーゲート６は、上記のインバータ２および４か
らなるラッチ回路で保持されたデータをシュミット入力
バッファＡの入力端子７から読み出すためのスイッチと
して機能する。
ァーゲート５は、２段目のインバータ２とヒステリシス
用インバータ４とで構成されるデータ保持回路（即ち、
ラッチ回路）に初段インバータ１の出力を与えるタイミ
ングを制御するのに用いられている。また、第２のトラ
ンスファーゲート６は、上記のインバータ２および４か
らなるラッチ回路で保持されたデータをシュミット入力
バッファＡの入力端子７から読み出すためのスイッチと
して機能する。
【００１８】このように構成されたシュミット入力バッ
ファの検査は次のように行われる。まず、シュミット入
力バッファの立ち上がり時のスイッチング電圧を検査す
る際の各部の波形を図２に示す。図２（ａ）はシュミッ
ト入力バッファの入力端子７に加えられる電圧波形、図
２（ｂ）は第１のトランスファーゲート５の制御信号端
子１０に加えられる電圧波形、図２（ｃ）は第２のトラ
ンスファーゲート６の制御信号端子１１に加えられる電
圧波形をそれぞれ示す。図２（ｄ）はノード８の電圧波
形、即ちインバータ２および４でラッチされた電圧の波
形を示す。図２（ｅ）はシュミット入力バッファの出力
９の電圧波形である。また、図２（ａ）において、各期
間に付された“ｉｎ”は入力端子７が入力モードである
ことを示し、“Ｚ”はハイインピーダンス（フローティ
ング）状態であることを示し、“ｏｕｔ”は出力モード
であることを示している。
ファの検査は次のように行われる。まず、シュミット入
力バッファの立ち上がり時のスイッチング電圧を検査す
る際の各部の波形を図２に示す。図２（ａ）はシュミッ
ト入力バッファの入力端子７に加えられる電圧波形、図
２（ｂ）は第１のトランスファーゲート５の制御信号端
子１０に加えられる電圧波形、図２（ｃ）は第２のトラ
ンスファーゲート６の制御信号端子１１に加えられる電
圧波形をそれぞれ示す。図２（ｄ）はノード８の電圧波
形、即ちインバータ２および４でラッチされた電圧の波
形を示す。図２（ｅ）はシュミット入力バッファの出力
９の電圧波形である。また、図２（ａ）において、各期
間に付された“ｉｎ”は入力端子７が入力モードである
ことを示し、“Ｚ”はハイインピーダンス（フローティ
ング）状態であることを示し、“ｏｕｔ”は出力モード
であることを示している。
【００１９】図２に示すように、最初の期間Ｔ０におい
て、シュミット入力バッファの入力端子７には０Ｖが加
えられる。この時、第１のトランスファーゲートはＨレ
ベルの制御信号によってオン状態にあり、初段インバー
タ１の出力と２段目インバータ２の入力とが接続されて
いる。また、第２のトランスファーゲートはＬレベルの
制御信号によってオフ状態にあり、ヒステリシス用イン
バータ４の出力と入力端子７とが解放状態になってる。
第１及び第２のトランスファーゲートが上記の状態のと
き、シュミット入力バッファは通常動作モードである。
２段目のインバータ２とシュミットヒステリシス用のイ
ンバータ４でラッチされた電圧、即ちノード８の電圧
は、入力端子７の印加電圧がスイッチング電圧より低い
ので、Ｈレベルのままである。従ってシュミット入力バ
ッファＡの最終段インバータ９の出力電圧もＨレベルの
ままである。
て、シュミット入力バッファの入力端子７には０Ｖが加
えられる。この時、第１のトランスファーゲートはＨレ
ベルの制御信号によってオン状態にあり、初段インバー
タ１の出力と２段目インバータ２の入力とが接続されて
いる。また、第２のトランスファーゲートはＬレベルの
制御信号によってオフ状態にあり、ヒステリシス用イン
バータ４の出力と入力端子７とが解放状態になってる。
第１及び第２のトランスファーゲートが上記の状態のと
き、シュミット入力バッファは通常動作モードである。
２段目のインバータ２とシュミットヒステリシス用のイ
ンバータ４でラッチされた電圧、即ちノード８の電圧
は、入力端子７の印加電圧がスイッチング電圧より低い
ので、Ｈレベルのままである。従ってシュミット入力バ
ッファＡの最終段インバータ９の出力電圧もＨレベルの
ままである。
【００２０】次の期間Ｔ１において、第１のトランスフ
ァーゲート５の制御信号がＨレベルからＬレベルに変化
している。従って、第１のトランスファーゲートはオフ
状態であり、初段インバータ１の出力と２段目インバー
タ２の入力との接続が断たれた状態になっている。つま
り、シュミット入力バッファの入力端子７に与えられる
電圧は２段目インバータ以降に伝えられない。従って、
ノード８の電圧や出力９の電圧に変化はない。
ァーゲート５の制御信号がＨレベルからＬレベルに変化
している。従って、第１のトランスファーゲートはオフ
状態であり、初段インバータ１の出力と２段目インバー
タ２の入力との接続が断たれた状態になっている。つま
り、シュミット入力バッファの入力端子７に与えられる
電圧は２段目インバータ以降に伝えられない。従って、
ノード８の電圧や出力９の電圧に変化はない。
【００２１】次の期間Ｔ２に移行すると、第２のトラン
スファーゲート６の制御信号がＬからＨに変化する。こ
のため、第２のトランスファーゲートはオン状態にな
り、ヒステリシス用インバータ４の出力が入力端子７に
接続される。この期間に入力端子７の電圧を測定すれ
ば、インバータ２および４からなるラッチ回路の電圧を
知ることができる。Ｔ２で得られるラッチ回路の電圧
は、Ｔ０でのノード８の電圧、つまりＨレベルである。
スファーゲート６の制御信号がＬからＨに変化する。こ
のため、第２のトランスファーゲートはオン状態にな
り、ヒステリシス用インバータ４の出力が入力端子７に
接続される。この期間に入力端子７の電圧を測定すれ
ば、インバータ２および４からなるラッチ回路の電圧を
知ることができる。Ｔ２で得られるラッチ回路の電圧
は、Ｔ０でのノード８の電圧、つまりＨレベルである。
【００２２】期間Ｔ３以降は、上記のようなＴ０〜Ｔ２
までの動作を、入力端子７の印加電圧をステップアップ
しながら繰り返していくことになる。そして、入力端子
７の印加電圧がスイッチング電圧Ｖｔ+ を越えると、図
２（ｄ）及び（ｅ）に示すように、シュミット入力バッ
ファのスイッチング動作が発生する。図２の例では期間
Ｔ９に移行した時に、このスイッチング動作が発生して
いる。
までの動作を、入力端子７の印加電圧をステップアップ
しながら繰り返していくことになる。そして、入力端子
７の印加電圧がスイッチング電圧Ｖｔ+ を越えると、図
２（ｄ）及び（ｅ）に示すように、シュミット入力バッ
ファのスイッチング動作が発生する。図２の例では期間
Ｔ９に移行した時に、このスイッチング動作が発生して
いる。
【００２３】期間Ｔ９では、既述の期間Ｔ０と同様にシ
ュミット入力バッファＡが通常動作モードであり、入力
電圧は２段目のインバータ２へ伝達される。そして２段
目のインバータ２とシュミットヒステリシス用インバー
タ４でラッチされていた電圧をＨレベルからＬレベルに
反転させる。次の期間Ｔ１０では第１のトランスファー
ゲート５がオフ状態になり、初段インバータ１の出力と
２段目インバータ２の入力との接続が断たれる。さらに
次の期間Ｔ１１では第２のトランスファーゲート６がオ
ン状態となり、ヒステリシス用インバータ４と入力端子
７とが接続状態になる。この期間に入力端子７の電圧を
測定すれば、得られる電圧はそれまでのＨレベルからＬ
レベルに変化していることがわかる。
ュミット入力バッファＡが通常動作モードであり、入力
電圧は２段目のインバータ２へ伝達される。そして２段
目のインバータ２とシュミットヒステリシス用インバー
タ４でラッチされていた電圧をＨレベルからＬレベルに
反転させる。次の期間Ｔ１０では第１のトランスファー
ゲート５がオフ状態になり、初段インバータ１の出力と
２段目インバータ２の入力との接続が断たれる。さらに
次の期間Ｔ１１では第２のトランスファーゲート６がオ
ン状態となり、ヒステリシス用インバータ４と入力端子
７とが接続状態になる。この期間に入力端子７の電圧を
測定すれば、得られる電圧はそれまでのＨレベルからＬ
レベルに変化していることがわかる。
【００２４】結局、期間Ｔ２，Ｔ５，Ｔ８，Ｔ１１，…
……において得られる電圧を監視しながら上記の手順を
行うことにより、その電圧がＨレベルからＬレベルに変
化したときにシュミット入力バッファのスイッチング動
作が発生したことを知ることができ、そのときの入力電
圧（Ｔ９における印加電圧）が、シュミット入力バッフ
ァＡの立ち上がり時のスイッチング電圧ということにな
る。
……において得られる電圧を監視しながら上記の手順を
行うことにより、その電圧がＨレベルからＬレベルに変
化したときにシュミット入力バッファのスイッチング動
作が発生したことを知ることができ、そのときの入力電
圧（Ｔ９における印加電圧）が、シュミット入力バッフ
ァＡの立ち上がり時のスイッチング電圧ということにな
る。
【００２５】次に，シュミット入力バッファの立ち下が
り時のスイッチング電圧を検査する際の各部の波形を図
３に示す。図３（ａ）はシュミット入力バッファの入力
端子７に加えられる電圧波形、図３（ｂ）は第１のトラ
ンスファーゲート５の制御信号端子１０に加えられる電
圧波形、図３（ｃ）は第２のトランスファーゲート６の
制御信号端子１１に加えられる電圧波形をそれぞれ示
す。図３（ｄ）はノード８の電圧波形、即ちインバータ
２および４でラッチされた電圧の波形を示す。図３
（ｅ）はシュミット入力バッファの出力９の電圧波形で
ある。
り時のスイッチング電圧を検査する際の各部の波形を図
３に示す。図３（ａ）はシュミット入力バッファの入力
端子７に加えられる電圧波形、図３（ｂ）は第１のトラ
ンスファーゲート５の制御信号端子１０に加えられる電
圧波形、図３（ｃ）は第２のトランスファーゲート６の
制御信号端子１１に加えられる電圧波形をそれぞれ示
す。図３（ｄ）はノード８の電圧波形、即ちインバータ
２および４でラッチされた電圧の波形を示す。図３
（ｅ）はシュミット入力バッファの出力９の電圧波形で
ある。
【００２６】図３に示すように、最初の期間Ｔ０におい
て、シュミット入力バッファの入力端子７には電源電圧
と同じ電圧（例えば５Ｖ）を印加する。この時、前述の
立ち上がり時のスイッチング電圧の測定（図２）の場合
と同様に、シュミット入力バッファＡは通常動作モード
である。２段目のインバータ２とヒステリシス用インバ
ータ４ＴＯでラッチされた電圧（ノード８の電圧）は、
入力端子７の印加電圧がスイッチング電圧より高いの
で、Ｌレベルを維持する。従ってシュミット入力バッフ
ァＡの最終段インバータ９の出力電圧もＬレベルのまま
である。
て、シュミット入力バッファの入力端子７には電源電圧
と同じ電圧（例えば５Ｖ）を印加する。この時、前述の
立ち上がり時のスイッチング電圧の測定（図２）の場合
と同様に、シュミット入力バッファＡは通常動作モード
である。２段目のインバータ２とヒステリシス用インバ
ータ４ＴＯでラッチされた電圧（ノード８の電圧）は、
入力端子７の印加電圧がスイッチング電圧より高いの
で、Ｌレベルを維持する。従ってシュミット入力バッフ
ァＡの最終段インバータ９の出力電圧もＬレベルのまま
である。
【００２７】以下、立ち上がり時のスイッチング電圧の
検査（図２）の場合と同様に、期間Ｔ１では第１のトラ
ンスファーゲート５をオフ状態とし、期間Ｔ２では第２
のトランスファーゲート６をオン状態とすることによ
り、シュミット入力バッファの入力端子７に外部観測用
測定端子としての機能を兼ねさせることができる。図３
の例では、期間Ｔ９に移行した時に入力端子７の印加電
圧がスイッチング電圧Ｖｔ- を越えてシュミット入力バ
ッファのスイッチング動作が発生している。そしてスイ
ッチング動作が発生したことは、２段目のインバータ２
とシュミットヒステリシス用インバータ４でラッチされ
た電圧が入力端子７に現れる期間Ｔ１１で検出すること
ができる。このときの入力電圧（Ｔ９における印加電
圧）が、シュミット入力バッファＡの立ち下がり時のス
イッチング電圧ということになる。
検査（図２）の場合と同様に、期間Ｔ１では第１のトラ
ンスファーゲート５をオフ状態とし、期間Ｔ２では第２
のトランスファーゲート６をオン状態とすることによ
り、シュミット入力バッファの入力端子７に外部観測用
測定端子としての機能を兼ねさせることができる。図３
の例では、期間Ｔ９に移行した時に入力端子７の印加電
圧がスイッチング電圧Ｖｔ- を越えてシュミット入力バ
ッファのスイッチング動作が発生している。そしてスイ
ッチング動作が発生したことは、２段目のインバータ２
とシュミットヒステリシス用インバータ４でラッチされ
た電圧が入力端子７に現れる期間Ｔ１１で検出すること
ができる。このときの入力電圧（Ｔ９における印加電
圧）が、シュミット入力バッファＡの立ち下がり時のス
イッチング電圧ということになる。
【００２８】以上のようにして求められた立ち上がり時
のスイッチング電圧Ｖｔ+ と立ち下がり時のスイッチン
グ電圧Ｖｔ- との差がシュミット入力バッファＡのヒス
テリシス幅ととして求められる。
のスイッチング電圧Ｖｔ+ と立ち下がり時のスイッチン
グ電圧Ｖｔ- との差がシュミット入力バッファＡのヒス
テリシス幅ととして求められる。
【００２９】尚、上記の実施形態において、第１のトラ
ンスファーゲート５をオフにする期間Ｔ１，Ｔ４，Ｔ
７，……において、それまでの印加電圧が継続して入力
端子７に印加されていても測定には影響ない。また、上
記の実施形態では説明の都合上、図２及び３に示すよう
に、入力端子７の印加電圧の変化ステップを大きくとっ
ているが、量子化誤差を小さくして測定精度を上げるた
めには、もっと細かいステップ幅にすることが好まし
い。
ンスファーゲート５をオフにする期間Ｔ１，Ｔ４，Ｔ
７，……において、それまでの印加電圧が継続して入力
端子７に印加されていても測定には影響ない。また、上
記の実施形態では説明の都合上、図２及び３に示すよう
に、入力端子７の印加電圧の変化ステップを大きくとっ
ているが、量子化誤差を小さくして測定精度を上げるた
めには、もっと細かいステップ幅にすることが好まし
い。
【００３０】
【発明の効果】以上のように、本発明のシュミット入力
バッファ回路とその検査方法によれば、検査時に入力端
子を時分割で外部観測用端子として用いることができる
ので、専用の外部観測用端子を別途設けることなくシュ
ミット入力バッファのスイッチング電圧およびヒステリ
シス幅の検査をすることができる。
バッファ回路とその検査方法によれば、検査時に入力端
子を時分割で外部観測用端子として用いることができる
ので、専用の外部観測用端子を別途設けることなくシュ
ミット入力バッファのスイッチング電圧およびヒステリ
シス幅の検査をすることができる。
【図１】本発明の実施形態に係るシュミット入力バッフ
ァ回路の回路図
ァ回路の回路図
【図２】図１の回路の立ち上がりスイッチング電圧検査
時の各部の波形を示す図 （ａ）シュミット入力バッファの入力電圧波形 （ｂ）第１のトランスファーゲートの制御信号の電圧波
形 （ｃ）第２のトランスファーゲートの制御信号の電圧波
形 （ｄ）第２および第３のインバータでラッチされた電圧
の波形 （ｅ）シュミット入力バッファの最終段インバータの出
力電圧波形
時の各部の波形を示す図 （ａ）シュミット入力バッファの入力電圧波形 （ｂ）第１のトランスファーゲートの制御信号の電圧波
形 （ｃ）第２のトランスファーゲートの制御信号の電圧波
形 （ｄ）第２および第３のインバータでラッチされた電圧
の波形 （ｅ）シュミット入力バッファの最終段インバータの出
力電圧波形
【図３】図１の回路の立ち下がりスイッチング電圧検査
時の各部の波形を示す図 （ａ）シュミット入力バッファの入力電圧波形 （ｂ）第１のトランスファーゲートの制御信号の電圧波
形 （ｃ）第２のトランスファーゲートの制御信号の電圧波
形 （ｄ）第２および第３のインバータでラッチされた電圧
の波形 （ｅ）シュミット入力バッファの最終段インバータの出
力電圧波形
時の各部の波形を示す図 （ａ）シュミット入力バッファの入力電圧波形 （ｂ）第１のトランスファーゲートの制御信号の電圧波
形 （ｃ）第２のトランスファーゲートの制御信号の電圧波
形 （ｄ）第２および第３のインバータでラッチされた電圧
の波形 （ｅ）シュミット入力バッファの最終段インバータの出
力電圧波形
【図４】従来のシュミット入力バッファ回路の回路図
【図５】図４の回路における各部の波形を示す図 （ａ）シュミット入力バッファの入力電圧波形 （ｂ）シュミット入力バッファの初段インバータの出力
電圧波形 （ｃ）シュミット入力バッファの最終段インバータの出
力電圧波形 （ｄ）外部観測用端子における出力電圧波形
電圧波形 （ｃ）シュミット入力バッファの最終段インバータの出
力電圧波形 （ｄ）外部観測用端子における出力電圧波形
Ａ シュミット入力バッファ Ｂ 出力バッファ １ 初段インバータ ２ ２段目インバータ ３ ３段目インバータ ４ シュミットヒステリシス用インバータ ５ 第１のトランスファーゲート ６ 第２のトランスファーゲート ７ シュミット入力バッファ入力端子 ８ 接続ノード ９ 入力バッファの出力と他の回路部分との接続路 １０ 第１トランスファーゲートの制御信号端子 １１ 第２トランスファーゲートの制御信号端子 １２ 出力バッファの初段インバータ １３ 出力バッファの最終段インバータ １４ 外部観測用端子
Claims (3)
- 【請求項１】 シュミット入力バッファの入力端子が第
１のインバータに接続され、第１のインバータの出力が
第１のトランスファーゲートを介して第２のインバータ
に接続され、第２のインバータの出力が第３のインバー
タを介して第２のインバータの入力に戻され、さらに第
３のインバータの出力が第２のトランスファーゲートを
介して前記入力端子に接続されていることを特徴とする
半導体装置のシュミット入力バッファ回路。 - 【請求項２】 請求項１記載のシュミット入力バッファ
回路のスイッチング電圧を測定するために、 イ）第１期間で第１のトランスファーゲートをオン状態
に、第２のトランスファーゲートをオフ状態にして前記
シュミット入力バッファの入力端子に可変電圧を印加
し、 ロ）第２期間で第１のトランスファーゲートをオフ状態
にし、 ハ）第３の期間で第２のトランスファーゲートをオン状
態にして第２および第３のインバータでラッチされてい
た電圧を入力端子から検出する３段階の操作を、１サイ
クルごとに前記可変電圧を段階的に変化させながら繰り
返し、前記入力端子から検出された電圧が変化したとき
の前記可変電圧をシュミット入力バッファ回路の入力ス
イッチング電圧と判定するするシュミット入力バッファ
回路の検査方法。 - 【請求項３】 請求項２記載の方法において可変電圧を
段階的に上昇させることによって測定された立上がり時
の入力スイッチング電圧と、可変電圧を段階的に下降さ
せることによって測定された立上がり時の入力スイッチ
ング電圧との差をヒステリシス幅と判定するシュミット
入力バッファ回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021157A JPH09214296A (ja) | 1996-02-07 | 1996-02-07 | 半導体装置のシュミット入力バッファ回路とその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021157A JPH09214296A (ja) | 1996-02-07 | 1996-02-07 | 半導体装置のシュミット入力バッファ回路とその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214296A true JPH09214296A (ja) | 1997-08-15 |
Family
ID=12047086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021157A Pending JPH09214296A (ja) | 1996-02-07 | 1996-02-07 | 半導体装置のシュミット入力バッファ回路とその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214296A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6824307B2 (en) * | 2000-12-12 | 2004-11-30 | Harris Corporation | Temperature sensor and related methods |
| JP2010010193A (ja) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | 半導体装置及び半導体装置の入力回路の閾値の測定方法 |
| CN117289116A (zh) * | 2023-11-27 | 2023-12-26 | 成都锐成芯微科技股份有限公司 | 一种施密特触发器的测试方法 |
-
1996
- 1996-02-07 JP JP8021157A patent/JPH09214296A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6824307B2 (en) * | 2000-12-12 | 2004-11-30 | Harris Corporation | Temperature sensor and related methods |
| JP2010010193A (ja) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | 半導体装置及び半導体装置の入力回路の閾値の測定方法 |
| CN117289116A (zh) * | 2023-11-27 | 2023-12-26 | 成都锐成芯微科技股份有限公司 | 一种施密特触发器的测试方法 |
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