JP2859189B2 - タイミングエラー検出回路 - Google Patents
タイミングエラー検出回路Info
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- JP2859189B2 JP2859189B2 JP7341635A JP34163595A JP2859189B2 JP 2859189 B2 JP2859189 B2 JP 2859189B2 JP 7341635 A JP7341635 A JP 7341635A JP 34163595 A JP34163595 A JP 34163595A JP 2859189 B2 JP2859189 B2 JP 2859189B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Tests Of Electronic Circuits (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【0001】
【発明の属する技術分野】本発明はフリップフロップ回
路などのタイミングエラー検出回路に関し、特に入力信
号やタイミング制御信号の競合等の不可領域を検出する
タイミングエラー検出回路に関する。
路などのタイミングエラー検出回路に関し、特に入力信
号やタイミング制御信号の競合等の不可領域を検出する
タイミングエラー検出回路に関する。
【0002】
【従来の技術】従来、このようなタイミングエラー検出
回路は、特開平4−335728号公報などで知られて
いるように、データを高速伝送するために、回線端末装
置や終端装置間のインターフェース回路として用いられ
ている。
回路は、特開平4−335728号公報などで知られて
いるように、データを高速伝送するために、回線端末装
置や終端装置間のインターフェース回路として用いられ
ている。
【0003】図5はかかる従来の一例を説明するための
タイミングエラー検出回路のブロック図である。図5に
示すように、このタイミングエラー検出回路11aは、
入力データ5を制御信号としてのタイミング信号6の立
ち上がり又は立ち下がりで読み込むとともに、出力デー
タ7として出力するフリップフロップ等の被測定回路1
に対して設けられるものであり、信号の競合等の不可領
域を検出する機能を備えている。つまり、被測定回路1
の出力データ7をチェックするのではなく、入力データ
5およびタイミング信号6に基ずく不可領域をチェック
するものである。この検出回路11aは、データ信号5
の立ち上がり又は立ち下がりをタイミングエラーと判定
する(いわゆる、不可領域の作成のための高周波信号を
発生させる)ために、タイミング信号6を2倍,4倍な
どに逓倍する逓倍回路34と、タイミング信号6および
逓倍回路34の逓倍出力37を入力し、データ信号5の
立ち上がり又は立ち下がりをタイミングエラーと判定す
るタイミング不可領域を作成するためめの不可領域作成
回路35と、データ信号5および不可領域作成回路35
の出力信号38を入力し、検出結果10を出力するにあ
たり、不可領域でのエラーを検出する不可領域検出回路
36とを備えている。
タイミングエラー検出回路のブロック図である。図5に
示すように、このタイミングエラー検出回路11aは、
入力データ5を制御信号としてのタイミング信号6の立
ち上がり又は立ち下がりで読み込むとともに、出力デー
タ7として出力するフリップフロップ等の被測定回路1
に対して設けられるものであり、信号の競合等の不可領
域を検出する機能を備えている。つまり、被測定回路1
の出力データ7をチェックするのではなく、入力データ
5およびタイミング信号6に基ずく不可領域をチェック
するものである。この検出回路11aは、データ信号5
の立ち上がり又は立ち下がりをタイミングエラーと判定
する(いわゆる、不可領域の作成のための高周波信号を
発生させる)ために、タイミング信号6を2倍,4倍な
どに逓倍する逓倍回路34と、タイミング信号6および
逓倍回路34の逓倍出力37を入力し、データ信号5の
立ち上がり又は立ち下がりをタイミングエラーと判定す
るタイミング不可領域を作成するためめの不可領域作成
回路35と、データ信号5および不可領域作成回路35
の出力信号38を入力し、検出結果10を出力するにあ
たり、不可領域でのエラーを検出する不可領域検出回路
36とを備えている。
【0004】すなわち、不可領域作成回路35の主たる
回路機能は、シフトレジスタであり、そのシフトレジス
タの出力を用いて、不可領域を作成している。また、こ
の不可領域検出回路36は、不可領域作成回路35で作
成したタイミングエラーと判定する不可領域の中で、デ
ータ信号5が立ち上がっているか又は立ち下がっている
かを検出する回路である。
回路機能は、シフトレジスタであり、そのシフトレジス
タの出力を用いて、不可領域を作成している。また、こ
の不可領域検出回路36は、不可領域作成回路35で作
成したタイミングエラーと判定する不可領域の中で、デ
ータ信号5が立ち上がっているか又は立ち下がっている
かを検出する回路である。
【0005】図6は図5における不可領域作成時の各種
信号のタイミング図である。図6に示すように、不可領
域作成部35で不可領域を作成するとき、例えば逓倍回
路34でタイミング信号6に対し4倍の周波数の信号3
7を発生させて使用する場合、タイミング信号6を不可
領域作成部35のシフトレジスタ(図示省略)により1
段シフトした内部信号6aと2段シフトした内部信号6
bを作成する。この内部信号6aの反転信号と内部信号
6bの論理積をとって不可領域作成部35の出力信号3
8とし、そのハイレベル部分を不可領域とする。
信号のタイミング図である。図6に示すように、不可領
域作成部35で不可領域を作成するとき、例えば逓倍回
路34でタイミング信号6に対し4倍の周波数の信号3
7を発生させて使用する場合、タイミング信号6を不可
領域作成部35のシフトレジスタ(図示省略)により1
段シフトした内部信号6aと2段シフトした内部信号6
bを作成する。この内部信号6aの反転信号と内部信号
6bの論理積をとって不可領域作成部35の出力信号3
8とし、そのハイレベル部分を不可領域とする。
【0006】この例では、タイミング信号6の4倍の周
波数の信号を逓倍回路34で発生させているが、4倍で
なければならないということはなく、より高周波の信号
を使用することも可能である。むしろ、高周波の信号を
使用した方が、不可領域を細かく設定できるので、精度
は良くなる。かかる高周波の信号を使用するときには、
それに応じたシフトレジスタを用意し、タイミング信号
6の立ち上がり又は立ち下がりに対して不可領域が発生
されるようにすればよい。
波数の信号を逓倍回路34で発生させているが、4倍で
なければならないということはなく、より高周波の信号
を使用することも可能である。むしろ、高周波の信号を
使用した方が、不可領域を細かく設定できるので、精度
は良くなる。かかる高周波の信号を使用するときには、
それに応じたシフトレジスタを用意し、タイミング信号
6の立ち上がり又は立ち下がりに対して不可領域が発生
されるようにすればよい。
【0007】また、不可領域検出部36は、データ信号
5の立ち上がり又は立ち下がりの変化が不可領域作成部
35の出力信号38の不可領域のハイレベル出力時に起
こった場合、検出出力10としてハイレベルを出力する
機能を持っている。要するに、データ信号5の立ち上が
り又は立ち下がりに同期して、不可領域作成部35の出
力信号38を読み込む回路である。
5の立ち上がり又は立ち下がりの変化が不可領域作成部
35の出力信号38の不可領域のハイレベル出力時に起
こった場合、検出出力10としてハイレベルを出力する
機能を持っている。要するに、データ信号5の立ち上が
り又は立ち下がりに同期して、不可領域作成部35の出
力信号38を読み込む回路である。
【0008】このとき、データ信号5の立ち上がり又は
立ち下がりが不可領域の中にない場合、つまり被測定回
路1がタイミングエラーを発生していない場合、不可領
域検出部36は、不可領域作成部35の出力信号38の
ロウレベルを読み込む。
立ち下がりが不可領域の中にない場合、つまり被測定回
路1がタイミングエラーを発生していない場合、不可領
域検出部36は、不可領域作成部35の出力信号38の
ロウレベルを読み込む。
【0009】逆に、データ信号5の立ち上がり又は立ち
下がりが不可領域の中にある場合、つまり被測定回路1
がタイミングエラーを発生している場合、不可領域検出
部36は、不可領域作成部35の出力信号38のハイレ
ベルを読み込む。
下がりが不可領域の中にある場合、つまり被測定回路1
がタイミングエラーを発生している場合、不可領域検出
部36は、不可領域作成部35の出力信号38のハイレ
ベルを読み込む。
【0010】図7(a),(b)はそれぞれ図5におけ
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図7(a)に示す
ように、タイミングエラーが発生していないときは、デ
ータ信号5の立ち上がり又は立ち下がりが不可領域作成
部35の出力信号38のロウレベル時にある。この場合
は、不可領域検出部36の出力信号10がロウレベルに
なることを示している。
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図7(a)に示す
ように、タイミングエラーが発生していないときは、デ
ータ信号5の立ち上がり又は立ち下がりが不可領域作成
部35の出力信号38のロウレベル時にある。この場合
は、不可領域検出部36の出力信号10がロウレベルに
なることを示している。
【0011】また、図7(b)に示すように、タイミン
グエラーが発生しているときは、データ信号5の立ち上
がり又は立ち下がりが不可領域作成部35の出力信号3
8のハイレベル時にある。この場合は、不可領域検出部
36の出力信号10がハイレベルになり、タイミングエ
ラーが検出されていることを示している。
グエラーが発生しているときは、データ信号5の立ち上
がり又は立ち下がりが不可領域作成部35の出力信号3
8のハイレベル時にある。この場合は、不可領域検出部
36の出力信号10がハイレベルになり、タイミングエ
ラーが検出されていることを示している。
【0012】
【発明が解決しようとする課題】上述した従来のタイミ
ングエラー検出回路は、不可領域作成部を設けることに
より、タイミング信号に対し、データが立ち上がったり
又は立ち下がったりしたときに、タイミングエラーであ
る旨の判定を行うための不可領域を発生させている。し
かも、この不可領域の発生に際しては、タイミング信号
を逓倍する逓倍回路を用い、高周波の信号を作成する必
要がある。このため、不可領域検出部も高周波で動作さ
せることになり、不可領域検出部の消費電力を増大させ
るという欠点がある。
ングエラー検出回路は、不可領域作成部を設けることに
より、タイミング信号に対し、データが立ち上がったり
又は立ち下がったりしたときに、タイミングエラーであ
る旨の判定を行うための不可領域を発生させている。し
かも、この不可領域の発生に際しては、タイミング信号
を逓倍する逓倍回路を用い、高周波の信号を作成する必
要がある。このため、不可領域検出部も高周波で動作さ
せることになり、不可領域検出部の消費電力を増大させ
るという欠点がある。
【0013】また、不可領域作成部で不可領域を作成す
るには、シフトレジスタといった大型の回路を使用する
必要があり、不可領域検出部の素子数も大規模になると
いう欠点がある。例えば、不可領域検出部での素子数
は、少なくとも約70素子数は必要である。
るには、シフトレジスタといった大型の回路を使用する
必要があり、不可領域検出部の素子数も大規模になると
いう欠点がある。例えば、不可領域検出部での素子数
は、少なくとも約70素子数は必要である。
【0014】さらに、エラー検出の精度を向上させるた
めには、不可領域を細かく設定しなければならないとい
う問題もある。この不可領域を細かく設定するために
は、逓倍回路で発生させる周波数をより高周波にすると
同時に、それに対応したシフトレジスタを用いる必要が
ある。したがって、これらに応じた検出回路部の回路規
模の増大および消費電力の上昇が避けられないという欠
点がある。
めには、不可領域を細かく設定しなければならないとい
う問題もある。この不可領域を細かく設定するために
は、逓倍回路で発生させる周波数をより高周波にすると
同時に、それに対応したシフトレジスタを用いる必要が
ある。したがって、これらに応じた検出回路部の回路規
模の増大および消費電力の上昇が避けられないという欠
点がある。
【0015】その上、従来のタイミングエラー検出回路
は、データ信号およびタイミング信号を用いるだけであ
るので、すなわちタイミングエラーを検出する被測定回
路の出力信号をモニターしているわけではないため、被
測定回路の実際の動作を確認しているわけではない。こ
のため、不可領域作成時に、不可領域を大きく設定し、
タイミングスペックに対してマージンを持たせなければ
ならない。つまり、実際には、データ信号が読み込めて
いるタイミングであっても、エラーと判断する領域が発
生してしまうということになる。
は、データ信号およびタイミング信号を用いるだけであ
るので、すなわちタイミングエラーを検出する被測定回
路の出力信号をモニターしているわけではないため、被
測定回路の実際の動作を確認しているわけではない。こ
のため、不可領域作成時に、不可領域を大きく設定し、
タイミングスペックに対してマージンを持たせなければ
ならない。つまり、実際には、データ信号が読み込めて
いるタイミングであっても、エラーと判断する領域が発
生してしまうということになる。
【0016】本発明の目的は、かかる素子数や消費電力
の増加を招いた逓倍回路および不可領域作成部を不要に
し、直接的に被試験回路の動作確認を行えるようにする
とともに、より正確なエラー検出を実現することのでき
るタイミングエラー検出回路を提供することにある。
の増加を招いた逓倍回路および不可領域作成部を不要に
し、直接的に被試験回路の動作確認を行えるようにする
とともに、より正確なエラー検出を実現することのでき
るタイミングエラー検出回路を提供することにある。
【0017】
【課題を解決するための手段】本発明のタイミングエラ
ー検出回路は、入力データをタイミング信号の立ち上が
り又は立ち下がりに同期して読み込み、処理した結果を
第1の出力データとして出力する被測定回路のタイミン
グエラーを判定する検出回路において、前記タイミング
信号に対して遅れ時間の許容スペック値を与えるスペッ
ク挿入回路と、前記被測定回路の前記第1の出力データ
を前記スペック挿入回路の出力の立ち上がり又は立ち下
がりに同期して読み込み、前記被測定回路と同様の処理
を行って第2の出力データを出力する信号処理検出部
と、前記被測定回路および前記信号処理検出部の前記第
1,第2の出力データを入力し、前記スペック挿入回路
の出力の立ち上がり又は立ち下がりに同期して前記被測
定回路のタイミングエラーを判定する判定回路とを有し
て構成される。
ー検出回路は、入力データをタイミング信号の立ち上が
り又は立ち下がりに同期して読み込み、処理した結果を
第1の出力データとして出力する被測定回路のタイミン
グエラーを判定する検出回路において、前記タイミング
信号に対して遅れ時間の許容スペック値を与えるスペッ
ク挿入回路と、前記被測定回路の前記第1の出力データ
を前記スペック挿入回路の出力の立ち上がり又は立ち下
がりに同期して読み込み、前記被測定回路と同様の処理
を行って第2の出力データを出力する信号処理検出部
と、前記被測定回路および前記信号処理検出部の前記第
1,第2の出力データを入力し、前記スペック挿入回路
の出力の立ち上がり又は立ち下がりに同期して前記被測
定回路のタイミングエラーを判定する判定回路とを有し
て構成される。
【0018】また、本発明のタイミングエラー検出回路
におけるスペック挿入回路は、前記被測定回路の処理時
間に対応する遅延時間を発生させるための遅延回路で形
成することができる。
におけるスペック挿入回路は、前記被測定回路の処理時
間に対応する遅延時間を発生させるための遅延回路で形
成することができる。
【0019】また、本発明のタイミングエラー検出回路
における信号処理検出部は、前記被測定回路の前記第1
の出力データを読み込む際、前記スペック挿入回路の出
力をタイミング信号として読み込む1つのフリップフロ
ップ回路で形成することができる。
における信号処理検出部は、前記被測定回路の前記第1
の出力データを読み込む際、前記スペック挿入回路の出
力をタイミング信号として読み込む1つのフリップフロ
ップ回路で形成することができる。
【0020】さらに、本発明のタイミングエラー検出回
路における判定回路は、前記被測定回路の前記第1の出
力データおよび前記信号処理検出部の前記第2の出力デ
ータを入力するEX−ORゲートと、前記スペック挿入
回路の出力を所定タイミングだけ遅延させる遅延ゲート
と、前記EX−ORゲートおよび前記遅延ゲートの出力
の論理積をとるANDゲートと、前記ANDゲートの出
力を保持するとともにエラー検出信号として出力するラ
ッチ回路とで構成することができる。
路における判定回路は、前記被測定回路の前記第1の出
力データおよび前記信号処理検出部の前記第2の出力デ
ータを入力するEX−ORゲートと、前記スペック挿入
回路の出力を所定タイミングだけ遅延させる遅延ゲート
と、前記EX−ORゲートおよび前記遅延ゲートの出力
の論理積をとるANDゲートと、前記ANDゲートの出
力を保持するとともにエラー検出信号として出力するラ
ッチ回路とで構成することができる。
【0021】また、本発明のタイミングエラー検出回路
における信号処理検出部は、前記被測定回路の前記第1
の出力データを読み込む際、前記スペック挿入回路の出
力をタイミング信号として読み込み、第2の出力データ
を出力する第1のフリップフロップ回路と、前記スペッ
ク挿入回路の出力をタイミング信号として前記入力デー
タを読み込み、第3の出力データを出力する第2のフリ
ップフロップ回路とで形成し、前記判定回路は、前記被
測定回路の前記第1の出力データと前記第1,第2のフ
リップフロップ回路からの前記第2,第3の出力データ
とを入力し、前記スペック挿入回路からの前記タイミン
グ信号に同期してタイミングエラーを判定するように構
成することができる。
における信号処理検出部は、前記被測定回路の前記第1
の出力データを読み込む際、前記スペック挿入回路の出
力をタイミング信号として読み込み、第2の出力データ
を出力する第1のフリップフロップ回路と、前記スペッ
ク挿入回路の出力をタイミング信号として前記入力デー
タを読み込み、第3の出力データを出力する第2のフリ
ップフロップ回路とで形成し、前記判定回路は、前記被
測定回路の前記第1の出力データと前記第1,第2のフ
リップフロップ回路からの前記第2,第3の出力データ
とを入力し、前記スペック挿入回路からの前記タイミン
グ信号に同期してタイミングエラーを判定するように構
成することができる。
【0022】また、本発明のタイミングエラー検出回路
における判定回路は、前記被測定回路の前記第1の出力
データおよび前記信号処理検出部の前記第1のフリップ
フロップ回路の前記第2の出力データを入力する第1の
EX−ORゲートと、前記被測定回路の前記第1の出力
データおよび前記信号処理検出部の前記第2のフリップ
フロップ回路の前記第3の出力データを入力する第2の
EX−ORゲートと、前記第1および第2のEX−OR
ゲートの出力の論理和をとるORゲートと、前記スペッ
ク挿入回路の出力を所定タイミングだけ遅延させる遅延
ゲートと、前記ORゲートおよび前記遅延ゲートの出力
の論理積をとるANDゲートと、前記ANDゲートの出
力を保持するとともにエラー検出信号として出力するラ
ッチ回路とで構成することができる。
における判定回路は、前記被測定回路の前記第1の出力
データおよび前記信号処理検出部の前記第1のフリップ
フロップ回路の前記第2の出力データを入力する第1の
EX−ORゲートと、前記被測定回路の前記第1の出力
データおよび前記信号処理検出部の前記第2のフリップ
フロップ回路の前記第3の出力データを入力する第2の
EX−ORゲートと、前記第1および第2のEX−OR
ゲートの出力の論理和をとるORゲートと、前記スペッ
ク挿入回路の出力を所定タイミングだけ遅延させる遅延
ゲートと、前記ORゲートおよび前記遅延ゲートの出力
の論理積をとるANDゲートと、前記ANDゲートの出
力を保持するとともにエラー検出信号として出力するラ
ッチ回路とで構成することができる。
【0023】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を用いて詳細に説明する。
て図面を用いて詳細に説明する。
【0024】図1は本発明の一実施の形態を示すタイミ
ングエラー検出回路図である。図1に示すように、本実
施の形態におけるタイミングエラー検出回路11は、入
力データ5をタイミング信号6の立ち上がり又は立ち下
がりに同期して読み込み、処理した結果を第1の出力デ
ータ7として出力するフリップフロップ回路などの被測
定回路1のタイミングエラーを判定する回路である。こ
のエラー検出回路11は、遅延回路12などで構成し、
タイミング信号6に対して遅れ時間の許容スペック値を
与えるスペック挿入回路2と、被測定回路1の出力デー
タ7をスペック挿入回路2の出力8の立ち上がり又は立
ち下がりに同期して読み込み、被測定回路1と同様の処
理を行って出力データ9を出力する信号処理検出部3
と、被測定回路1および信号処理検出部3の出力データ
7,9を入力し、スペック挿入回路2の出力8の立ち上
がり又は立ち下がりに同期して被測定回路1のタイミン
グエラーを判定する判定回路4とを有している。
ングエラー検出回路図である。図1に示すように、本実
施の形態におけるタイミングエラー検出回路11は、入
力データ5をタイミング信号6の立ち上がり又は立ち下
がりに同期して読み込み、処理した結果を第1の出力デ
ータ7として出力するフリップフロップ回路などの被測
定回路1のタイミングエラーを判定する回路である。こ
のエラー検出回路11は、遅延回路12などで構成し、
タイミング信号6に対して遅れ時間の許容スペック値を
与えるスペック挿入回路2と、被測定回路1の出力デー
タ7をスペック挿入回路2の出力8の立ち上がり又は立
ち下がりに同期して読み込み、被測定回路1と同様の処
理を行って出力データ9を出力する信号処理検出部3
と、被測定回路1および信号処理検出部3の出力データ
7,9を入力し、スペック挿入回路2の出力8の立ち上
がり又は立ち下がりに同期して被測定回路1のタイミン
グエラーを判定する判定回路4とを有している。
【0025】かかる検出回路において、スペック挿入回
路2は、被測定回路1がタイミング信号6の立ち上がり
又は立ち下がりに同期してデータ信号5を読み込む時間
と、メタステーブル発生時の読み込み時間の遅れ、つま
りデータ信号5の変化時刻とタイミング信号6の変化時
刻とが近ずくことによって、被測定回路1の読み込み時
間が、データ信号5とタイミング信号6の変化時刻が十
分に離れているときの被測定回路1の読み込み時間に対
して遅れる現象が発生したときの遅れの許容値と、次段
のフリップフロップ回路などからなる信号処理検出部3
のタイミングスペック値の時間との和を、タイミング信
号6に対して遅延させた出力8を発生させる機能を備え
た回路である。要するに、このスペック挿入回路2は、
被測定回路1の処理時間に対応する遅延時間を発生させ
るための遅延回路12で形成したものである。
路2は、被測定回路1がタイミング信号6の立ち上がり
又は立ち下がりに同期してデータ信号5を読み込む時間
と、メタステーブル発生時の読み込み時間の遅れ、つま
りデータ信号5の変化時刻とタイミング信号6の変化時
刻とが近ずくことによって、被測定回路1の読み込み時
間が、データ信号5とタイミング信号6の変化時刻が十
分に離れているときの被測定回路1の読み込み時間に対
して遅れる現象が発生したときの遅れの許容値と、次段
のフリップフロップ回路などからなる信号処理検出部3
のタイミングスペック値の時間との和を、タイミング信
号6に対して遅延させた出力8を発生させる機能を備え
た回路である。要するに、このスペック挿入回路2は、
被測定回路1の処理時間に対応する遅延時間を発生させ
るための遅延回路12で形成したものである。
【0026】また、信号処理検出部3は、被測定回路1
の出力信号7をデータ入力として読み込む際、スペック
挿入回路2の出力8をタイミング信号として読み込む回
路であり、例えばタイミング信号の立ち上がりに同期し
てデータ信号を読み込む1つのフリップフロップ回路で
形成した回路である。このとき、被測定回路1がタイミ
ング信号の立ち下がりに同期してデータ信号を読み込む
フリップフロップ回路であった場合には、信号処理検出
部3も同様に、タイミング信号の立ち下がりに同期して
データ信号を読み込むフリップフロップ回路を用いる。
の出力信号7をデータ入力として読み込む際、スペック
挿入回路2の出力8をタイミング信号として読み込む回
路であり、例えばタイミング信号の立ち上がりに同期し
てデータ信号を読み込む1つのフリップフロップ回路で
形成した回路である。このとき、被測定回路1がタイミ
ング信号の立ち下がりに同期してデータ信号を読み込む
フリップフロップ回路であった場合には、信号処理検出
部3も同様に、タイミング信号の立ち下がりに同期して
データ信号を読み込むフリップフロップ回路を用いる。
【0027】この信号処理検出部3としては、被測定回
路1とともにフリップフロップ回路を用い、以下にその
動作を説明する。
路1とともにフリップフロップ回路を用い、以下にその
動作を説明する。
【0028】まず、初期設定として、信号処理検出部3
の出力信号9には、被測定回路1の出力信号7と同レベ
ルの信号を出力させておく。
の出力信号9には、被測定回路1の出力信号7と同レベ
ルの信号を出力させておく。
【0029】ついで、被測定回路1において、データ信
号5とタイミング信号6間でタイミングエラーが発生し
ていない場合、信号処理検出部3のデータ信号となる被
測定回路1の出力信号7の変化時刻と、タイミング信号
となる遅延回路12の出力信号8の変化時刻とは、信号
処理検出部3のタイミングスペック分の間隔を持つこと
になる。したがって、信号処理検出部3は、被測定回路
1が読み込んだデータ信号5と同じレベルの信号、すな
わち被測定回路1の出力信号7をデータ信号として、遅
延回路12で遅延された出力信号8で読み込むことにな
るので、信号処理検出部3の出力信号9には、被測定回
路1の出力信号7と同じレベルの信号が出力される。
号5とタイミング信号6間でタイミングエラーが発生し
ていない場合、信号処理検出部3のデータ信号となる被
測定回路1の出力信号7の変化時刻と、タイミング信号
となる遅延回路12の出力信号8の変化時刻とは、信号
処理検出部3のタイミングスペック分の間隔を持つこと
になる。したがって、信号処理検出部3は、被測定回路
1が読み込んだデータ信号5と同じレベルの信号、すな
わち被測定回路1の出力信号7をデータ信号として、遅
延回路12で遅延された出力信号8で読み込むことにな
るので、信号処理検出部3の出力信号9には、被測定回
路1の出力信号7と同じレベルの信号が出力される。
【0030】しかし、被測定回路1でタイミングエラー
が生じ、メタステーブルにより被測定回路1でデータ信
号5を読み込む時間が遅れた場合、信号処理検出部3の
データ信号となる被測定回路1の出力信号7の変化時刻
と、タイミング信号となる遅延回路12の出力信号8の
変化時刻とは、被測定回路1のタイミングスペック分の
間隔を満たさなくなり、信号処理検出部3はタイミング
エラーとなる。このため、信号処理検出部3では、被測
定回路1に読み込まれたデータ信号5と同じレベルが読
み込めなくなるので、その出力信号9には、被測定回路
1の出力信号7と異なるレベルが出力される。
が生じ、メタステーブルにより被測定回路1でデータ信
号5を読み込む時間が遅れた場合、信号処理検出部3の
データ信号となる被測定回路1の出力信号7の変化時刻
と、タイミング信号となる遅延回路12の出力信号8の
変化時刻とは、被測定回路1のタイミングスペック分の
間隔を満たさなくなり、信号処理検出部3はタイミング
エラーとなる。このため、信号処理検出部3では、被測
定回路1に読み込まれたデータ信号5と同じレベルが読
み込めなくなるので、その出力信号9には、被測定回路
1の出力信号7と異なるレベルが出力される。
【0031】したがって、信号処理検出部3が遅延回路
12で発生された出力信号8により動作した後に、タイ
ミングエラーが生じていない場合、被測定回路1の出力
信号7と信号処理検出部3の出力信号9とは、同じレベ
ルの信号を出力することになり、タイミングエラーが生
じていた場合には、異なるレベルの信号を出力すること
になる。
12で発生された出力信号8により動作した後に、タイ
ミングエラーが生じていない場合、被測定回路1の出力
信号7と信号処理検出部3の出力信号9とは、同じレベ
ルの信号を出力することになり、タイミングエラーが生
じていた場合には、異なるレベルの信号を出力すること
になる。
【0032】一方、判定回路4は、被測定回路1の出力
データ7および信号処理検出部3の出力データ9を入力
とし、スペック挿入回路2の出力8で規定する時間で、
両出力データ7および9のレベルが異なっていれば、判
定出力10にハイレベルを出力し、また同じであれば判
定出力10にロウレベルを出力する機能を備えたもので
ある。
データ7および信号処理検出部3の出力データ9を入力
とし、スペック挿入回路2の出力8で規定する時間で、
両出力データ7および9のレベルが異なっていれば、判
定出力10にハイレベルを出力し、また同じであれば判
定出力10にロウレベルを出力する機能を備えたもので
ある。
【0033】具体的に、この判定回路4は、被測定回路
1の出力データ7および信号処理検出部3の出力データ
9を入力するEX−ORゲート(排他的論理和)14
と、スペック挿入回路2の出力8を所定タイミングだけ
遅延させる遅延ゲート15と、EX−ORゲート14お
よび遅延ゲート15の出力の論理積をとるANDゲート
16と、このANDゲート16の出力を保持するととも
にエラー検出信号として判定出力10を出力するラッチ
回路17とで構成される。この遅延ゲート15は、信号
処理検出部3が被測定回路1の出力信号7を遅延回路1
2の出力8で読み込む時間と、信号処理検出部3の出力
信号9がEX−ORゲート14の出力信号18として伝
播する時間との和を、遅延回路12の出力信号9に対し
て遅らせて出力するものである。また、ラッチ回路17
は、ANDゲート16の出力19としてハイレベルが入
力されたときにのみ、ハイレベルがセットされる。
1の出力データ7および信号処理検出部3の出力データ
9を入力するEX−ORゲート(排他的論理和)14
と、スペック挿入回路2の出力8を所定タイミングだけ
遅延させる遅延ゲート15と、EX−ORゲート14お
よび遅延ゲート15の出力の論理積をとるANDゲート
16と、このANDゲート16の出力を保持するととも
にエラー検出信号として判定出力10を出力するラッチ
回路17とで構成される。この遅延ゲート15は、信号
処理検出部3が被測定回路1の出力信号7を遅延回路1
2の出力8で読み込む時間と、信号処理検出部3の出力
信号9がEX−ORゲート14の出力信号18として伝
播する時間との和を、遅延回路12の出力信号9に対し
て遅らせて出力するものである。また、ラッチ回路17
は、ANDゲート16の出力19としてハイレベルが入
力されたときにのみ、ハイレベルがセットされる。
【0034】かかる判定回路4の動作については、以下
のとおりである。
のとおりである。
【0035】まず、EX−ORゲート14において、そ
の入力信号である被測定回路1の出力データ7および信
号処理検出部3の出力データ9のレベルが異なる場合に
は出力信号18にハイレベルを出力し、同じ場合にはロ
ウレベルを出力する。また、ANDゲート16がEX−
ORゲート14の出力信号18を出力19に伝播するの
は、遅延ゲート15の出力20がハイレベルの時のみで
ある。つまり、信号処理検出部3が動作し、その出力9
がEX−ORゲート14の出力18に伝播された後、遅
延ゲート15の出力信号20がハイレベルとなり、AN
Dゲート16の出力19に伝播する。
の入力信号である被測定回路1の出力データ7および信
号処理検出部3の出力データ9のレベルが異なる場合に
は出力信号18にハイレベルを出力し、同じ場合にはロ
ウレベルを出力する。また、ANDゲート16がEX−
ORゲート14の出力信号18を出力19に伝播するの
は、遅延ゲート15の出力20がハイレベルの時のみで
ある。つまり、信号処理検出部3が動作し、その出力9
がEX−ORゲート14の出力18に伝播された後、遅
延ゲート15の出力信号20がハイレベルとなり、AN
Dゲート16の出力19に伝播する。
【0036】ここで、被測定回路1がタイミングエラー
を起こしていない場合、遅延ゲート15の出力20がハ
イレベルとなった時点で、被測定回路1の出力信号7と
信号処理検出部3の出力信号9は同じレベルであり、E
X−ORゲート14の出力18はロウレベルになる。つ
まり、ANDゲート16の出力19はロウレベルであ
る。
を起こしていない場合、遅延ゲート15の出力20がハ
イレベルとなった時点で、被測定回路1の出力信号7と
信号処理検出部3の出力信号9は同じレベルであり、E
X−ORゲート14の出力18はロウレベルになる。つ
まり、ANDゲート16の出力19はロウレベルであ
る。
【0037】また、被測定回路1がタイミングエラーを
起こしている場合、遅延ゲート15の出力20がハイレ
ベルとなった時点において、被測定回路1の出力信号7
と信号処理検出部3の出力信号9は異なるレベルであ
り、EX−ORゲート14の出力18はハイレベルにな
る。つまり、ANDゲート16の出力19はハイレベル
となる。
起こしている場合、遅延ゲート15の出力20がハイレ
ベルとなった時点において、被測定回路1の出力信号7
と信号処理検出部3の出力信号9は異なるレベルであ
り、EX−ORゲート14の出力18はハイレベルにな
る。つまり、ANDゲート16の出力19はハイレベル
となる。
【0038】しかるに、ANDゲート16の出力19を
入力信号とするラッチ回路17は、タイミングエラー時
のみハイレベルが入力され、判定結果出力10にハイレ
ベルを出力する。この判定結果により、被測定回路1で
のタイミングエラーが検出される。
入力信号とするラッチ回路17は、タイミングエラー時
のみハイレベルが入力され、判定結果出力10にハイレ
ベルを出力する。この判定結果により、被測定回路1で
のタイミングエラーが検出される。
【0039】なお、被測定回路1が立ち下がりで読み込
む回路であれば、遅延ゲート15の出力を反転させた回
路を使用すれば、同様に実現可能である。
む回路であれば、遅延ゲート15の出力を反転させた回
路を使用すれば、同様に実現可能である。
【0040】図2(a),(b)はそれぞれ図1におけ
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図2(a)に示す
ように、タイミングエラーを発生していないとき、判定
回路4は被測定回路1および信号処理検出部3のデータ
出力7,9を読み込み、遅延ゲート15の出力20がハ
イレベルとなったとき、同じレベルが出力されている。
つまり、ラッチ回路17の出力10はロウレベルのまま
であり、タイミングエラーが発生していないことを表わ
している。
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図2(a)に示す
ように、タイミングエラーを発生していないとき、判定
回路4は被測定回路1および信号処理検出部3のデータ
出力7,9を読み込み、遅延ゲート15の出力20がハ
イレベルとなったとき、同じレベルが出力されている。
つまり、ラッチ回路17の出力10はロウレベルのまま
であり、タイミングエラーが発生していないことを表わ
している。
【0041】ついで、図2(b)に示すように、タイミ
ングエラーを発生しているときは、被測定回路1の出力
信号7がメタステーブルにより遅れたため、信号処理検
出部3の出力信号9は変化できず、遅延ゲート15の出
力20がハイレベルとなったとき、異なるレベルが出力
されている。つまり、ラッチ回路17の出力10はハイ
レベルに変わり、タイミングエラーを発生していること
を表わしている。
ングエラーを発生しているときは、被測定回路1の出力
信号7がメタステーブルにより遅れたため、信号処理検
出部3の出力信号9は変化できず、遅延ゲート15の出
力20がハイレベルとなったとき、異なるレベルが出力
されている。つまり、ラッチ回路17の出力10はハイ
レベルに変わり、タイミングエラーを発生していること
を表わしている。
【0042】上述した実施の形態では、従来素子数の増
大を招いていた逓倍回路や不可領域作成回路を不用にで
きるので、素子数の低減を図ることができる。例えば、
従来70素子程度を必要としていたエラー検出回路を約
25素子程度で実現することができる。また、タイミン
グ信号の周波数で動作し、逓倍回路も不要にしているの
で、信号処理検出部の消費電力を低減することができ
る。例えば、従来の逓倍回路を使用した場合と比較する
と、4分の1以下の消費電力で動作させることができ
る。しかも、出力信号をエラー検出に用いることによ
り、直接的に動作確認を行うことができ、タイミングス
ペックに対してより正確な検出ができる。つまり、マー
ジンをもって検出するといった曖昧さを解消することが
できる。
大を招いていた逓倍回路や不可領域作成回路を不用にで
きるので、素子数の低減を図ることができる。例えば、
従来70素子程度を必要としていたエラー検出回路を約
25素子程度で実現することができる。また、タイミン
グ信号の周波数で動作し、逓倍回路も不要にしているの
で、信号処理検出部の消費電力を低減することができ
る。例えば、従来の逓倍回路を使用した場合と比較する
と、4分の1以下の消費電力で動作させることができ
る。しかも、出力信号をエラー検出に用いることによ
り、直接的に動作確認を行うことができ、タイミングス
ペックに対してより正確な検出ができる。つまり、マー
ジンをもって検出するといった曖昧さを解消することが
できる。
【0043】上述の実施の形態では、被測定回路1およ
び信号処理検出部3ともに、それぞれ1つのフリップフ
ロップ回路で構成した例をとりあげたが、以下には、信
号処理検出部3を2つのフリップフロップ回路(FF回
路)で形成し、判定回路4をそれに伴なって若干複雑に
した例をとりあげる。
び信号処理検出部3ともに、それぞれ1つのフリップフ
ロップ回路で構成した例をとりあげたが、以下には、信
号処理検出部3を2つのフリップフロップ回路(FF回
路)で形成し、判定回路4をそれに伴なって若干複雑に
した例をとりあげる。
【0044】図3は本発明の他の実施の形態を示すタイ
ミングエラー検出回路図である。図3に示すように、本
実施の形態のタイミングエラー検出回路11は、タイミ
ング信号6を入力とするスペック挿入回路2と、第1お
よび第2のFF回路24,25からなり、データ信号
5,被測定回路1の出力信号7およびスペック挿入回路
2の出力8を入力し、被測定回路1のタイミングエラー
を検出して出力23A,23Bに出力する信号処理検出
部21と、これらの検出出力23A,23Bと出力デー
タ7およびスペック挿入回路2の出力8を入力し、判定
結果10を出力する判定回路4とを有する。
ミングエラー検出回路図である。図3に示すように、本
実施の形態のタイミングエラー検出回路11は、タイミ
ング信号6を入力とするスペック挿入回路2と、第1お
よび第2のFF回路24,25からなり、データ信号
5,被測定回路1の出力信号7およびスペック挿入回路
2の出力8を入力し、被測定回路1のタイミングエラー
を検出して出力23A,23Bに出力する信号処理検出
部21と、これらの検出出力23A,23Bと出力デー
タ7およびスペック挿入回路2の出力8を入力し、判定
結果10を出力する判定回路4とを有する。
【0045】この検出回路11におけるスペック挿入回
路2は、前述した図1の回路と同様の機能を備えてい
る。つまり、被測定回路1がデータ信号5を読み込む時
間と、メタステーブル発生時のデータ信号5の読み込み
時間の遅れの許容値と、信号処理検出部21のタイミン
グスペック値との和を、タイミング信号6に対して遅延
させた出力信号8を発生させる機能を備えた回路であ
る。
路2は、前述した図1の回路と同様の機能を備えてい
る。つまり、被測定回路1がデータ信号5を読み込む時
間と、メタステーブル発生時のデータ信号5の読み込み
時間の遅れの許容値と、信号処理検出部21のタイミン
グスペック値との和を、タイミング信号6に対して遅延
させた出力信号8を発生させる機能を備えた回路であ
る。
【0046】また、信号処理検出部21は、被測定回路
1の出力データ7を読み込む際、スペック挿入回路2の
出力8をタイミング信号として読み込み、出力データ2
3Aを出力する第1のFF回路24と、スペック挿入回
路2の出力8をタイミング信号として入力データ5を読
み込み、出力データ23Bを出力する第2のFF回路2
5とで形成する。
1の出力データ7を読み込む際、スペック挿入回路2の
出力8をタイミング信号として読み込み、出力データ2
3Aを出力する第1のFF回路24と、スペック挿入回
路2の出力8をタイミング信号として入力データ5を読
み込み、出力データ23Bを出力する第2のFF回路2
5とで形成する。
【0047】まず、初期設定として、信号処理検出部2
1を構成する第1のFF回路24および第2のFF回路
25の出力には、被測定回路1としてのFF回路の出力
信号7と同じレベルの信号を出力させておく。
1を構成する第1のFF回路24および第2のFF回路
25の出力には、被測定回路1としてのFF回路の出力
信号7と同じレベルの信号を出力させておく。
【0048】ついで、被測定回路1でタイミングエラー
を発生していない場合、第1のFF回路24において、
そのデータ信号となる被測定回路1の出力信号7の変化
時刻と、タイミング信号となる遅延回路12の出力信号
8の変化時刻とは、第1のFF回路24のタイミングス
ペック分の間隔を持つことになり、被測定回路1が読み
込んだデータ信号5と同じレベルの信号を読み込む。
を発生していない場合、第1のFF回路24において、
そのデータ信号となる被測定回路1の出力信号7の変化
時刻と、タイミング信号となる遅延回路12の出力信号
8の変化時刻とは、第1のFF回路24のタイミングス
ペック分の間隔を持つことになり、被測定回路1が読み
込んだデータ信号5と同じレベルの信号を読み込む。
【0049】しかし、本実施の形態においては、被測定
回路1で発生するタイミングエラーに2つのモードがあ
る。
回路1で発生するタイミングエラーに2つのモードがあ
る。
【0050】第1のエラーモードは、メタステーブルの
発生するタイミングエラーである。この場合、基本動作
は、前述した図1の回路動作と同様である。このタイミ
ングエラーが生じた場合、メタステーブルにより被測定
回路1でデータ信号5を読み込む時間が遅れると、第1
のFF回路24のデータ信号となる被測定回路1の出力
信号7の変化時刻と、タイミング信号となる遅延回路1
2の出力信号8の変化時刻とは、第1のFF回路24の
タイミングスペック分の間隔を満たさず、第1のFF回
路24でタイミングエラーが発生する。したがって、第
1のFF回路24は、被測定回路1に読み込まれたデー
タ信号5と同じレベルが読み込まれなくなる。つまり、
被測定回路1の出力信号7と第1のFF回路24の出力
信号23Aとは、異なるレベルを出力する。
発生するタイミングエラーである。この場合、基本動作
は、前述した図1の回路動作と同様である。このタイミ
ングエラーが生じた場合、メタステーブルにより被測定
回路1でデータ信号5を読み込む時間が遅れると、第1
のFF回路24のデータ信号となる被測定回路1の出力
信号7の変化時刻と、タイミング信号となる遅延回路1
2の出力信号8の変化時刻とは、第1のFF回路24の
タイミングスペック分の間隔を満たさず、第1のFF回
路24でタイミングエラーが発生する。したがって、第
1のFF回路24は、被測定回路1に読み込まれたデー
タ信号5と同じレベルが読み込まれなくなる。つまり、
被測定回路1の出力信号7と第1のFF回路24の出力
信号23Aとは、異なるレベルを出力する。
【0051】一方、第2のエラーモードは、被測定回路
1の出力がまったく変化しないというエラーである。こ
の場合、タイミングエラーが発生したことにより、第1
のFF回路24のデータ信号となる被測定回路1の出力
信号7が変化しないということであるから、当然その出
力23Aも変化しない。つまり、被測定回路1の出力信
号7と第1のFF回路24の出力23Aは、同じレベル
の信号を出力することになる。
1の出力がまったく変化しないというエラーである。こ
の場合、タイミングエラーが発生したことにより、第1
のFF回路24のデータ信号となる被測定回路1の出力
信号7が変化しないということであるから、当然その出
力23Aも変化しない。つまり、被測定回路1の出力信
号7と第1のFF回路24の出力23Aは、同じレベル
の信号を出力することになる。
【0052】要するに、第1のFF回路24は第1のエ
ラーモード時に、被測定回路1の出力信号7と異なるレ
ベルを出力し、第2のエラーモード時には、被測定回路
1の出力信号7と同じレベルを出力するということであ
る。
ラーモード時に、被測定回路1の出力信号7と異なるレ
ベルを出力し、第2のエラーモード時には、被測定回路
1の出力信号7と同じレベルを出力するということであ
る。
【0053】つぎに、第2のFF回路25の動作は、被
測定回路1において、タイミングエラーが起きているか
否かにかかわらず、被測定回路1としてのFF回路のデ
ータ信号5の変化時刻に対して、遅延回路12の出力信
号8の変化時刻は、少なくとも第2のFF回路25のタ
イミングスペックを満たすので、遅延回路12の出力信
号8をタイミング信号として、被測定回路1のデータ信
号5を読み込むことが可能である。つまり、第2のFF
回路25は、被測定回路1のデータ信号5と同レベルの
信号を出力信号23Bに出力する。
測定回路1において、タイミングエラーが起きているか
否かにかかわらず、被測定回路1としてのFF回路のデ
ータ信号5の変化時刻に対して、遅延回路12の出力信
号8の変化時刻は、少なくとも第2のFF回路25のタ
イミングスペックを満たすので、遅延回路12の出力信
号8をタイミング信号として、被測定回路1のデータ信
号5を読み込むことが可能である。つまり、第2のFF
回路25は、被測定回路1のデータ信号5と同レベルの
信号を出力信号23Bに出力する。
【0054】同様に、判定回路4は、被測定回路1の出
力データ7および信号処理検出部21の第1のFF回路
24の出力データ23Aを入力する第1のEX−ORゲ
ート26と、被測定回路1の出力データ7および信号処
理検出部21の第2のFF回路25の出力データ23B
を入力する第2のEX−ORゲート27と、これらEX
−ORゲート26,27の出力31,32の論理和をと
るORゲート28と、スペック挿入回路2の出力8を所
定タイミングだけ遅延させる遅延ゲート15と、ORゲ
ート28および遅延ゲート15の出力33,20の論理
積をとるANDゲート16と、ANDゲート16の出力
19を保持するとともにエラー検出信号として出力信号
10を出力するラッチ回路17とで形成される。タイミ
ングエラーと判定されたときには、この出力信号10に
ハイレベルを出力する。
力データ7および信号処理検出部21の第1のFF回路
24の出力データ23Aを入力する第1のEX−ORゲ
ート26と、被測定回路1の出力データ7および信号処
理検出部21の第2のFF回路25の出力データ23B
を入力する第2のEX−ORゲート27と、これらEX
−ORゲート26,27の出力31,32の論理和をと
るORゲート28と、スペック挿入回路2の出力8を所
定タイミングだけ遅延させる遅延ゲート15と、ORゲ
ート28および遅延ゲート15の出力33,20の論理
積をとるANDゲート16と、ANDゲート16の出力
19を保持するとともにエラー検出信号として出力信号
10を出力するラッチ回路17とで形成される。タイミ
ングエラーと判定されたときには、この出力信号10に
ハイレベルを出力する。
【0055】この判定回路4の動作について、以下に説
明する。まず、第1のEX−ORゲート26は、その入
力信号である被測定回路1の出力信号7と第1のFF回
路24の出力23Aのレベルが異なる場合に、その出力
31にハイレベルを出力し、同じ場合にはロウレベルを
出力する。また、第2のEX−ORゲート27は、被測
定回路1の出力信号7と第2のFF回路25の出力23
Bのレベルが異なる場合、その出力32にハイレベルを
出力し、同じ場合にロウレベルを出力する。さらに、O
Rゲート28は、第1,第2のEX−ORゲート26,
27の出力31,32の少なくともどちらか一方がハイ
レベルのとき、その出力信号33にハイレベルを出力す
る。また、ANDゲート16がORゲート28の出力信
号33を出力19に伝播するのは、遅延ゲート15の出
力信号20がハイレベルの時である。つまり、第1,第
2のFF回路24,25が動作し、それらの出力信号2
3A,23BがORゲート28の出力信号33に伝播し
た後、遅延ゲート15の出力信号20がハイレベルとな
り、ANDゲート16の出力19に伝播する。
明する。まず、第1のEX−ORゲート26は、その入
力信号である被測定回路1の出力信号7と第1のFF回
路24の出力23Aのレベルが異なる場合に、その出力
31にハイレベルを出力し、同じ場合にはロウレベルを
出力する。また、第2のEX−ORゲート27は、被測
定回路1の出力信号7と第2のFF回路25の出力23
Bのレベルが異なる場合、その出力32にハイレベルを
出力し、同じ場合にロウレベルを出力する。さらに、O
Rゲート28は、第1,第2のEX−ORゲート26,
27の出力31,32の少なくともどちらか一方がハイ
レベルのとき、その出力信号33にハイレベルを出力す
る。また、ANDゲート16がORゲート28の出力信
号33を出力19に伝播するのは、遅延ゲート15の出
力信号20がハイレベルの時である。つまり、第1,第
2のFF回路24,25が動作し、それらの出力信号2
3A,23BがORゲート28の出力信号33に伝播し
た後、遅延ゲート15の出力信号20がハイレベルとな
り、ANDゲート16の出力19に伝播する。
【0056】また、被測定回路1がタイミングエラーを
起こしていない場合、遅延ゲート15の出力信号20が
ハイレベルとなった時点において、被測定回路1の出力
信号7および第1のFF回路24の出力信号23Aは同
じレベルであり、第1のEX−ORゲート26の出力信
号31はロウレベルである。このとき、被測定回路1の
出力信号7および第2のFF回路25の出力信号23B
も同じレベルであり、第2のEX−ORゲート27の出
力信号32もロウレベルである。このように、第1,第
2のEX−ORゲート26,27の出力信号31,32
がどちらもロウレベルであるため、ORゲート28の出
力信号33もロウレベルとなり、ANDゲート16の出
力19もロウレベルとなる。
起こしていない場合、遅延ゲート15の出力信号20が
ハイレベルとなった時点において、被測定回路1の出力
信号7および第1のFF回路24の出力信号23Aは同
じレベルであり、第1のEX−ORゲート26の出力信
号31はロウレベルである。このとき、被測定回路1の
出力信号7および第2のFF回路25の出力信号23B
も同じレベルであり、第2のEX−ORゲート27の出
力信号32もロウレベルである。このように、第1,第
2のEX−ORゲート26,27の出力信号31,32
がどちらもロウレベルであるため、ORゲート28の出
力信号33もロウレベルとなり、ANDゲート16の出
力19もロウレベルとなる。
【0057】第1のエラーモードの場合、つまり被測定
回路1でメタステーブルが発生した場合、遅延ゲート1
5の出力信号20がハイレベルとなった時点において、
被測定回路1の出力信号7と第1のFF回路24の出力
信号23Aは、異なるレベルを出力することになり、第
1のEX−ORゲート26はハイレベルを出力する。ま
た、被測定回路1の出力信号7と第2のFF回路25の
出力信号23Bは、同じレベルを出力することになり、
第2のEX−ORゲート27はロウレベルを出力する。
このように、第1のEX−ORゲート26の出力信号3
1はハイレベルであるため、ORゲート28の出力信号
33もハイレベルとなり、ANDゲート16の出力19
もハイレベルが出力される。
回路1でメタステーブルが発生した場合、遅延ゲート1
5の出力信号20がハイレベルとなった時点において、
被測定回路1の出力信号7と第1のFF回路24の出力
信号23Aは、異なるレベルを出力することになり、第
1のEX−ORゲート26はハイレベルを出力する。ま
た、被測定回路1の出力信号7と第2のFF回路25の
出力信号23Bは、同じレベルを出力することになり、
第2のEX−ORゲート27はロウレベルを出力する。
このように、第1のEX−ORゲート26の出力信号3
1はハイレベルであるため、ORゲート28の出力信号
33もハイレベルとなり、ANDゲート16の出力19
もハイレベルが出力される。
【0058】さらに、第2のエラーモードの場合、つま
り被測定回路1の出力が全く変化しないというエラーの
場合、遅延ゲート15の出力20がハイレベルとなった
時点において、被測定回路1の出力信号7と第1のFF
回路24の出力23Aは、同じレベルを出力することに
なり、第1のEX−ORゲート26はロウレベルを出力
する。このとき、被測定回路1の出力信号7と第2のF
F回路25の出力23Bは、異なるレベルを出力するこ
とになり、第2のEX−ORゲート27はハイレベルを
出力する。この第2のEX−ORゲート27の出力32
がハイレベルであるため、ORゲート28の出力信号3
3がハイレベルとなり、ANDゲート16の出力19も
ハイレベルが出力される。
り被測定回路1の出力が全く変化しないというエラーの
場合、遅延ゲート15の出力20がハイレベルとなった
時点において、被測定回路1の出力信号7と第1のFF
回路24の出力23Aは、同じレベルを出力することに
なり、第1のEX−ORゲート26はロウレベルを出力
する。このとき、被測定回路1の出力信号7と第2のF
F回路25の出力23Bは、異なるレベルを出力するこ
とになり、第2のEX−ORゲート27はハイレベルを
出力する。この第2のEX−ORゲート27の出力32
がハイレベルであるため、ORゲート28の出力信号3
3がハイレベルとなり、ANDゲート16の出力19も
ハイレベルが出力される。
【0059】要するに、ANDゲート16の出力信号1
9は、タイミングエラーがない場合にロウレベルとな
り、タイミングエラーが発生した場合はハイレベルであ
る。また、ラッチ回路17は、タイミングエラー時のみ
ハイレベルが入力され、出力10にハイレベルを出力す
る。これにより、被測定回路1でのタイミングエラーが
検出される。
9は、タイミングエラーがない場合にロウレベルとな
り、タイミングエラーが発生した場合はハイレベルであ
る。また、ラッチ回路17は、タイミングエラー時のみ
ハイレベルが入力され、出力10にハイレベルを出力す
る。これにより、被測定回路1でのタイミングエラーが
検出される。
【0060】図4(a),(b)はそれぞれ図3におけ
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図4(a)に示す
ように、タイミングエラーが発生していないときには、
被測定回路1の出力信号7と第1のFF回路24の出力
23Aおよび第2のFF回路25の出力23Bが、それ
ぞれデータ信号を読み込み、遅延ゲート15の出力20
がハイレベル時に、同じレベルを出力している。すなわ
ち、ラッチ回路17の出力信号10は、ロウレベルのま
まであり、タイミングエラーが発生していないことにな
る。
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図4(a)に示す
ように、タイミングエラーが発生していないときには、
被測定回路1の出力信号7と第1のFF回路24の出力
23Aおよび第2のFF回路25の出力23Bが、それ
ぞれデータ信号を読み込み、遅延ゲート15の出力20
がハイレベル時に、同じレベルを出力している。すなわ
ち、ラッチ回路17の出力信号10は、ロウレベルのま
まであり、タイミングエラーが発生していないことにな
る。
【0061】一方、図4(b)に示すように、タイミン
グエラー、例えば第2モードのタイミングエラーが発生
しているときには、被測定回路1の出力信号7が変化し
なかったために、第1のFF回路24の出力信号23A
も変化しない。しかし、第2のFF回路25の出力信号
23Bは、データ信号5を読み込んで変化しているの
で、遅延ゲート15の出力信号20がハイレベル時に、
ANDゲート16の出力信号19にハイレベルが出力さ
れる。このため、ラッチ回路17の出力信号10は、ハ
イレベルに変わり、タイミングエラーが発生しているこ
とを表わす。
グエラー、例えば第2モードのタイミングエラーが発生
しているときには、被測定回路1の出力信号7が変化し
なかったために、第1のFF回路24の出力信号23A
も変化しない。しかし、第2のFF回路25の出力信号
23Bは、データ信号5を読み込んで変化しているの
で、遅延ゲート15の出力信号20がハイレベル時に、
ANDゲート16の出力信号19にハイレベルが出力さ
れる。このため、ラッチ回路17の出力信号10は、ハ
イレベルに変わり、タイミングエラーが発生しているこ
とを表わす。
【0062】
【発明の効果】以上説明したように、本発明のタイミン
グエラー検出回路は、被測定回路に対し、タイミング信
号に対する遅れ時間の許容スペック値を与えるスペック
挿入回路と、被測定回路の出力データをスペック挿入回
路の出力の立ち上がり又は立ち下がりに同期して読み込
み、被測定回路と同様の処理を行って出力データを出力
する信号処理検出部と、被測定回路および信号処理検出
部の各出力データを入力し、スペック挿入回路の出力の
立ち上がり又は立ち下がりに同期して被測定回路のタイ
ミングエラーを判定する判定回路とを有することによ
り、素子数の削減および消費電力の低減を実現するとと
もに、正確なエラーチェックを実現できるという効果が
ある。
グエラー検出回路は、被測定回路に対し、タイミング信
号に対する遅れ時間の許容スペック値を与えるスペック
挿入回路と、被測定回路の出力データをスペック挿入回
路の出力の立ち上がり又は立ち下がりに同期して読み込
み、被測定回路と同様の処理を行って出力データを出力
する信号処理検出部と、被測定回路および信号処理検出
部の各出力データを入力し、スペック挿入回路の出力の
立ち上がり又は立ち下がりに同期して被測定回路のタイ
ミングエラーを判定する判定回路とを有することによ
り、素子数の削減および消費電力の低減を実現するとと
もに、正確なエラーチェックを実現できるという効果が
ある。
【図1】本発明の一実施の形態を示すタイミングエラー
検出回路図である。
検出回路図である。
【図2】図1におけるタイミングエラーの非発生時およ
びエラー発生時の各種信号のタイミング図である。
びエラー発生時の各種信号のタイミング図である。
【図3】本発明の他の実施の形態を示すタイミングエラ
ー検出回路図である。
ー検出回路図である。
【図4】図3におけるタイミングエラーの非発生時およ
びエラー発生時の各種信号のタイミング図である。
びエラー発生時の各種信号のタイミング図である。
【図5】従来の一例を説明するためのタイミングエラー
検出回路のブロック図である。
検出回路のブロック図である。
【図6】図5における不可領域作成時の各種信号のタイ
ミング図である。
ミング図である。
【図7】図5におけるタイミングエラーの非発生時およ
びエラー発生時の各種信号のタイミング図である。
びエラー発生時の各種信号のタイミング図である。
1 被測定回路 2 スペック挿入回路 3 信号処理検出部 4 判定回路 5 データ入力 6 タイミング信号 7,9,23A,23B 出力データ 8 タイミング遅延信号 10 エラー検出出力 11 タイミングエラー検出回路 12 遅延回路 14,26,27 EX−ORゲート 15 遅延ゲート 16 ANDゲート 17 ラッチ回路 28 ORゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−205237(JP,A) 特開 昭56−80944(JP,A) 特開 昭61−171246(JP,A) 特開 平8−163110(JP,A) 実開 平4−88126(JP,U) (58)調査した分野(Int.Cl.6,DB名) H04L 7/027 H03K 5/00
Claims (6)
- 【請求項1】 入力データをタイミング信号の立ち上が
り又は立ち下がりに同期して読み込み、処理した結果を
第1の出力データとして出力する被測定回路のタイミン
グエラーを判定する検出回路において、前記タイミング
信号に対して遅れ時間の許容スペック値を与えるスペッ
ク挿入回路と、前記被測定回路の前記第1の出力データ
を前記スペック挿入回路の出力の立ち上がり又は立ち下
がりに同期して読み込み、前記被測定回路と同様の処理
を行って第2の出力データを出力する信号処理検出部
と、前記被測定回路および前記信号処理検出部の前記第
1,第2の出力データを入力し、前記スペック挿入回路
の出力の立ち上がり又は立ち下がりに同期して前記被測
定回路のタイミングエラーを判定する判定回路とを有す
ることを特徴とするタイミングエラー検出回路。 - 【請求項2】 前記スペック挿入回路は、前記被測定回
路の処理時間に対応する遅延時間を発生させるための遅
延回路で形成した請求項1記載のタイミングエラー検出
回路。 - 【請求項3】 前記信号処理検出部は、前記被測定回路
の前記第1の出力データを読み込む際、前記スペック挿
入回路の出力をタイミング信号として読み込む1つのフ
リップフロップ回路で形成した請求項1記載のタイミン
グエラー検出回路。 - 【請求項4】 前記判定回路は、前記被測定回路の前記
第1の出力データおよび前記信号処理検出部の前記第2
の出力データを入力するEX−ORゲートと、前記スペ
ック挿入回路の出力を所定タイミングだけ遅延させる遅
延ゲートと、前記EX−ORゲートおよび前記遅延ゲー
トの出力の論理積をとるANDゲートと、前記ANDゲ
ートの出力を保持するとともにエラー検出信号として出
力するラッチ回路とで構成した請求項1記載のタイミン
グエラー検出回路。 - 【請求項5】 前記信号処理検出部は、前記被測定回路
の前記第1の出力データを読み込む際、前記スペック挿
入回路の出力をタイミング信号として読み込み、第2の
出力データを出力する第1のフリップフロップ回路と、
前記スペック挿入回路の出力をタイミング信号として前
記入力データを読み込み、第3の出力データを出力する
第2のフリップフロップ回路とで形成し、前記判定回路
は、前記被測定回路の前記第1の出力データと前記第
1,第2のフリップフロップ回路からの前記第2,第3
の出力データとを入力し、前記スペック挿入回路からの
前記タイミング信号に同期してタイミングエラーを判定
する請求項1記載のタイミングエラー検出回路。 - 【請求項6】 前記判定回路は、前記被測定回路の前記
第1の出力データおよび前記信号処理検出部の前記第1
のフリップフロップ回路の前記第2の出力データを入力
する第1のEX−ORゲートと、前記被測定回路の前記
第1の出力データおよび前記信号処理検出部の前記第2
のフリップフロップ回路の前記第3の出力データを入力
する第2のEX−ORゲートと、前記第1および第2の
EX−ORゲートの出力の論理和をとるORゲートと、
前記スペック挿入回路の出力を所定タイミングだけ遅延
させる遅延ゲートと、前記ORゲートおよび前記遅延ゲ
ートの出力の論理積をとるANDゲートと、前記AND
ゲートの出力を保持するとともにエラー検出信号として
出力するラッチ回路とで構成した請求項5記載のタイミ
ングエラー検出回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7341635A JP2859189B2 (ja) | 1995-12-27 | 1995-12-27 | タイミングエラー検出回路 |
EP96120201A EP0782293A3 (en) | 1995-12-27 | 1996-12-16 | Timing error detecting circuit |
US08/767,871 US5838172A (en) | 1995-12-27 | 1996-12-17 | Timing error detecting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7341635A JP2859189B2 (ja) | 1995-12-27 | 1995-12-27 | タイミングエラー検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09186683A JPH09186683A (ja) | 1997-07-15 |
JP2859189B2 true JP2859189B2 (ja) | 1999-02-17 |
Family
ID=18347625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7341635A Expired - Lifetime JP2859189B2 (ja) | 1995-12-27 | 1995-12-27 | タイミングエラー検出回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5838172A (ja) |
EP (1) | EP0782293A3 (ja) |
JP (1) | JP2859189B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4855114A (en) * | 1988-09-30 | 1989-08-08 | Sherex Chemical Company, Inc. | Dioxime kinetic enhancer for solvent extraction of gallium from basic aqueous solutions thereof |
US6897773B2 (en) * | 2002-01-25 | 2005-05-24 | Alfred Dennis Ridley | Computer powered wire(less) ultra-intelligent real-time monitor |
EP1993057B1 (fr) * | 2007-05-18 | 2010-10-20 | STMicroelectronics (Rousset) SAS | Détection d'une perturbation d'état d'une bascule d'un circuit électronique |
US10839190B2 (en) * | 2018-04-16 | 2020-11-17 | Fingerprint Cards Ab | Gate driver for a fingerprint sensor |
US11680983B1 (en) | 2022-02-01 | 2023-06-20 | Nxp Usa, Inc. | Integrated circuit having an in-situ circuit for detecting an impending circuit failure |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5953741B2 (ja) * | 1979-12-05 | 1984-12-26 | 富士通株式会社 | ディジタル受信器における同期検出回路 |
JPS63196114A (ja) * | 1987-02-10 | 1988-08-15 | Matsushita Electric Ind Co Ltd | ノイズ除去回路 |
US4876701A (en) * | 1987-11-30 | 1989-10-24 | Tandem Computers Incorporated | Synchronization failure detection |
US5001374A (en) * | 1989-09-08 | 1991-03-19 | Amp Incorporated | Digital filter for removing short duration noise |
US5259006A (en) * | 1990-04-18 | 1993-11-02 | Quickturn Systems, Incorporated | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like |
JPH0434768A (ja) * | 1990-05-31 | 1992-02-05 | Sony Corp | クロツク抽出回路 |
US5172397A (en) * | 1991-03-05 | 1992-12-15 | National Semiconductor Corporation | Single channel serial data receiver |
JPH04335728A (ja) * | 1991-05-10 | 1992-11-24 | Toshiba Corp | インタフェース回路 |
DE4211701A1 (de) * | 1992-04-08 | 1993-10-14 | Thomson Brandt Gmbh | Verfahren und Vorrichtung zur Phasenmessung |
-
1995
- 1995-12-27 JP JP7341635A patent/JP2859189B2/ja not_active Expired - Lifetime
-
1996
- 1996-12-16 EP EP96120201A patent/EP0782293A3/en not_active Withdrawn
- 1996-12-17 US US08/767,871 patent/US5838172A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0782293A2 (en) | 1997-07-02 |
JPH09186683A (ja) | 1997-07-15 |
EP0782293A3 (en) | 1999-10-13 |
US5838172A (en) | 1998-11-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981104 |