JPH02206087A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に簡易な方法でテ
ストが行なわれ得る半導体記憶装置に関する。

［従来の技術］ 半導体集積回路の製造技術の進歩と使用者の価格低減要
求とによって、半導体記憶装置の集積度がほぼ３年で約
４倍の割合で増加し、現在では４Ｍビットの容量を持つ
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
と呼ぶ）が実用化されつつある。

このようなりＲＡＭにおいて、たとえば次のようなテス
トを実施した場合のテスト時間について考察する。まず
、すべてのメモリセルに“０”のデータを書込み、すべ
てのメモリセルから“０″のデータを読出す。そして、
４１″のデータについても同一のことをサイクル時間１
０μＳｅｃで行なう。このサイクル時間は、行アドレス
ストローブ信号ＲＡＳの最大パルス幅に相当する。この
場合のテスト時間Ｔ１は次の式（１）で表わされる。

Ｔ１＝４Ｘ４Ｘ１０６　ＸＩＯμ５ｅｃ＝１６０秒　　
　　　　　　　・・・（１）ここで、最初の４は、“０
”の書込み、“Ｏｎの読出し、“１″の書込みおよび“
１”の読出しに相当する。また、次の４Ｘ１０６は、メ
モリ容量に相当し、最後の１０はサイクル時間に相当す
る。

通常のＤＲＡＭの場合、上述のテストを、動作電源電圧
範囲の最大値５．５ｖ側、その最小値４゜５ｖ側、動作
温度範囲の高温７０℃側、およびその低温０℃側の４つ
の条件で行なう必要がある。

この場合、テスト時間Ｔ２は式（２）のようになる。

Ｔ２−１６０秒Ｘ４＝６４０秒　　・・・（２）上記の
値は集積回路のテスト時間としては非常に長く、生産性
を低下させかつ価格の増大をもたらす要因となる。

さらに、実際には、上述の項目だけでは異常部分を検出
できない場合がある。そのため、たとえば、入力信号の
タイミング条件、アドレス信号の番地指定順序、メモリ
セルに書込まれるデータのパターンなどを組合わせたテ
ストを行なう必要かある。このような場合には、そのテ
スト時間が極めて長くなる。この発明は、上記のような
大容量半導体記憶装置のテスト時間を短縮することを主
な目的としている。

まず、−船釣なりＲＡＭの一例について説明する。第２
０図は、従来から用いられかつこの発明が適用されるＤ
ＲＡＭの全体構成を示すプロ・ツク図である。第２０図
には、続出部が示され、書込部は省略されている。

第２０図において、メモリセルアレイ１００には、情報
を記憶するだめの複数個のメモリセルが、行および列状
に配列されている。アドレスバッファ２００は、外部端
子ｐＯ〜ｐｎに外部から与えられる外部アドレス信号Ａ
Ｏ〜Ａｎを受け、内部アドレス信号を発生する。Ｘデコ
ーダ３００は、アドレスバッファ２００からの内部アド
レス信号をデコードし、メモリセルアレイ１００内の対
応する行を選択する。Ｙデコーダ４００は、アドレスバ
ッファ２００からの内部アドレス信号をデコードし、メ
モリセルアレイ１００内の対応する列を選択する。（セ
ンスアンプ＋■１０）ブロック５００は、メモリセルア
レイ１００内の選択された１行分のメモリセルから読出
された情報を検知および増幅し、それらの情報のうち、
Ｙデコーダ４００により選択された情報を出力アンプ６
００に伝達する。出力アンプ６００は、（センスアンプ
＋ｌ１０）ブロック５００から伝達された情報を増幅し
、それを出力バッファ７００に出力する。

出力バッファ７００は、出力アンプ６００から与えられ
る情報を、出力データＤｏｕｔとして外部に出力する。

なお、制御信号発生系８００は、外部端子８１〜８３に
与えられる列アドレスストローブ信号ＣＡＳ、行アドレ
スストローブ信号ＲＡＳおよび書込信号Ｗを受け、各部
分の動作タイミングを制御するための各種制御信号を発
生する。

第２１図は、第２０図に示されるメモリセルアレイ１０
０の構成を示す図である。

第２１図において、複数のビット線ＢＬおよびＢＬが折
返しビット線を構成している。複数のビット線対ＢＬ、
ＢＬに交差するように、複数のワード線ＷＬが配列され
ている。各ビット線ＢＬと１本おきのワード線ＷＬとの
交点にメモリセルＭＣが設けられ、各ビット線ＢＬと他
の一本おきのワード線ＷＬとの交点にメモリセルＭＣが
設けられている。

各ビット線対ＢＬ、ＢＬには、プリチャージ／イコライ
ズ回路１１０が接続されている。各ブリチャーズ／イコ
ライズ回路１１０は、対応するビット線対ＢＬ、ＢＬ上
の電位を平衡化し、かつそのビット線対ＢＬ、ＢＬを所
定の電位ｖｌｌＮにプリチャージする。また、各ビット
線対ＢＬ、ＢＬには、センスアンプ５１０が接続されて
いる。各センスアンプ５１０は、第１および第２の信号
線Ｌ１、Ｌ２を介して与えられる第１および第２のセン
スアンプ活性化信号φＡ１　φＢに応答して活性化され
、対応するビット線対ＢＬ、ＢＬ上の電位差を検知し差
動的に増幅する。複数のビット線対ＢＬ　　ＢＬの各々
は、トランスファゲートＴＩ。

Ｔ２を介してデータ入出力バスＩ１０．Ｉ１０に接続さ
れている。各トランスフアゲ−）Ｔｌ、Ｔ２のゲートに
は、Ｙデコーダ４００からデコード信号が与えられる。

Ｙデコーダ４００からのデコード信号に応答して、選択
的に１組のトランスファゲートＴＩ、Ｔ２がオンし、そ
れにより対応する１組のビット線対ＢＬ、ＢＬがデータ
入出力バスＩ１０．Ｉ１０に接続される。

第２２図は、第２１図に示される１組のビット線対ＢＬ
、ＢＬに対応する部分を詳細に示した回路図である。

第２２図には、１本のワード線ＷＬおよびそのワード線
ＷＬとビット線ＢＬとの交点に設けられるメモリセルＭ
Ｃが示される。メモリセルＭＣは、ｎチャネル絶縁ゲー
ト電界効果トランジスタ（以下、ｎ−ＦＥＴと称す）か
らなる選択トランジスタＱｓ、および情報が記憶される
メモリ容量Ｃｓを含む。メモリ容量Ｃｓの一方の電極は
記憶ノードＮｓおよび選択トランジスタＱｓを介してビ
ット線ＢＬに接続され、他方の電極は接地線へ接続され
ている。選択トランジスタＱｓのゲート電極はワード線
ＷＬに接続されている。ビット線対ＢＬ、ＢＬは、ｎ−
ＦＥＴＱＩ、Ｑ２を介して電源線Ｌ３に接続されている
。電源線Ｌ３には、電源電位ＶＣＣの約半分の一定の電
圧ｖらが与えられる。ｎ−ＦＥＴＱＩ、Ｑ２のゲートに
、信号線Ｌ４を介して「Ｈ」レベルのプリチャージ信号
φｐが与えられると、ビット線対ＢＬ、ＢＬが電位ＶＢ
にプリチャージされる。また、ビット線ＢＬ。

ＢＬ間には、ｎ−ＦＥＴＱ３が接続されている。

待機時の最初に、ｎ−ＦＥＴＱ３のゲートに、信号線Ｌ
５を介してｒＨＪレベルのイコライズ信号φｅが与えら
れると、ビット線対ＢＬ、ＢＬ上の電位が平衡化される
。

一方、センスアンプ５１０は、ｐチャネル絶縁ゲート電
界効果トランジスタ（以下、ｐ−ＦＥＴと称す）Ｑ４．
Ｑ５およびｎ−ＦＥＴＱ６．Ｑ７を含む。ｐ−ＦＥＴＱ
４はセンスアンプ活性化信号φＡを受ける第１の信号線
Ｌ１とビット線ＢＬとの間に接続され、ｐ−ＦＥＴＱ５
は第１の信号線Ｌ１とビット線ＢＬとの間に接続されて
いる。

また、ｎ−ＦＥＴＱ６はビット線ＢＬとセンスアンプ活
性化信号φＢを受ける第２の信号線Ｌ２との間に接続さ
れ、ｎ−ＦＥＴＱ７はビット線ＢＬと第２の信号線Ｌ２
との間に接続されている。ｐＦＥＴＱ４およびｎ−ＦＥ
ＴＱ６のゲートはビット線ＢＬに接続され、ｐ−ＦＥＴ
Ｑ５およびｎＦＥＴＱ７のゲートはビット線ＢＬに接続
されている。ビット線ＢＬおよびＢＬと接地線との間に
は、それぞれ寄生容量Ｃ１およびＣ２が存在する。ｍｌ
の信号線Ｌ１はｐ−ＦＥＴＱ８を介して、電源電位ＶＣ
Ｃを受ける端子に接続され、第２の信号線Ｌ２はｎ−Ｆ
ＥＴＱ９を介して接地線に接続されている。ｐ−ＦＥＴ
Ｑ８のゲートにはセンスアンプの動作タイミングを制御
するセンスアンプ駆動信号φＳが与えられ、ｎ−ＦＥＴ
Ｑ９のゲートにはセンスアンプの動作タイミングを制御
するセンスアンプ駆動信号φＳが与えられる。

なお、電位ｖＩ１１は通常、１／２・ｖｃｏに保たレル
。また、ＶＴ　ｖ　４；！ｐ−ＦＥＴＱ４．Ｑ５のしき
い値電圧、ＶＴＮはｎ−ＦＥＴＱ６．Ｑ７のしきい値電
圧である。

次に、第２３図に示されるタイミングチャートを参照し
ながら、第２０図〜第２２図のＤＲＡＭの動作について
説明する。第２３図には、メモリセルＭＣに論理“１”
の情報が記憶されており、この記憶された情報“１″を
読出す場合の動作が示される。

時刻ｔｏから時刻ｔ１の間貞こおいて、ｎ−ＦＥＴＱＩ
〜Ｑ３がオンしている。それにより、ビット線対ＢＬ、
ＢＬが電源線Ｌ３に結合され、その電位がＶａ　　（＝
Ｖｃ　ｃ　／２）に保持されるとともに、両ビット線Ｂ
Ｌ、ＢＬ間の電位が平衡化されている。このとき、セン
スアンプ５１０を活性化するための第１および第２の信
号線Ｌｌ、Ｌ２の電位は、それぞれＶｃｃ　／　２＋　
ｌ　ＶＴ　Ｐ　　ｌ　、ＶｃＣ／２ＶＴＮに保持されて
いる。

時刻ｔ２において、プリチャージ信号φｐおよびイコラ
イズ信号φｅがｒＬＪレベルになる。これにより、ｎ−
ＦＥＴＱＩ、Ｑ２がオフする。時刻ｔ３において、ワー
ド線駆動信号Ｒが立上がり、選択されたワード線ＷＬに
与えられると、選択トランジスタＱｓがオンし、記憶ノ
ードＮｓに蓄えられていた電荷がビット線ＢＬ上に移動
する。その結果、ビット線ＢＬの電位かわずが（ΔＶ）
に上昇する。この上昇値ΔＶは、メモリ容量Ｃｓの容量
値、ビット線ＢＬの寄生容量ｃ１の容量値、および記憶
ノードＮｓの記憶電圧によって決まり、通常１００〜２
００ｍＶ程度の値となる。

次に、時刻ｔ４において、センスアンプ駆動信号φＳが
上昇、しセンスアンプ駆動信号７７が下降する。それに
より、ｐ−ＦＥＴＱ８およびｎ−ＦＥＴＱ９がオンし、
第１の信号線Ｌ１の電位が上昇しかつ第２の信号線Ｌ２
の電位が下降し始める。

この第１および第２の信号線Ｌｌ、Ｌ２の電位の上昇お
よび下降により、ｐ−ＦＥＴＱ４．Ｑ５およびｎ−ＦＥ
ＴＱ６．Ｑ７からなるフリップフロラフ回路カセンスア
ンプ動作を開始する。その結果、ビット線ＢＬ、ＢＬ間
の微小な電位差ΔＶが増幅される。ビット線ＢＬの電位
がΔＶだけ上昇したことによりｎ−ＦＥＴＱ７がオンす
る。その結果、ビット線ＢＬの寄生容量Ｃ２に蓄えられ
ていた電荷がｎ−ＦＥＴＱ７、第２の信号線Ｌ２および
ｎ−ＦＥＴＱ９を介して放電され、時刻ｔ５においてほ
ぼＯｖとなる。

一方、ビット線ＢＬの電位が下降することによりｐ−Ｆ
ＥＴＱ４がオンする。その結果、ビット線ＢＬの電位が
ＶＣＣレベルまで上昇する。そのため、記憶ノードＮｓ
の電位は再び高レベル（Ｖｃｃ　　ＶＴＮ）となり、記
憶ノードＮｓの論理レベルが再生される。

以上がメモリセルＭＣからの情報の読出し、増幅および
再生までの動作である。これら一連の動作が終了すると
、ＤＲＡＭは次の動作に備えて待機状態に入る。

まず、時刻ｔ８において、ワード線駆動信号Ｒの下降に
よりワード線ＷＬの電位が下降すると、選択トランジス
タＱｓがオフする。これにより、メモリセルＭＣは待機
状態となる。

次に、時刻ｔｌｏにおいて、センスアンプ駆動信号φＳ
、φＳがそれぞれ下降および上昇を開始し、時刻ｔｌｌ
でそれぞれｒＬＪレベル、ｒｌ（Ｊレベルとなる。これ
により、ｐ−ＦＥＴＱ８およびｎ−ＦＥＴＱ９はオフす
る。さらに、時刻ｔ１２において、イコライズ信号φｅ
が上昇を開始する。それにより、ｎ−ＦＥＴＱ３がオン
し、ビット線ＢＬ、ＢＬが互いに結合される。その結果
、電位レベルの高いビット線ＢＬから電位レベルの低い
ビット線ＢＬに電荷が移動し、はぼ時刻ｔ１３で両ビッ
ト線ＢＬ、ＢＬが同電位Ｖ８　（−ＶＣ８／２）となる
。このとき同時に、高インピーダンス状態となっている
第１および第２の信号線Ｌ１、Ｌ２とビット線ＢＬ、Ｂ
Ｌとの、間に電荷の移動が起こる。その結果、第１およ
び第２の信号線Ｌｌ、Ｌ２の電位レベルは、それぞれＶ
ｃｃ／２＋１ＶＴＰ　　１％　Ｖｃｃ／２　　ＶＴＮ　
となる。

次に、時刻ｔ１４において、プリチャージ信号φｐ・が
上昇を開始する。それにより、ｎ−ＦＥＴＱｌ、Ｑ２が
オンし、ビット線対ＢＬ、ＢＬが電源線Ｌ３に結合され
る。その結果、ビット線対ＢＬ、ＢＬの電位レベルが安
定化され、ＤＲＡＭは次の読出動作に備えることになる
。

第２４図は、ワード線駆動信号Ｒに応答してセンスアン
プ駆動信号φＳを発生するための従来のクロック発生回
路を示す回路図である。なお、ワード線駆動信号Ｒは、
Ｘデコーダにより選択されたワード線の電位を立上げる
ための信号である。

このクロック発生回路は、複数のインバータ回路１２１
〜１２ｎを含む。複数のインバータ回路１２１〜１２ｎ
は、入力端子１１と出力端子ｏ１との間に直列に接続さ
れている。インバータ回路１２１〜１２ｎの各々は、電
源端子ｖ１と接地線との間に接続点Ｎ１を介して直列に
接続されたｐ−ＦＥＴＱＩＯおよびｎ−ＦＥＴＱＩＩを
含む。

入力端子１１にワード線駆動信号Ｒが与えられると、そ
の信号はインバータ１２１〜１２ｎにより順次反転され
て出力端子ｏ１からセンスアンプ駆動信号φＳとして出
力される。ワード線駆動信号Ｒとセンスアンプ駆動信号
φＳとの間の時間差は、それぞれのインバータ回路１２
１〜１２ｎにおける信号伝搬遅延時間（以下、遅延時間
と呼ぶ）の和によって決まる。このワード線駆動信号Ｒ
とセンスアンプ信号φＳとの間に必要な時間差に応じて
、インバータ回路の数と各インバータ回路の遅延時間が
選ばれる。この遅延時間の設定は、たとえば、ＦＥＴＱ
ＩＯ，Ｑｌｌのサイズを変えてそのＦＥＴの伝達コンダ
クタンス（ｇｍ）を変更することによって行なわれる。

［発明が解決しようとする課題］ 第２５図は、ワード線駆動信号Ｒおよびセンスアンプ駆
動信号φＳのタイミングおよびビット線ＢＬおよび第２
の信号線Ｌ２の電位変化を説明するための波形図である
。

ここでは、第２２図のメモリセルＭＣから“０”のデー
タが読出されるものとする。第２５図において、時刻ｔ
ｏにおいて、ワード線駆動信号ＲがｒＨＪレベルに立上
がると、選択されたワード線ＷＬの電位がｒＨＪレベル
になる。ワード線駆動信号Ｒがｎ−ＦＥＴのしきい値電
圧ＶＴＨに達すると、メモリセルＭＣ内の選択トランジ
スタＱｓが導通し、そのメモリセルＭＣに記憶されたデ
ータがビット線ＢＬに読出される。この場合、メモリセ
ルＭＣは“０”のデータを記憶していると仮定している
ので、メモリセルＭＣ内の記憶ノードＮｓの電位はＯｖ
となっている。このため、選択トランジスタＱｓの導通
に従って、ｌ／２’ＶｃＣレベルに設定されているビッ
ト線ＢＬから記憶ノードＮｓに電荷が移動する。その結
果、ビット線ＢＬの電位が低下する。このビット線ＢＬ
の電位の低下速度は、選択トランジスタＱｓの伝達コン
ダクタンスとメモリ容量Ｃｓの容量値とによって決まり
、比較的遅い。

ビット線ＢＬの電位ができるだけ低下した時点でセンス
アンプ５１０の動作を開始させた方が、安定な動作が行
なわれる。しかし、その開始時刻が遅いと、そのＤＲＡ
Ｍの動作速度が遅くなる。

そのため、時刻ｔｏから２０ｎ　ｓ程度遅れた適切な時
刻ｔ１で、センスアンプ駆動信号φＳが与えられる。時
刻ｔ１において、センスアンプ駆動信号φＳがしきい値
電圧ＶＴＨに到達すると、ｎ　−ＦＥＴＱ９　（第２２
図）が導通し始め、第２の信号線Ｌ２の電位が低下し始
める。これにより、センスアンプ５１０の動作が開始さ
れ、第２の信号線Ｌ２の電位の低下に従って、ビット線
ＢＬの電位が低下する。このようにして、ビット線ＢＬ
上の信号の増幅が行なわれる。

上記のように、ＤＲＡＭの動作速度を速くするためには
、時刻ｔｏから時刻ｔ１までの遅延時間は短いほど好ま
しい。この遅延時間を決める主な要因は、ビット線ＢＬ
およびＢＬ間に存在する電気的な非平衡である。この電
気的な非平衡は、たとえば、第２２図に示されるｎ−Ｆ
ＥＴＱ６およびＱ７の間のしきい値電圧の差、ビット線
ＢＬおよびＢＬに他の回路から与えられるノイズ電圧の
差等によるものである。メモリセルからの読出電圧が電
圧で表わされた非平衡の値の和よりも大きくなった時刻
でセンスアンプの動作を開始させれば、正確な増幅動作
が行なわれることになる。

センスアンプが誤動作しない時刻の限界点を正確に計算
することは困難であるので、実際には、実験的にその時
刻が設定される。但し、センスアンプが誤動作しない時
刻の限界点は、メモリセルのアクセス順序、“１”およ
び“０”のデータの組合わせ等の条件によって異なって
くる。実験ですべての条件についての限界点を求めるこ
とは一般に困難であるので、実際には、成る実験により
求められた限界点よりも遅い時刻に時刻ｔ１が設定され
る。

第２６図は、上記の説明の理解を容易にするために第２
５図を拡大した図である。但し、第２の信号線Ｌ２の電
位の波形図は省略されている。

第２６図において、時刻ｔ２０〜ｔ２２は、それぞれ異
なる条件で得られるセンスアンプの動作の限界点である
。時刻ｔ２１は最も緩い条件で得られる限界点であり、
時刻ｔ２２は最も厳しい条件で得られる限界点である。

しかし、これらの限界点はあくまでも仮想的なものであ
り、実験的には、時刻ｔ２１と時刻ｔ２２との間の成る
時刻しか得られない。第２６図においては、時刻ｔ２０
が代表的な限界点である。このように、時刻ｔ２０は実
際には幅を持つことになる。上記の説明は、複数のメモ
リセルの特性が均一であるということを前提としている
。

これに対して、４Ｍビットメモリのように多数のメモリ
セルを有するＤＲＡＭにおいては、製造中に混入される
ごみ等による欠陥により、１つのメモリセル内の選択ト
ランジスタのしきい値電圧が異常に高くなることがある
。この場合には、選択トランジスタの伝達コンダクタン
スが低下し、ビット線の電位低下が遅くなる。その結果
、センスアンプが誤動作しない時刻の限界点も遅くなる
ことになる。

時刻ｔ３０〜ｔ３２は、異常のメモリセルが存在する場
合において、センスアンプが誤動作しない時刻の限界点
を示している。ここで問題となることは、実際にセンス
アンプが増幅動作を行なう時刻ｔ１が、最も厳しい条件
で得られた限界点の時刻ｔ３２よりもいくらか早いこと
である。この場合には、隣接するメモリセルに記憶され
るデー夕等の条件によって、ＤＲＡＭが正常に動作した
り正常に動作しなかったりする。この最も厳しい条件は
、通常、種々の条件の組合わせにより起こり、それを限
られた時間内で製造者が検出することは非常に困難であ
る。

その結果、このような異常のメモリセルを有するＤＲＡ
Ｍが使用者により使用されることになる。

そのため、実際の使用時での特定の条件において、ＤＲ
ＡＭが誤動作するという問題があった。

この発明の目的は、異常部分が存在するか否かを容易に
テストすることができる半導体記憶装置を得ることであ
る。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、外部端子を有しその
外部端子に与えられる信号に応答して動作する半導体記
憶装置であって、テスト信号発生手段、第１の機能手段
、遅延手段、および第２の機能手段を備える。

テスト信号発生手段は、外部端子に通常の動作時とは異
なる所定の状態の信号が与えられたことに応答して、テ
スト信号を発生する。第１の機能手段は、所定の第１の
信号に応答して動作する。

遅延手段は、第１の信号を受け、その第１の信号を所定
の遅延時間遅延させて第２の信号として出力する。遅延
時間は、テスト信号に応答して変化するようになってい
る。第２の機能手段は、遅延手段から出力される第２の
信号に応答して動作する。

［作用］ この発明に係る半導体記憶装置においては、テスト時に
、外部端子に通常の動作時とは異なる所定の状態の信号
が与えられると、テスト信号発生手段からテスト信号が
発生される。これにより、遅延手段から出力される第２
の信号のタイミングが変化する。

所定の遅延時間は余裕をもって設定されているので、そ
の半導体記憶装置に異常部分が存在しないときには、第
２の信号のタイミングが変化しても第２の機能手段は誤
動作しない。しかしながら、その半導体記憶装置に異常
部分が存在するときには、第２の信号のタイミングが変
化することにより第２の機能手段が誤動作する。

したがって、遅延手段における遅延時間を変化させるこ
とによって、異常部分が存在するか否かを検出すること
ができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の一実施例によるＤＲＡＭに含まれ
る信号発生回路の構成を示すブロック図である。この実
施例のＤＲＡＭの他の部分の構成は、第２０図〜第２２
図に示されるＤＲＡＭの構成と同様である。

第１図において、第１の信号φ１はたとえばワード線駆
動信号Ｒに相当し、第２の信号φ２はセンスアンプ駆動
信号φＳに相当する。高電圧検出回路２０は、列アドレ
ストストローブ信号ＣＡＳを受ける外部端子８１に接続
されている。高電圧検出回路２０は、外部端子８１に所
定の高電圧が与えられると、制御信号Ｃ１Ｃを発生する
。可変遅延回路１０ａは、第１の信号φ１を受け、それ
を所定の遅延時間だけ遅延させて第２の信号φ２として
出力する。

第１の信号φ１がワード線駆動信号Ｒでありかつ第２の
信号φ２がセンスアンプ駆動信号φＳである場合には、
時刻１０で第１の信号φ１が立上がった後時刻ｔ１で第
２の信号φ２が立上がるように、遅延時間がＤｌに設定
されている（第２６図参照）。一方、高電圧検出回路２
０から制御信号Ｃ２Ｃが発生されたときには、第２６図
に示される時刻ｔ３０〜ｔ３２よりも早い時刻ｔ４で第
２の信号φ２が立上がるように、遅延時間がＤ４に変化
する。そのため、そのＤＲＡＭに異常な部分が存在する
ときには、センスアンプが誤動作することになる。

したがって、テスト時に外部端子８１に高電圧を与える
ことにより、そのＤＲＡＭが異常な特性を有するか否か
を容易に検出することができる。

第２図は、この発明の他の実施例によるＤＲＡＭに含ま
れる信号発生回路の構成を示すブロック図である。

第２図においてタイミング検出回路３０ａは、列アドレ
スストローブ信号ＣＡＳが与えられる外部端子８１、行
アドレスストローブ信号ＲＡＳが与えられる外部端子８
２、および書込信号Ｗが与えられる外部端子８３に接続
されている。タイミング検出回路３０ａは、列アドレス
ストローブ信号ＣＡＳ、行アドレスストローブ信号ＲＡ
Ｓおよび書込信号Ｗのタイミングが通常のタイミングと
は異なる所定のタイミングであるときテスト信号Ｔを発
生する。たとえば、列アドレスストローブ信号Ｖτ百が
「Ｌ」レベルに立下がったときに行アドレスストローブ
信号ＲＡＳおよび書込信号ＷがｒＬＪレベルである場合
に、テスト信号Ｔが発生される。

切換信号発生回路２０ａには、タイミング検出回路３０
ａからテスト信号Ｔが与えられるとともに、外部端子ｐ
Ｏを介して外部アドレス信号ＡＯが与えられる。切換信
号発生回路２０ａは、外部アドレス信号ＡＯがｒＨＪレ
ベルであるときに、テスト信号Ｔに応答して制御信号Ｃ
１Ｃを発生する。この制御信号Ｃ１Ｃに応答して、可変
遅延回路１０ａの遅延時間が短縮される。

第１図の実施例においては、外部端子８１に与えられる
電圧が通常の動作時の電圧よりも高い場合にテスト動作
が実行されるのに対して、第２図の実施例においては、
外部端子８１〜８３に与えられる列アドレスストローブ
信号ＣＡＳ、行アドレスストローブ信号ＲＡＳおよび書
込信号Ｗのタイミングが通常の動作時のタイミングと異
なる場合に、テスト動作が実行される。

第３図は、この発明のさらに他の実施例によるＤＲＡＭ
に含まれる信号発生回路の構成を示すブロック図である
。

第３図において、タイミング検出回路３０ａは、第２図
の実施例におけるタイミング検出回路３０ａと同様であ
る。切換信号発生回路２０ｂには、タイミング検出回路
３０ａからテスト信号が与えられるとともに、外部端子
ｐＯおよびｐｌを介して外部アドレス信号ＡＯおよびＡ
１が与えられる。

切換信号発生回路２０ｂは、テスト信号Ｔに応答して、
外部アドレス信号ＡＯおよびＡ１に従って、制御信号Ｃ
およびＤを発生する。可変遅延回路１０ｂは、制御信号
ＣおよびＤに従って、その遅延時間を３段階または４段
階に変化させる。

したがって、第３図の実施例においては、種々の条件で
テストを行なうことが可能となる。

第４図は、この発明のさらに他の実施例によるＤＲＡＭ
に含まれる信号発生回路の構成を示すブロック図である
。

第４図において、高電圧検出回路２０は、第１図に示さ
れる高電圧検出回路２０と同様である。

したがって、外部端子８１に高電圧が与えられると、制
御信号ＣＯが発生される。テスト信号発生回路４０は、
外部端子８２に与えられる行アドレスストローブ信号Ｒ
ＡＳがｒＬＪレベルであるときに、高電圧検出回路２０
からの制御信号ＣＯに応答してテスト信号Ｔを発生する
。切換信号発生回路２０ｂおよび可変遅延回路１０ｂは
第３図に示される切換信号発生回路２０ｂおよび可変遅
延回路１０ｂと同様である。

第５図は、この発明のさらに他の実施例によるＤＲＡＭ
に含まれる信号発生回路の構成を示すブロック図である
。

第５図において、高電圧検出回路２０は、第１図に示さ
れる高電圧検出回路２０と同様である。

すなわち、外部端子８１に高電圧が与えられると、高電
圧検出回路２０から制御信号ＣＯが発生される。この制
御信号ＣＯは高電圧検出回路２０にラッチされる。タイ
ミング検出回路３０ｂは、外部端子８１〜８３に与えら
れる列アドレスストローブ信号ＣＡＳ１行アドレススト
ローブＲＡＳおよび書込信号Ｗのタイミングが通常の動
作時のタイミングと異なるときに、制御信号ＣＯに応答
してテスト信号Ｔを発生する。切換信号発生回路２０ｂ
および可変遅延回路１０ｂは、第３図に示される切換信
号発生回路２０ｂおよび可変遅延回路１０ｂと同様であ
る。

一般に、ＤＲＡＭのテストは製造者により行なわれる。

そのため、使用者がそのＤＲＡＭを使用するときには、
そのＤＲＡＭが簡単にテスト動作の状態にはいらないよ
うにすることが必要である。

一方、一般の半導体記憶装置においては、素子の実装密
度を上げるために、外部端子の数を最小限にする必要が
ある。そのため、その半導体記憶装置をテスト動作の状
態に設定するために特別な外部端子を別に設けることは
好ましくない。したがって、この発明の実施例において
は、ＤＲＡＭを特別な外部端子を設けることなくテスト
動作の状態に設定するために、次の方法が用いられる。

（１）　外部端子に与える電圧を通常の使用範囲外の電
圧に設定する。

（２）　外部端子に与える入力信号のタイミングを通常
の使用範囲外のタイミングに設定する。

（３）　　　（１）の方法と（２）の方法との組合わせ
を行なう。

第１図の実施例が（１）の方法に相当し、第２図および
第３図の実施例が（２）の方法に相当する。また、第４
図および第５図の実施例が（３）の方法に相当する。

特に、第５図の実施例においては、ＤＲＡＭの通常の使
用時に電気的なノイズ等によりそのＤＲＡＭがテスト状
態に簡単に入らないように、外部端子に与えられる電圧
条件とタイミング条件との両方が与えられたときにのみ
、テスト状態に設定される。このため、通常の使用時に
、誤ってテスト動作が行なわれることはない。

なお、可変遅延回路の遅延時間を制御するための制御信
号を発生する回路の構成は、第１図〜第５図に示される
構成に限られず、外部端子に与えられる信号の状態が、
通常の動作時とは異なる所定の状態となったことに応答
して制御信号を発生する回路であれば他の構成でもよい
。

第６図は、第１図および第２図に示される可変遅延回路
１０ａの構成の一例を示す回路図である。

第６図において、入力端子１１と出力端子０１との間に
、２つのインバータ回路１１および１２がノードＮ２を
介して直列に接続されている。インバータ回路１１はｐ
−ＦＥＴＱ６１およびｎ−ＦＥＴＱ６２を含む。インバ
ータ回路１２は、ｐ−ＦＥＴＱ６３およびｎ−ＦＥＴＱ
６４を含む。

ノードＮ２と接地線との間には、ｎ−ＦＥＴＱ６５およ
び容量Ｃ１が直列に接続されている。ｎ　−ＦＥＴＱ６
５のゲートは、制御信号Ｃを受ける制御端子ｃ１に接続
されている。

通常の動作時には、制御端子ｃ１に与えられる制御信号
ＣはｒＨＪレベルになっており、ｎ−ＦＥＴＱ６５はオ
ンしている。それにより、容量Ｃ１がインバータ回路１
１の負荷容量として働く。

その結果、インバータ回路１１の動作速度が遅くなる。

この状態で、第２６図に示されるワード線駆動信号Ｒと
センスアンプ駆動信号φＳとの時間関係が設定される。

テスト時には、制御端子ｃ１に与えられる制御信号Ｃが
ｒＬＪレベルになり、ｎ−ＦＥＴＱ６５がオフする。そ
の結果、インバータ回路１１の負荷容量が小さくなるの
で、その動作速度が速くなる。これにより、センスアン
プ駆動信号φＳの立上がりを第２６図に示される時刻ｔ
４に設定することが可能となる。

なお、複数のインバータ回路の出力に負荷容量を接続す
ることにより第２の信号φ２の立上がり時刻を調節する
ことも可能である。

第７図は、第１図および第２図に示される可変遅延回路
１０ａの構成の他の例を示す回路図である。

第７図の可変遅延回路１０ａには、第６図の容量Ｃ１の
代わりに、電源端子ｖ２とノードＮ２との間に直列に接
続されたｐ−ＦＥＴＱ６６、Ｑ６７および接地線とノー
ドＮ２との間に直列に接続されたｎ−ＦＥＴＱ６８．Ｑ
６９が設けられている。ｐ−ＦＥＴＱ６７のゲートは、
制御信号Ｃを受ける制御端子ｃ２に接続され、ｎ−ＦＥ
ＴＱ６８のゲートは、制御信号Ｃを受ける制御端子ｃ３
に接続されている。ｐ−ＦＥＴＱ６６およびｎ　−Ｑ６
９は、インバータ回路１１の補助トランジスタとして働
く。

通常の動作時には、制御信号ＣがｒＨＪレベル、制御信
号ＣがｒＬＪレベルとなっており、ｐ−ＦＥＴＱ６７お
よびｎ　−Ｆ　Ｅ　Ｔ　Ｑ　６８はオフしてぃ３す る。この状態で、第２６図におけるワード線駆動信号Ｒ
とセンスアンプ駆動信号φＳとの時刻関係が決定される
。

テスト時には、制御信号ＣがｒＬＪレベル、制御信号Ｃ
がｒＨＪレベルとなり、ｐ−ＦＥＴＱ６７およびｎ−Ｆ
ＥＴＱ６８がオンする。その結果、ｐ−ＦＥＴＱ６６お
よびｎ−ＦＥＴＱ６９がインバータ回路１１の動作と同
時に働くことになる。

そのため、インバータ回路１１の駆動能力が向上しその
動作速度が速くなる。したがって、センスアンプ駆動信
号φＳの立上がり時刻を第２６図における時刻ｔ４に設
定することが可能となる。

なお、上記実施例では、インバータ回路の補助トランジ
スタとして１つのｐ−ＦＥＴおよび１つのｎ−ＦＥＴが
設けられているが、第２の信号φ２の立上がり時刻の調
節を容易にするために、補助トランジスタとして複数の
ＦＥＴを設けてもよい。この場合は、補助トランジスタ
の数に対応して制御信号の数も増加させる必要がある。

また、ｐ−ＦＥＴおよびｎ−ＦＥＴのいずれか１つのみ
を設けてもよい。さらに、複数のインバータ回路の出力
に補助トランジスタを付加してもよい。

第８図は、第１図および第２図に示される可変遅延回路
１０ａの構成のさらに他の例を示す回路図である。

第８図において、インバータ回路１２と出力端子０１と
の間に、ｎ−ＦＥＴＱ７０およびｐ−ＦＥＴＱ７１から
なるトランスミッションゲートＴＧ１が接続されている
。また、入力端子１１と出力端子０１との間には、ｎ−
ＦＥＴＱ７２およびｐ−ＦＥＴＱ７３からなるトランス
ミッションゲ−）ＴＧ２が接続されている。ｎ−ＦＥＴ
Ｑ７０およびｐ−ＦＥＴＱ７３のゲートは制御端子ｃ２
に接続されている。ｐ−ＦＥＴＱ７１およびｎ−ＦＥＴ
Ｑ７２のゲートは制御端子ｃ３に接続されている。

通常の動作時には、制御信号ＣがｒＨＪレベル、制御信
号ＣがｒＬＪレベルとなっており、トランスミッション
ゲートＴＧＩが導通状態、トランスミッションゲートＴ
Ｇ２が非導通状態となっている。その結果、入力端子１
１に与えられる第１の信号φ１が、インバータ１１．１
２およびトランスミッションゲートＴＧＩを介して出力
端子０１に伝達される。この状態で、第２６図における
ワード線駆動信号Ｒとセンスアンプ駆動信号φＳとの時
刻関係が決定される。

テスト時には、制御信号ＣがｒＬＪレベル、制御信号Ｃ
がｒＨＪレベルとなり、トランスミッションゲートＴＧ
Ｉが非導通状態、トランスミッションゲートＴＧ２が導
通状態となる。その結果、入力端子１１に与えられる第
１の信号は、トランスミッションゲートＴＧ２を介して
出力端子０１に伝達される。この場合には、２段のイン
バータ回路１１および１２の遅延時間が省略されるため
、動作速度が速くなる。したがって、センスアンプ駆動
信号φＳの立上がり時刻を、第２６図に示される時刻ｔ
４に設定することが可能となる。

なお、上記実施例では、１組のインバータ回路１１およ
び１２により遅延時間の調節が行なわれているが、さら
に多くの組のインバータ回路により遅延時間の調整を行
なってもよい。この場合には、インバータ回路の組の数
に対応して、制御信号の数を増加させる必要がある。

第９図は、第３図〜第５図に示される可変遅延回路１０
ｂの構成の一例を示す回路図である。

第９図の可変遅延回路１０ｂにおいては、ノードＮ２と
接地線との間に、ｎ−ＦＥＴＱ７４および容量Ｃ２がさ
らに接続されている。ｎ−ＦＥＴＱ７４のゲートは、制
御信号りを受ける制御端子ｃ４に接続されている。その
他の部分の構成は、第６図に示される可変遅延回路１０
ａの構成と同様である。

この可変遅延回路１０ｂにおいては、制御端子ｃ１およ
びＣ４に与えられる制御信号ＣおよびＤに従って、ノー
ドＮ２から負荷容量Ｃ１およびＣ２が切り離された状態
、ノードＮ２に負荷容量Ｃ１のみが接続された状態、ノ
ードＮ２に負荷容量Ｃ２のみが接続された状態、ノード
Ｎ２に負荷容量Ｃ１およびＣ２がともに接続された状態
が達成される。したがって、この可変遅延回路１０ｂに
よると、第２の信号φ２の立上がり時刻を２段または３
段に設定することが可能となる。なお、ノードＮ２に３
つ以上の負荷容量を接続することも可能である。

可変遅延回路の構成は第６図〜第９図に示される構成に
限られず、その他の構成でもよい。たとえば、第６図〜
第９図に示される回路のうち２つまたは３つを組合わせ
ることにより、可変遅延回路を構成してもよい。

第１０図は、第１図、第４図および第５図に示される高
電圧検出回路２０の構成の一例を示す回路図である。

第１０図において、列アドレスストローブ信号ＣＡＳを
受ける外部端子８１とノードＮ３との間に、複数のｎ−
ＦＥＴＱ８１〜Ｑ８ｎが直列に接続されている。ｎ−Ｆ
ＥＴＱ８１〜Ｑ８ｎの各々のゲートは、そのドレインに
接続されている。ノードＮ３は、比較的高い抵抗値を有
する抵抗素子Ｒ１を介して接地されている。ノードＮ３
と電源端子ｖ３との間にはｐ−ＦＥＴＱ９１が接続され
ている。また、ノードＮ３は、２つのインバータ回路２
１および２２を介して出力端子０２に接続されている。

インバータ回路２１は、電源端子ｖ３とノードＮ４との
間に接続されたｐ−ＦＥＴＱ９２およびノードＮ４と接
地線との間に接続されたｎ−ＦＥＴＱ９３を含む。また
、インバータ回路２２は、電源端子ｖ３と出力端子０２
との間に接続されたｐ−ＦＥＴＱ９４および出力端子０
２と接地線との間に接続されたｎ−ＦＥＴＱ９５を含む
。ノードＮ４は、ｐ−ＦＥＴ、Ｑ９．１のゲートおよび
出力端子０３に接続されている。出力端子０２から制御
信号Ｃが出力され、出力端子０３から制御信号Ｃが出力
される。

次に、第１０図の高電圧検出回路２０の動作について説
明する。ｎ−ＦＥＴのしきい値電圧ｖ１８を０．５Ｖ、
外部端子８１とノードＮ３との間に接続されるｎ−ＦＥ
ＴＱ８１〜Ｑ８ｎの数を１３と仮定すると、これらのｎ
−ＦＥＴＱ８１〜Ｑ８ｎを導通状態にするためには、外
部端子８１とノードＮ３との間ｊ：６．５Ｖ　（０，５
Ｖｘ１３）以上の電圧を印加する必要がある。

ＤＲＡＭにおいてｒＨＪレベルの入力信号の電位の最大
値は６．５ｖと規定されている。また、ノードＮ３は抵
抗素子Ｒ１を介して接地されているので、通常その電位
はｒＬＪレベルとなっている。そのため、ｐ−ＦＥＴＱ
９２がオンしており、出力端子０３の電位がｒＨＪレベ
ルとなっている。

また、ｎ　−Ｆ　Ｅ　Ｔ　Ｑ　９５がオンし、出力端子
０２の電位がｒＬＪレベルとなっている。したがって、
制御信号ＣがｒＨＪレベル、制御信号ＣがｒＬＪレベル
となっている。その結果、たとえば、第７図におけるｐ
−ＦＥＴＱ６７およびｎ−ＦＥＴＱ６８が非導通状態と
なり、第２の信号φ２の立上がりが遅くなる。

次に、外部端子８１に６．５Ｖ以上の電圧が印加される
。たとえば、外部端子８１に１０ｖの電圧が印加される
と、ノードＮ３の電位は、３．５Ｖ　（ＩＯＶ−６，５
Ｖ）となる。それにより、ｎＦＥＴＱ９３がオンし、ノ
ードＮ４の電位がｒＬＪレベルとなる。その結果、ｐ−
ＦＥＴＱ９４がオンし、出力端子０２の電位が電源電位
ｖ０゜まで引上げられる。したがって、制御信号Ｃがｒ
ＬＪレベル、制御信号でがｒＨＪレベルとなる。

その結果、たとえば、第７図におけるｐ−ＦＥＴＱ６７
およびｎ−ＦＥＴＱ６８が導通状態となり、第２の信号
φ２の立上がりが早くなる。

なお、制御信号Ｃが「Ｌ」レベルになることにより、ｐ
−ＦＥＴＱ９１がオンする。そのため、−旦外部端子８
１に高電圧が印加されると、その高電圧の印加がなくな
っても、制御信号ＣおよびＣの状態は、ｐ＝ＦＥＴＱ９
１によって保持されることになる。すなわち、テストの
期間中に外部端子８１に列アドレスストローブ信号ＣＡ
Ｓがパルス状に加わり、その電圧がＯｖになっても、テ
ストの状態が維持される。

逆に、このテストの状態を解除するためには、ＤＲＡＭ
に供給される電源を一旦オフにし電源端子ｖ３に与えら
れる電圧をＯｖに低下させればよい。これにより、ノー
ドＮ３の電位が接地電位となり、通常の動作を行なうこ
とが可能となる。

なお、第１０図の回路においでは、高電圧が印加される
外部端子として列アドレスストローブ信号ＣＡＳを受け
る外部端子８１が用いられているが、書込信号Ｗを受け
る外部端子８３などの他の外部端子を用いてもよい。

第１１図は、第２図に示される切換信号発生回路２０ａ
の構成の一例を示す回路図である。

この切換信号発生回路２０ａは、ｎ−ＦＥＴＱ９６、ｐ
−ＦＥＴＱ９７、インバータ回路０１〜Ｇ４、および１
ショットパルス発生回路２３を含む。１ショットパルス
発生回路２３は、入力端子２４に与えられるテスト信号
ＴのｒＬＪレベルからｒＨＪレベルへの変化を検出して
、正極性の単発パルスを発生する。インバータ回路Ｇ１
およびＧ２は、ラッチ回路を構成する。

通常の動作時には、テスト信号ＴはｒＬＪレベルとなっ
ている。これにより、１ショットパルス発生回路２３の
出力はｒＬＪレベルとなっており、ｎ−ＦＥＴＱ９６は
非導通状態となっている。その結果、外部端子ｐＯに与
えられるアドレス信号ＡＯはラッチ回路２５に入力され
ない。また、ｐＦＥＴＱ９７は導通状態となっている。

そのため、ノードＮ５の電位がｒＨＪレベルに固定され
る。その結果、インバータ回路Ｇ３から出力される制御
信号ＣがｒＬＪレベルとなり、インバータ回路Ｇ４から
出力される制御信号ＣはｒＨＪレベルとなる。したがっ
て、たとえば、第７図において、第２の信号φ２の立上
がりが遅くなる。

テスト時には、テスト信号ＴがｒＬＪレベルからｒＨＪ
レベルに変化する。それにより、１ショットパルス発生
回路２３から単発パルスが発生され、一定時間ｎ−ＦＥ
ＴＱ９６が導通する。その結果、外部端子ｐＯに与えら
れているアドレス信号ＡＯがラッチ回路２５に取込まれ
、ラッチされる。このとき、ｐ−ＦＥＴＱ９７はオフし
ている。

アドレス信号ＡＯがｒＨＪレベルＣ”１”　）のときに
は、ノードＮ５の電位がｒＬＪレベルとなり、制御信号
ＣがｒＨＪレベル、制御信号ＣがｒＬＪレベルとなる。

したがって、たとえば第７図において、第２の信号φ２
の立上がりが早くなる。これに対して、アドレス信号Ａ
ＯがｒＬＪレベル（“０＃）のときには、制御信号Ｃは
ｒＬＪレベル、制御信号ＣはｒＨＪレベルのまま変化し
ない。

第１２図は、第３図〜第５図に示される切換信号発生回
路２０ｂの構成の一例を示す回路図である。

第１２図の切換信号発生回路２０ｂには、ｎ−ＦＥＴＱ
９８、Ｔ）−ＦＥＴＱ９９、ラッチ回路２６、およびイ
ンバ〜り回路Ｇ７．Ｇ８がさらに設けられている。ラッ
チ回路２６は、インバータ回路Ｇ５．Ｇ６からなる。切
換信号発生回路２０ｂのその他の部分は、第１１図の切
換信号発生回路２０ａと同様である。

通常の動作時には、テスト信号ＴがｒＬＪレベルとなっ
ているので、ｐ−ＦＥＴＱ９７．Ｑ９９がオフしている
。その結果、制御信号ＣおよびＤはｒＨＪレベルとなっ
ている。したがって、たとえば第９図において、ｎ−Ｆ
ＥＴＱ６５．Ｑ７４がオンし、第２の信号φ２の立上が
りが遅くなる。

テスト時には、テスト信号ＴがｒＨＪレベルになるので
、外部端子ｐＯに与えられるアドレス信号ＡＯがラッチ
回路２５に取込まれ、外部端子ｐ１に与えられるアドレ
ス信号Ａ１がラッチ回路２６に取込まれる。これにより
、制御信号Ｃはアドレス信号ＡＯの反転信号となり、制
御信号りはアドレス信号Ａ１の反転信号となる。したが
って、アドレス信号ＡＯおよびＡ１に従って、たとえば
第９図におけるｎ　−Ｆ　Ｅ　Ｔ　Ｑ　６５　、　Ｑ　
７４の各々が導通状態または非導通状態となる。

これにより、容量ＣＩ、Ｃ２の容量値が等しいときには
、テスト時における第２の信号φ２の立上がり時刻を２
段階に設定することが可能となる。

また、容量Ｃ１およびＣ２の容量値が異なるときには、
テスト時における第２の信号φ２の立上がり時刻を３段
階に設定することが可能となる。

なお、アドレス信号ＡＯおよびＡ１がともにｒＨＪレベ
ルのときには、第２の信号φ２の立上がりは通常の動作
時と同じになる。

第１３図は、第２図および第３図に示されるりインバー
タ回路３０ａの構成の一例を示す回路図である。

第１３図のタイミング検出回路３０ａは、ｎＦＥＴＱＩ
ＯＩ〜Ｑ１０４、インバータ回路０９〜Ｇ１４、ＡＮＤ
回路Ｇ１５および１ショットパルス発生回路３１を含む
。インバータ回路Ｇ９およびＧＩＯがラッチ回路３２を
構成し、インバータ回路Ｇ１１およびＧ１２がラッチ回
路３３を構成する。ラッチ回路３２は、ｎ−ＦＥＴＱＩ
ＯＩを介して、列アドレスストローブ信号ＣＡＳを受け
る外部端子８１に接続されている。ラッチ回路３３は、
ｎ−ＦＥＴＱ１０２を介して、書込信号Ｗを受ける外部
端子８３に接続されている。１ショットパルス発生回路
３１には、外部端子８２およびインバータ回路Ｇ１３を
介して行アドレスストローブ信号ＲＡＳが入力される。

次に、第１３図のタイミング検出回路３０ａの動作につ
いて説明する。

外部端子８２に与えられる行アドレスストローブ信号Ｒ
ＡＳが「Ｌ」レベルに立下がると、１シヨツトパルス発
生回路３１から単発パルスＯＰが発生される。これによ
り、ｎ−ＦＥＴＱＩＯＩおよびＱ１０２がオンする。そ
の結果、外部端子８１および８３に与えられる列アドレ
スストローブ信号ＣＡＳおよび書込信号Ｗがそれぞれラ
ッチ回路３２および３３に取込まれる。

通常の動作時には、第１４Ａ図に示すように、行アドレ
スストローブ信号ＲＡＳがｒＬＪレベルに立下がった時
点ｔにおいて、列アドレスストローブ信号ＣＡＳおよび
書込信号ＷはｒＨＪレベルとなっている。そのため、ノ
ードＮ７およびＮ８の電位はｒＬＪレベルとなり、ＡＮ
Ｄ回路Ｇ１５からはｒＬＪレベルのテスト信号Ｔが出力
される。

テスト時には、第１４Ｂ図に示すように、行アドレスス
トローブ信号ＲＡＳが「Ｌ」レベルに立下がる時点ｔで
、列アドレスストローブ信号ＣＡＳおよび書込信号Ｗが
ｒＬＪレベルに設定される。

そのため、単発パルスＯＰが発生されることにより、列
アドレスストローブ信号ＣＡＳおよび書込信号Ｗがラッ
チ回路３２および３３にそれぞれ取込まれると、ノード
Ｎ７およびＮ８の電位が「Ｈ」レベルとなる。その結果
、ＡＮＤ回路Ｇ１５からはｒＨＪレベルのテスト信号Ｔ
が発生される。このテスト信号Ｔが、切換信号発生回路
２０ａまたは切換信号発生回路２０ｂに与えられる。

第１５図は、第４図に示されるテスト信号発生回路４０
の構成の一例を示す回路図である。

第１５図において、ＡＮＤ回路Ｇ１６の一方の入力端子
は、インバータ回路Ｇ１７を介して、行アドレスストロ
ーブ信号ＲＡＳを受ける外部端子８２に接続されている
。また、ＡＮＤ回路Ｇ１６の他方の入力端子は、第１０
図に示される高電圧検出回路２０の出力端子０２に接続
されている。

第１５図のテスト信号発生回路４０においては、行アド
レスストローブ信号ＲＡＳがｒＬＪレベルになりかつ高
電圧検出回路２０から与えられる制御信号ＣＯがｒＨＪ
レベルになったときにのみ、ｒＨＪレベルのテスト信号
Ｔが発生される。なお、制御信号ＣＯは、第１０図にお
ける制御信号Ｃに相当する。

第１６図は、第５図に示されるタイミング検出回路３０
ｂの構成の一例を示す回路図である。

第１６図のタイミング検出回路３０ｂは、ＡＮＤ回路Ｇ
１７が設けられていることを除いて、第１３図のタイミ
ング検出回路３０ａと同様である。

ＡＮＤ回路Ｇ１７の一方の入力端子はＡＮＤ回路Ｇ１５
の出力端子に接続され、ＡＮＤ回路Ｇ１７の他方の入力
端子は第１０図に示される高電圧検出回路２０の出力端
子０２に接続されている。

第１６図のタイミング検出回路３０ｂにおいては、行ア
ドレスストローブ信号ＲＡＳの立下がり時に列アドレス
ストローブ信号ＣＡＳおよび書込信号ＷがｒＬＪレベル
であり、かつ、高電圧検出回路２０から与えられる制御
信号ＣＯがｒＨＪレベルであるときのみ、「Ｈ」レベル
のテスト信号Ｔが発生される。

なお、上記実施例では、ＤＲＡＭをテスト状態に設定す
るための外部端子として、入力端子が用いられているが
、入出力兼用端子または出力端子を用いてもよい。

以上、第１図〜第５図に示される信号発生回路をＤＲＡ
Ｍのセンスアンプ駆動信号の発生回路に適用する場合に
ついて説明したが、この発明は、信号の発生タイミング
を調節する必要がある回路であれば、他の回路にも適用
可能である。

第１７図は、第２０図に示されるＤＲＡＭの主としてア
ドレスバッファ２００およびＸデコーダ３００の構成を
示す回路図である。

アドレスバッファ２００は、複数のバッファ回路２０を
含む。バッファ回路２０には、外部端子ｐｏ−ｐｎを介
して外部アドレス信号ＡＯ〜Ａｎがそれぞれ与えられる
。また、バッファ回路２０は、制御信号φ３に応答にし
て、内部アドレス信号ａＯ，ａＯ，，・・・、ａｎ、ａ
下をそれぞれ出力する。Ｘデコーダ３００は、複数のデ
コーダ回路３０を含む。各デコーダ回路３０は、ｎ−Ｆ
ＥＴＱ３０〜Ｑ３ｎ、Ｑ５０．Ｑ５１を含む。ｎ−ＦＥ
ＴＱ３．０〜Ｑ３ｎのゲートには、内部アドレス信号が
与えられる。ｎ−ＦＥＴＱ５０は、プリチャージ信号φ
ｐに応答してノードＮ９を所定の電位にプリチャージす
る。

ワード線駆動信号発生回路９１は、制御信号φ３に応答
してワード線駆動信号Ｒを発生する。各デコーダ回路３
０内のｎ−ＦＥＴＱ５１は、ノードＮ９がｒＨＪレベル
であるときに、ワード線駆動信号Ｒを対応するワード線
ＷＬに伝達する。センスアンプ駆動信号発生回路９２は
、ワード線駆動信号Ｒに応答してセンスアンプ駆動信号
φＳを発生する。

次に、第１８図のタイミングチャートを参照しながら、
第１７図の回路の動作について説明する。

プリチャージ信号φｐがｒＨＪレベルのときには、制御
信号φ３がｒＬＪレベルとなり、バッファ回路２０の出
力はｒＬＪレベルとなっている。

また、各デコーダ回路３０のノードＮ９はｎ−ＦＥＴＱ
５０を介してプリチャージされている。プリチャー信号
φｐが「Ｌ」レベルになると、制御信号φ３がｒＨＪレ
ベルになり、外部アドレス信号ＡＯ〜Ａｎの状態に従っ
て、バッファ回路２０から出力される内部アドレス信号
ａｏ、ａＯ〜ａｎ、ａｎの状態が決まる。これらの内部
アドレス信号ａｏ、ａＯ〜ａｎ、ａｎはデコーダ回路３
０に伝達される。

たとえば、外部アドレス信号ＡＯ〜ＡｎがすべてｒＬＪ
　レベルのときには、内部アドレス信号ａＯ〜ａｎはｒ
ＬＪ　レベルとなり、内部アドレス信号ａｏ−ａｎはｒ
ＨＪレベルとなる。その結果、最上部のデコーダ回路３
０以外のデコーダ回路３０のノードＮ９が放電され、そ
れらのノードＮ９の電位Ｘ２〜ＸｍがｒＬＪレベルとな
る。最上部のデコーダ回路３０には、内部アドレス信号
ａＯ〜ａｎのいずれもが与えられないので、そのノード
Ｎ９は放電されず、その電位Ｘ１はｒＨＪレベルを保持
する。このため、最上部のデコーダ回路３０内のｎ−Ｆ
ＥＴＱ５１のみがオンし、ワード線駆動信号Ｒをワード
線ＷＬに伝達する。ワード線駆動信号ＲがｒＨＪレベル
に立上がると、ワード線ＷＬに接続されるメモリセルＭ
Ｃからビット線ＢＬにデータが読出される。ビット線Ｂ
Ｌ上に読出されたデータは、センスアンプ５１０によっ
て増幅される。このようにして、メモリセルＭＣ内のデ
ータの読出しが完了する。

第１図〜第５図の信号発生回路は、上記のように、セン
スアンプ駆動信号発生回路９２に適用することができる
。ところで、デコーダ回路３０のノードＮ９の放電が終
了する前にワード線駆動信号Ｒが「Ｈ」レベルに立上が
ると、ｎ−ＦＥＴＱ５１がオン状態のままワード線駆動
信号Ｒが立上がることになる。そのため、外部アドレス
信号ＡＯ〜Ａｎにより指定されたワード線ＷＬ以外のワ
ード線ＷＬの電位もｒＨＪレベルに立上がる。その結果
、指定されたメモリセル以外のメモリセルも同時に選択
されることになる。これを多重選択と呼ぶ。したがって
、ワード線駆動信号Ｒは、デコーダ回路３０内のノード
Ｎ９の放電がほぼ終了したタイミングで、「Ｈ」レベル
に立上げられる必要がある。

この場合、第１８図において、制御信号φ３の立上がり
からワード線駆動信号Ｒの立上がりまでの時間ｔｄを長
くすれば、上記のような問題は起こらない。しかし、外
部アドレス信号により番地指定を行なってからメモリセ
ルのデータが読出されるまでのアクセス時間が長くなる
。したがって、ワード線駆動信号ＲがｒＩ（Ｊレベルに
立上がるタイミングは、デコーダ回路３０のノードＮ９
の放電が終了したときが最もよいということになる。

第１７図の回路において、Ｘデコーダ３００内の１つの
ｎ−ＦＥＴの特性が異常であるためにそのＸデコーダ３
００による選択が遅れると、選択されるべきでないワー
ド線ＷＬが選択されることになる。その結果、ＤＲＡＭ
の誤動作が生じる。

このＸデコーダ３００による選択の遅れは、内部アドレ
ス信号が入力される順序や、隣接するデコーダ回路３０
の選択または非選択によって影響を受け、上述のセンス
アンプ５１０の誤動作と同様な問題が起こる。したがっ
て、この発明は、ワード線駆動信号発生回路９１にも適
用することが可能である。

第１９図は、第２０図に示されるＤＲＡＭの主としてＹ
デコーダ４００．出力アンプ６００および出力バッファ
７００の構成を示す回路図である。

アドレスバッファ２００は、制御信号φ３′に応答して
、内部アドレス信号ｂｏ、ｂｏ〜ｂｎ。

ｂｎを発生する。Ｙデコーダ４００は、複数のデコーダ
回路４０を含む。各デコーダ回路４０は、内部アドレス
信号を受けるｎ−ＦＥＴＱ４０〜Ｑ４ｎ、制御信号φ０
に応答してノードＮＩＯをプリチャージするｎ−ＦＥＴ
Ｑ５２、およびノードＮＩＯの電位を受けるｎ−ＦＥＴ
Ｑ５３を含む。

一方、デコーダ駆動信号発生回路９３は、制御信号φ３
′に応答して、制御信号φ４を発生する。

Ｙデコーダ４００の場合も、Ｘデコーダ３００の場合と
同様に、内部アドレス信号により選択されたデコーダ回
路４０以外のデコーダ回路４０内のノードＮＩＯが放電
される。それにより、選択されたデコーダ回路４０内の
ｎ−ＦＥＴＱ５３のみがオンし、制御信号φ４が対応す
るトランスファゲートＴ１に伝達される。制御信号φ４
がｒＨＪレベルに立上がると、トランスファゲートＴ１
がオンし、対応するビット線ＢＬの電位がデータ入出力
バスＩ１０に伝達される。

出力アンプ駆動信号発生回路９４は、制御信号φ４に応
答して出力アンプ駆動信号φ５を発生する。出力アンプ
６００は、出力アンプ駆動信号φ５の立上がりに応答し
て、データ入出力バスＩ１０上のデータを基準電圧Ｖｓ
と比較し増幅する。

出力バッファ７００は、出力アンプ６００により増幅さ
れたデータを外部に出力する。

第１９図の回路においても、選択されないデコーダ回路
４０内のノードＮＩＯの放電が完了する前に制御信号φ
４がｒＨＪレベルに立上がると、データ入出力バスＩ１
０上に複数めビット線ＢＬ上のデータが読出される。し
たがって、制御信号φ４は、デコーダ回路４０内のノー
ドＮＩＯの放電が終了した後に立上がる必要がある。

また、選択されたビット線ＢＬのデータがデータ入出力
バスＩ１０に読出される前に出力アンプ駆動信号φ５が
立上がると、データ入出力バスＩ１０上の電位と基準電
圧Ｖｓとの電位差が十分でない。そのため、出力アンプ
６００が誤動作する。

したがって、出力アンプ駆動信号φ５は、ビット線ＢＬ
上のデータのデータ入出力バスＩ１０上への読出しが終
了した後に、立上がる必要がある。

Ｘデコーダ４００内の１つのｎ−ＦＥＴの特性が異常で
ある場合にも、Ｘデコーダ３００の場合と同様の問題が
起こる。すなわち、Ｘデコーダ４００による選択が遅れ
ることにより、選択されるべきでないデコーダ回路４０
が選択されることになる。これにより、出力アンプ６０
０の誤動作も生じる。

したがって、この発明は、デコーダ駆動信号発生回路９
３および出力アンプ駆動信号発生回路９４に適用するこ
とも可能である。

このように、上記実施例によれば、半導体記憶装置のテ
ストを簡単に行なうことが可能となる。

また、上記実施例による信号発生回路を、各種制御信号
の最適なタイミングを求めるのに用いることもできる。

［発明の効果コ 以上のようにこの発明によれば、外部端子に与える信号
の状態を通常の動作時の状態と異なる所定の状態に設定
することによって、半導体記憶装置のテストを短時間で
簡単に行なうことができる。

また、特別の外部端子を設けることが必要でないので、
実装密度の高い半導体記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例による信号発生回路の構成
を示すブロック図である。第２図はこの発明の他の実施
例による信号発生回路の構成を示すブロック図である。 第３図はこの発明のさらに他の実施例による信号発生回
路の構成を示すブロック図である。第４図はこの発明の
さらに他の実施例による信号発生回路の構成を示すブロ
ック図である。第５図はこの発明のさらに他の実施例に
よる信号発生回路の構成を示すブロック図である。 第６図は可変遅延回路の構成の一例を示す回路図である
。第７図は可変遅延回路の構成の他の例を示す回路図で
ある。第８図は可変遅延回路の構成のさらに他の例を示
す回路図である。第９図は可変遅延回路の構成のさらに
他の例を示す回路図である。第１０図は高電圧検出回路
の構成を示す回路図である。第１１図は切換信号発生回
路の構成の一例を示す回路図である。第１２図は切換信
号発生回路の構成の他の例を示す回路図である。第１３
図はタイミング検出回路の構成の一例を示す回路図であ
る。第１４Ａ図は通常の動作時における信号のタイミン
グを説明するためのタイミングチャートである。第１４
Ｂ図はテスト時における信号のタイミングを説明するた
めのタイミングチャートである。第１５図はテスト信号
発生回路の構成を示す回路図である。第１６図はタイミ
ング検出回路の構成の他の例を示す回路図である。第１
７図はＤＲＡＭの主としてＸデコーダの構成を示す回路
図である。第１８図は第１７図の回路の動作を説明する
ためのタイミングチャートである。 第１９図はＤＲＡＭの主としてＹデコーダの構成を示す
回路図である。第２０図はＤＲＡＭの構成を示すブロッ
ク図である。第２１図はＤＲＡＭの主としてメモリセル
アレイの構成を示す図である。 第２２図は第２１図の一部分の詳細な回路図である。第
２３図は第２２図の回路の動作を説明するためのタイミ
ングチャートである。第２４図は従来の半導体記憶装置
に用いられるクロック発生回路の構成の一例を示す回路
図である。第２５図は主としてワード線駆動信号とセン
スアンプ駆動信号とのタイミングを説明するための波形
図である。 第２６図はワード線駆動信号とセンスアンプ駆動信号の
タイミングを詳細に説明するための波形図である。 図において、１０ａ、１０ｂは可変遅延回路、２０は高
電圧検出回路、２０ａ、２０ｂは切換信号発生回路、３
０ａ、３０ｂはタイミング検出回路、４０はテスト信号
発生回路、８１〜８３．ｐＯｌｐｌは外部端子、φ１は
第１の信号、φ２は第２の信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 外部端子を有し、その外部端子に与えられる信号に応答
   して動作する半導体記憶装置であって、前記外部端子に
   通常の動作時とは異なる所定の状態の信号が与えられた
   ことに応答して、テスト信号を発生するテスト信号発生
   手段、 所定の第１の信号に応答して動作する第１の機能手段、 前記第１の信号を受け、その第１の信号を所定の遅延時
   間だけ遅延させて第２の信号として出力し、かつ前記テ
   スト信号に応答して前記遅延時間が変化される遅延手段
   、および 前記遅延手段から出力される前記第２の信号に応答して
   動作する第２の機能手段を備えた、半導体記憶装置。