JPH02206087A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02206087A JPH02206087A JP1026149A JP2614989A JPH02206087A JP H02206087 A JPH02206087 A JP H02206087A JP 1026149 A JP1026149 A JP 1026149A JP 2614989 A JP2614989 A JP 2614989A JP H02206087 A JPH02206087 A JP H02206087A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体記憶装置に関し、特に簡易な方法でテ
ストが行なわれ得る半導体記憶装置に関する。
ストが行なわれ得る半導体記憶装置に関する。
[従来の技術]
半導体集積回路の製造技術の進歩と使用者の価格低減要
求とによって、半導体記憶装置の集積度がほぼ3年で約
4倍の割合で増加し、現在では4Mビットの容量を持つ
ダイナミックランダムアクセスメモリ(以下、DRAM
と呼ぶ)が実用化されつつある。
求とによって、半導体記憶装置の集積度がほぼ3年で約
4倍の割合で増加し、現在では4Mビットの容量を持つ
ダイナミックランダムアクセスメモリ(以下、DRAM
と呼ぶ)が実用化されつつある。
このようなりRAMにおいて、たとえば次のようなテス
トを実施した場合のテスト時間について考察する。まず
、すべてのメモリセルに“0”のデータを書込み、すべ
てのメモリセルから“0″のデータを読出す。そして、
41″のデータについても同一のことをサイクル時間1
0μSecで行なう。このサイクル時間は、行アドレス
ストローブ信号RASの最大パルス幅に相当する。この
場合のテスト時間T1は次の式(1)で表わされる。
トを実施した場合のテスト時間について考察する。まず
、すべてのメモリセルに“0”のデータを書込み、すべ
てのメモリセルから“0″のデータを読出す。そして、
41″のデータについても同一のことをサイクル時間1
0μSecで行なう。このサイクル時間は、行アドレス
ストローブ信号RASの最大パルス幅に相当する。この
場合のテスト時間T1は次の式(1)で表わされる。
T1=4X4X106 XIOμ5ec=160秒
・・・(1)ここで、最初の4は、“0
”の書込み、“Onの読出し、“1″の書込みおよび“
1”の読出しに相当する。また、次の4X106は、メ
モリ容量に相当し、最後の10はサイクル時間に相当す
る。
・・・(1)ここで、最初の4は、“0
”の書込み、“Onの読出し、“1″の書込みおよび“
1”の読出しに相当する。また、次の4X106は、メ
モリ容量に相当し、最後の10はサイクル時間に相当す
る。
通常のDRAMの場合、上述のテストを、動作電源電圧
範囲の最大値5.5v側、その最小値4゜5v側、動作
温度範囲の高温70℃側、およびその低温0℃側の4つ
の条件で行なう必要がある。
範囲の最大値5.5v側、その最小値4゜5v側、動作
温度範囲の高温70℃側、およびその低温0℃側の4つ
の条件で行なう必要がある。
この場合、テスト時間T2は式(2)のようになる。
T2−160秒X4=640秒 ・・・(2)上記の
値は集積回路のテスト時間としては非常に長く、生産性
を低下させかつ価格の増大をもたらす要因となる。
値は集積回路のテスト時間としては非常に長く、生産性
を低下させかつ価格の増大をもたらす要因となる。
さらに、実際には、上述の項目だけでは異常部分を検出
できない場合がある。そのため、たとえば、入力信号の
タイミング条件、アドレス信号の番地指定順序、メモリ
セルに書込まれるデータのパターンなどを組合わせたテ
ストを行なう必要かある。このような場合には、そのテ
スト時間が極めて長くなる。この発明は、上記のような
大容量半導体記憶装置のテスト時間を短縮することを主
な目的としている。
できない場合がある。そのため、たとえば、入力信号の
タイミング条件、アドレス信号の番地指定順序、メモリ
セルに書込まれるデータのパターンなどを組合わせたテ
ストを行なう必要かある。このような場合には、そのテ
スト時間が極めて長くなる。この発明は、上記のような
大容量半導体記憶装置のテスト時間を短縮することを主
な目的としている。
まず、−船釣なりRAMの一例について説明する。第2
0図は、従来から用いられかつこの発明が適用されるD
RAMの全体構成を示すプロ・ツク図である。第20図
には、続出部が示され、書込部は省略されている。
0図は、従来から用いられかつこの発明が適用されるD
RAMの全体構成を示すプロ・ツク図である。第20図
には、続出部が示され、書込部は省略されている。
第20図において、メモリセルアレイ100には、情報
を記憶するだめの複数個のメモリセルが、行および列状
に配列されている。アドレスバッファ200は、外部端
子pO〜pnに外部から与えられる外部アドレス信号A
O〜Anを受け、内部アドレス信号を発生する。Xデコ
ーダ300は、アドレスバッファ200からの内部アド
レス信号をデコードし、メモリセルアレイ100内の対
応する行を選択する。Yデコーダ400は、アドレスバ
ッファ200からの内部アドレス信号をデコードし、メ
モリセルアレイ100内の対応する列を選択する。(セ
ンスアンプ+■10)ブロック500は、メモリセルア
レイ100内の選択された1行分のメモリセルから読出
された情報を検知および増幅し、それらの情報のうち、
Yデコーダ400により選択された情報を出力アンプ6
00に伝達する。出力アンプ600は、(センスアンプ
+l10)ブロック500から伝達された情報を増幅し
、それを出力バッファ700に出力する。
を記憶するだめの複数個のメモリセルが、行および列状
に配列されている。アドレスバッファ200は、外部端
子pO〜pnに外部から与えられる外部アドレス信号A
O〜Anを受け、内部アドレス信号を発生する。Xデコ
ーダ300は、アドレスバッファ200からの内部アド
レス信号をデコードし、メモリセルアレイ100内の対
応する行を選択する。Yデコーダ400は、アドレスバ
ッファ200からの内部アドレス信号をデコードし、メ
モリセルアレイ100内の対応する列を選択する。(セ
ンスアンプ+■10)ブロック500は、メモリセルア
レイ100内の選択された1行分のメモリセルから読出
された情報を検知および増幅し、それらの情報のうち、
Yデコーダ400により選択された情報を出力アンプ6
00に伝達する。出力アンプ600は、(センスアンプ
+l10)ブロック500から伝達された情報を増幅し
、それを出力バッファ700に出力する。
出力バッファ700は、出力アンプ600から与えられ
る情報を、出力データDoutとして外部に出力する。
る情報を、出力データDoutとして外部に出力する。
なお、制御信号発生系800は、外部端子81〜83に
与えられる列アドレスストローブ信号CAS、行アドレ
スストローブ信号RASおよび書込信号Wを受け、各部
分の動作タイミングを制御するための各種制御信号を発
生する。
与えられる列アドレスストローブ信号CAS、行アドレ
スストローブ信号RASおよび書込信号Wを受け、各部
分の動作タイミングを制御するための各種制御信号を発
生する。
第21図は、第20図に示されるメモリセルアレイ10
0の構成を示す図である。
0の構成を示す図である。
第21図において、複数のビット線BLおよびBLが折
返しビット線を構成している。複数のビット線対BL、
BLに交差するように、複数のワード線WLが配列され
ている。各ビット線BLと1本おきのワード線WLとの
交点にメモリセルMCが設けられ、各ビット線BLと他
の一本おきのワード線WLとの交点にメモリセルMCが
設けられている。
返しビット線を構成している。複数のビット線対BL、
BLに交差するように、複数のワード線WLが配列され
ている。各ビット線BLと1本おきのワード線WLとの
交点にメモリセルMCが設けられ、各ビット線BLと他
の一本おきのワード線WLとの交点にメモリセルMCが
設けられている。
各ビット線対BL、BLには、プリチャージ/イコライ
ズ回路110が接続されている。各ブリチャーズ/イコ
ライズ回路110は、対応するビット線対BL、BL上
の電位を平衡化し、かつそのビット線対BL、BLを所
定の電位vllNにプリチャージする。また、各ビット
線対BL、BLには、センスアンプ510が接続されて
いる。各センスアンプ510は、第1および第2の信号
線L1、L2を介して与えられる第1および第2のセン
スアンプ活性化信号φA1 φBに応答して活性化され
、対応するビット線対BL、BL上の電位差を検知し差
動的に増幅する。複数のビット線対BL BLの各々
は、トランスファゲートTI。
ズ回路110が接続されている。各ブリチャーズ/イコ
ライズ回路110は、対応するビット線対BL、BL上
の電位を平衡化し、かつそのビット線対BL、BLを所
定の電位vllNにプリチャージする。また、各ビット
線対BL、BLには、センスアンプ510が接続されて
いる。各センスアンプ510は、第1および第2の信号
線L1、L2を介して与えられる第1および第2のセン
スアンプ活性化信号φA1 φBに応答して活性化され
、対応するビット線対BL、BL上の電位差を検知し差
動的に増幅する。複数のビット線対BL BLの各々
は、トランスファゲートTI。
T2を介してデータ入出力バスI10.I10に接続さ
れている。各トランスフアゲ−)Tl、T2のゲートに
は、Yデコーダ400からデコード信号が与えられる。
れている。各トランスフアゲ−)Tl、T2のゲートに
は、Yデコーダ400からデコード信号が与えられる。
Yデコーダ400からのデコード信号に応答して、選択
的に1組のトランスファゲートTI、T2がオンし、そ
れにより対応する1組のビット線対BL、BLがデータ
入出力バスI10.I10に接続される。
的に1組のトランスファゲートTI、T2がオンし、そ
れにより対応する1組のビット線対BL、BLがデータ
入出力バスI10.I10に接続される。
第22図は、第21図に示される1組のビット線対BL
、BLに対応する部分を詳細に示した回路図である。
、BLに対応する部分を詳細に示した回路図である。
第22図には、1本のワード線WLおよびそのワード線
WLとビット線BLとの交点に設けられるメモリセルM
Cが示される。メモリセルMCは、nチャネル絶縁ゲー
ト電界効果トランジスタ(以下、n−FETと称す)か
らなる選択トランジスタQs、および情報が記憶される
メモリ容量Csを含む。メモリ容量Csの一方の電極は
記憶ノードNsおよび選択トランジスタQsを介してビ
ット線BLに接続され、他方の電極は接地線へ接続され
ている。選択トランジスタQsのゲート電極はワード線
WLに接続されている。ビット線対BL、BLは、n−
FETQI、Q2を介して電源線L3に接続されている
。電源線L3には、電源電位VCCの約半分の一定の電
圧vらが与えられる。n−FETQI、Q2のゲートに
、信号線L4を介して「H」レベルのプリチャージ信号
φpが与えられると、ビット線対BL、BLが電位VB
にプリチャージされる。また、ビット線BL。
WLとビット線BLとの交点に設けられるメモリセルM
Cが示される。メモリセルMCは、nチャネル絶縁ゲー
ト電界効果トランジスタ(以下、n−FETと称す)か
らなる選択トランジスタQs、および情報が記憶される
メモリ容量Csを含む。メモリ容量Csの一方の電極は
記憶ノードNsおよび選択トランジスタQsを介してビ
ット線BLに接続され、他方の電極は接地線へ接続され
ている。選択トランジスタQsのゲート電極はワード線
WLに接続されている。ビット線対BL、BLは、n−
FETQI、Q2を介して電源線L3に接続されている
。電源線L3には、電源電位VCCの約半分の一定の電
圧vらが与えられる。n−FETQI、Q2のゲートに
、信号線L4を介して「H」レベルのプリチャージ信号
φpが与えられると、ビット線対BL、BLが電位VB
にプリチャージされる。また、ビット線BL。
BL間には、n−FETQ3が接続されている。
待機時の最初に、n−FETQ3のゲートに、信号線L
5を介してrHJレベルのイコライズ信号φeが与えら
れると、ビット線対BL、BL上の電位が平衡化される
。
5を介してrHJレベルのイコライズ信号φeが与えら
れると、ビット線対BL、BL上の電位が平衡化される
。
一方、センスアンプ510は、pチャネル絶縁ゲート電
界効果トランジスタ(以下、p−FETと称す)Q4.
Q5およびn−FETQ6.Q7を含む。p−FETQ
4はセンスアンプ活性化信号φAを受ける第1の信号線
L1とビット線BLとの間に接続され、p−FETQ5
は第1の信号線L1とビット線BLとの間に接続されて
いる。
界効果トランジスタ(以下、p−FETと称す)Q4.
Q5およびn−FETQ6.Q7を含む。p−FETQ
4はセンスアンプ活性化信号φAを受ける第1の信号線
L1とビット線BLとの間に接続され、p−FETQ5
は第1の信号線L1とビット線BLとの間に接続されて
いる。
また、n−FETQ6はビット線BLとセンスアンプ活
性化信号φBを受ける第2の信号線L2との間に接続さ
れ、n−FETQ7はビット線BLと第2の信号線L2
との間に接続されている。pFETQ4およびn−FE
TQ6のゲートはビット線BLに接続され、p−FET
Q5およびnFETQ7のゲートはビット線BLに接続
されている。ビット線BLおよびBLと接地線との間に
は、それぞれ寄生容量C1およびC2が存在する。ml
の信号線L1はp−FETQ8を介して、電源電位VC
Cを受ける端子に接続され、第2の信号線L2はn−F
ETQ9を介して接地線に接続されている。p−FET
Q8のゲートにはセンスアンプの動作タイミングを制御
するセンスアンプ駆動信号φSが与えられ、n−FET
Q9のゲートにはセンスアンプの動作タイミングを制御
するセンスアンプ駆動信号φSが与えられる。
性化信号φBを受ける第2の信号線L2との間に接続さ
れ、n−FETQ7はビット線BLと第2の信号線L2
との間に接続されている。pFETQ4およびn−FE
TQ6のゲートはビット線BLに接続され、p−FET
Q5およびnFETQ7のゲートはビット線BLに接続
されている。ビット線BLおよびBLと接地線との間に
は、それぞれ寄生容量C1およびC2が存在する。ml
の信号線L1はp−FETQ8を介して、電源電位VC
Cを受ける端子に接続され、第2の信号線L2はn−F
ETQ9を介して接地線に接続されている。p−FET
Q8のゲートにはセンスアンプの動作タイミングを制御
するセンスアンプ駆動信号φSが与えられ、n−FET
Q9のゲートにはセンスアンプの動作タイミングを制御
するセンスアンプ駆動信号φSが与えられる。
なお、電位vI11は通常、1/2・vcoに保たレル
。また、VT v 4;!p−FETQ4.Q5のしき
い値電圧、VTNはn−FETQ6.Q7のしきい値電
圧である。
。また、VT v 4;!p−FETQ4.Q5のしき
い値電圧、VTNはn−FETQ6.Q7のしきい値電
圧である。
次に、第23図に示されるタイミングチャートを参照し
ながら、第20図〜第22図のDRAMの動作について
説明する。第23図には、メモリセルMCに論理“1”
の情報が記憶されており、この記憶された情報“1″を
読出す場合の動作が示される。
ながら、第20図〜第22図のDRAMの動作について
説明する。第23図には、メモリセルMCに論理“1”
の情報が記憶されており、この記憶された情報“1″を
読出す場合の動作が示される。
時刻toから時刻t1の間貞こおいて、n−FETQI
〜Q3がオンしている。それにより、ビット線対BL、
BLが電源線L3に結合され、その電位がVa (=
Vc c /2)に保持されるとともに、両ビット線B
L、BL間の電位が平衡化されている。このとき、セン
スアンプ510を活性化するための第1および第2の信
号線Ll、L2の電位は、それぞれVcc / 2+
l VT P l 、VcC/2VTNに保持されて
いる。
〜Q3がオンしている。それにより、ビット線対BL、
BLが電源線L3に結合され、その電位がVa (=
Vc c /2)に保持されるとともに、両ビット線B
L、BL間の電位が平衡化されている。このとき、セン
スアンプ510を活性化するための第1および第2の信
号線Ll、L2の電位は、それぞれVcc / 2+
l VT P l 、VcC/2VTNに保持されて
いる。
時刻t2において、プリチャージ信号φpおよびイコラ
イズ信号φeがrLJレベルになる。これにより、n−
FETQI、Q2がオフする。時刻t3において、ワー
ド線駆動信号Rが立上がり、選択されたワード線WLに
与えられると、選択トランジスタQsがオンし、記憶ノ
ードNsに蓄えられていた電荷がビット線BL上に移動
する。その結果、ビット線BLの電位かわずが(ΔV)
に上昇する。この上昇値ΔVは、メモリ容量Csの容量
値、ビット線BLの寄生容量c1の容量値、および記憶
ノードNsの記憶電圧によって決まり、通常100〜2
00mV程度の値となる。
イズ信号φeがrLJレベルになる。これにより、n−
FETQI、Q2がオフする。時刻t3において、ワー
ド線駆動信号Rが立上がり、選択されたワード線WLに
与えられると、選択トランジスタQsがオンし、記憶ノ
ードNsに蓄えられていた電荷がビット線BL上に移動
する。その結果、ビット線BLの電位かわずが(ΔV)
に上昇する。この上昇値ΔVは、メモリ容量Csの容量
値、ビット線BLの寄生容量c1の容量値、および記憶
ノードNsの記憶電圧によって決まり、通常100〜2
00mV程度の値となる。
次に、時刻t4において、センスアンプ駆動信号φSが
上昇、しセンスアンプ駆動信号77が下降する。それに
より、p−FETQ8およびn−FETQ9がオンし、
第1の信号線L1の電位が上昇しかつ第2の信号線L2
の電位が下降し始める。
上昇、しセンスアンプ駆動信号77が下降する。それに
より、p−FETQ8およびn−FETQ9がオンし、
第1の信号線L1の電位が上昇しかつ第2の信号線L2
の電位が下降し始める。
この第1および第2の信号線Ll、L2の電位の上昇お
よび下降により、p−FETQ4.Q5およびn−FE
TQ6.Q7からなるフリップフロラフ回路カセンスア
ンプ動作を開始する。その結果、ビット線BL、BL間
の微小な電位差ΔVが増幅される。ビット線BLの電位
がΔVだけ上昇したことによりn−FETQ7がオンす
る。その結果、ビット線BLの寄生容量C2に蓄えられ
ていた電荷がn−FETQ7、第2の信号線L2および
n−FETQ9を介して放電され、時刻t5においてほ
ぼOvとなる。
よび下降により、p−FETQ4.Q5およびn−FE
TQ6.Q7からなるフリップフロラフ回路カセンスア
ンプ動作を開始する。その結果、ビット線BL、BL間
の微小な電位差ΔVが増幅される。ビット線BLの電位
がΔVだけ上昇したことによりn−FETQ7がオンす
る。その結果、ビット線BLの寄生容量C2に蓄えられ
ていた電荷がn−FETQ7、第2の信号線L2および
n−FETQ9を介して放電され、時刻t5においてほ
ぼOvとなる。
一方、ビット線BLの電位が下降することによりp−F
ETQ4がオンする。その結果、ビット線BLの電位が
VCCレベルまで上昇する。そのため、記憶ノードNs
の電位は再び高レベル(Vcc VTN)となり、記
憶ノードNsの論理レベルが再生される。
ETQ4がオンする。その結果、ビット線BLの電位が
VCCレベルまで上昇する。そのため、記憶ノードNs
の電位は再び高レベル(Vcc VTN)となり、記
憶ノードNsの論理レベルが再生される。
以上がメモリセルMCからの情報の読出し、増幅および
再生までの動作である。これら一連の動作が終了すると
、DRAMは次の動作に備えて待機状態に入る。
再生までの動作である。これら一連の動作が終了すると
、DRAMは次の動作に備えて待機状態に入る。
まず、時刻t8において、ワード線駆動信号Rの下降に
よりワード線WLの電位が下降すると、選択トランジス
タQsがオフする。これにより、メモリセルMCは待機
状態となる。
よりワード線WLの電位が下降すると、選択トランジス
タQsがオフする。これにより、メモリセルMCは待機
状態となる。
次に、時刻tloにおいて、センスアンプ駆動信号φS
、φSがそれぞれ下降および上昇を開始し、時刻tll
でそれぞれrLJレベル、rl(Jレベルとなる。これ
により、p−FETQ8およびn−FETQ9はオフす
る。さらに、時刻t12において、イコライズ信号φe
が上昇を開始する。それにより、n−FETQ3がオン
し、ビット線BL、BLが互いに結合される。その結果
、電位レベルの高いビット線BLから電位レベルの低い
ビット線BLに電荷が移動し、はぼ時刻t13で両ビッ
ト線BL、BLが同電位V8 (−VC8/2)となる
。このとき同時に、高インピーダンス状態となっている
第1および第2の信号線L1、L2とビット線BL、B
Lとの、間に電荷の移動が起こる。その結果、第1およ
び第2の信号線Ll、L2の電位レベルは、それぞれV
cc/2+1VTP 1% Vcc/2 VTN
となる。
、φSがそれぞれ下降および上昇を開始し、時刻tll
でそれぞれrLJレベル、rl(Jレベルとなる。これ
により、p−FETQ8およびn−FETQ9はオフす
る。さらに、時刻t12において、イコライズ信号φe
が上昇を開始する。それにより、n−FETQ3がオン
し、ビット線BL、BLが互いに結合される。その結果
、電位レベルの高いビット線BLから電位レベルの低い
ビット線BLに電荷が移動し、はぼ時刻t13で両ビッ
ト線BL、BLが同電位V8 (−VC8/2)となる
。このとき同時に、高インピーダンス状態となっている
第1および第2の信号線L1、L2とビット線BL、B
Lとの、間に電荷の移動が起こる。その結果、第1およ
び第2の信号線Ll、L2の電位レベルは、それぞれV
cc/2+1VTP 1% Vcc/2 VTN
となる。
次に、時刻t14において、プリチャージ信号φp・が
上昇を開始する。それにより、n−FETQl、Q2が
オンし、ビット線対BL、BLが電源線L3に結合され
る。その結果、ビット線対BL、BLの電位レベルが安
定化され、DRAMは次の読出動作に備えることになる
。
上昇を開始する。それにより、n−FETQl、Q2が
オンし、ビット線対BL、BLが電源線L3に結合され
る。その結果、ビット線対BL、BLの電位レベルが安
定化され、DRAMは次の読出動作に備えることになる
。
第24図は、ワード線駆動信号Rに応答してセンスアン
プ駆動信号φSを発生するための従来のクロック発生回
路を示す回路図である。なお、ワード線駆動信号Rは、
Xデコーダにより選択されたワード線の電位を立上げる
ための信号である。
プ駆動信号φSを発生するための従来のクロック発生回
路を示す回路図である。なお、ワード線駆動信号Rは、
Xデコーダにより選択されたワード線の電位を立上げる
ための信号である。
このクロック発生回路は、複数のインバータ回路121
〜12nを含む。複数のインバータ回路121〜12n
は、入力端子11と出力端子o1との間に直列に接続さ
れている。インバータ回路121〜12nの各々は、電
源端子v1と接地線との間に接続点N1を介して直列に
接続されたp−FETQIOおよびn−FETQIIを
含む。
〜12nを含む。複数のインバータ回路121〜12n
は、入力端子11と出力端子o1との間に直列に接続さ
れている。インバータ回路121〜12nの各々は、電
源端子v1と接地線との間に接続点N1を介して直列に
接続されたp−FETQIOおよびn−FETQIIを
含む。
入力端子11にワード線駆動信号Rが与えられると、そ
の信号はインバータ121〜12nにより順次反転され
て出力端子o1からセンスアンプ駆動信号φSとして出
力される。ワード線駆動信号Rとセンスアンプ駆動信号
φSとの間の時間差は、それぞれのインバータ回路12
1〜12nにおける信号伝搬遅延時間(以下、遅延時間
と呼ぶ)の和によって決まる。このワード線駆動信号R
とセンスアンプ信号φSとの間に必要な時間差に応じて
、インバータ回路の数と各インバータ回路の遅延時間が
選ばれる。この遅延時間の設定は、たとえば、FETQ
IO,Qllのサイズを変えてそのFETの伝達コンダ
クタンス(gm)を変更することによって行なわれる。
の信号はインバータ121〜12nにより順次反転され
て出力端子o1からセンスアンプ駆動信号φSとして出
力される。ワード線駆動信号Rとセンスアンプ駆動信号
φSとの間の時間差は、それぞれのインバータ回路12
1〜12nにおける信号伝搬遅延時間(以下、遅延時間
と呼ぶ)の和によって決まる。このワード線駆動信号R
とセンスアンプ信号φSとの間に必要な時間差に応じて
、インバータ回路の数と各インバータ回路の遅延時間が
選ばれる。この遅延時間の設定は、たとえば、FETQ
IO,Qllのサイズを変えてそのFETの伝達コンダ
クタンス(gm)を変更することによって行なわれる。
[発明が解決しようとする課題]
第25図は、ワード線駆動信号Rおよびセンスアンプ駆
動信号φSのタイミングおよびビット線BLおよび第2
の信号線L2の電位変化を説明するための波形図である
。
動信号φSのタイミングおよびビット線BLおよび第2
の信号線L2の電位変化を説明するための波形図である
。
ここでは、第22図のメモリセルMCから“0”のデー
タが読出されるものとする。第25図において、時刻t
oにおいて、ワード線駆動信号RがrHJレベルに立上
がると、選択されたワード線WLの電位がrHJレベル
になる。ワード線駆動信号Rがn−FETのしきい値電
圧VTHに達すると、メモリセルMC内の選択トランジ
スタQsが導通し、そのメモリセルMCに記憶されたデ
ータがビット線BLに読出される。この場合、メモリセ
ルMCは“0”のデータを記憶していると仮定している
ので、メモリセルMC内の記憶ノードNsの電位はOv
となっている。このため、選択トランジスタQsの導通
に従って、l/2’VcCレベルに設定されているビッ
ト線BLから記憶ノードNsに電荷が移動する。その結
果、ビット線BLの電位が低下する。このビット線BL
の電位の低下速度は、選択トランジスタQsの伝達コン
ダクタンスとメモリ容量Csの容量値とによって決まり
、比較的遅い。
タが読出されるものとする。第25図において、時刻t
oにおいて、ワード線駆動信号RがrHJレベルに立上
がると、選択されたワード線WLの電位がrHJレベル
になる。ワード線駆動信号Rがn−FETのしきい値電
圧VTHに達すると、メモリセルMC内の選択トランジ
スタQsが導通し、そのメモリセルMCに記憶されたデ
ータがビット線BLに読出される。この場合、メモリセ
ルMCは“0”のデータを記憶していると仮定している
ので、メモリセルMC内の記憶ノードNsの電位はOv
となっている。このため、選択トランジスタQsの導通
に従って、l/2’VcCレベルに設定されているビッ
ト線BLから記憶ノードNsに電荷が移動する。その結
果、ビット線BLの電位が低下する。このビット線BL
の電位の低下速度は、選択トランジスタQsの伝達コン
ダクタンスとメモリ容量Csの容量値とによって決まり
、比較的遅い。
ビット線BLの電位ができるだけ低下した時点でセンス
アンプ510の動作を開始させた方が、安定な動作が行
なわれる。しかし、その開始時刻が遅いと、そのDRA
Mの動作速度が遅くなる。
アンプ510の動作を開始させた方が、安定な動作が行
なわれる。しかし、その開始時刻が遅いと、そのDRA
Mの動作速度が遅くなる。
そのため、時刻toから20n s程度遅れた適切な時
刻t1で、センスアンプ駆動信号φSが与えられる。時
刻t1において、センスアンプ駆動信号φSがしきい値
電圧VTHに到達すると、n −FETQ9 (第22
図)が導通し始め、第2の信号線L2の電位が低下し始
める。これにより、センスアンプ510の動作が開始さ
れ、第2の信号線L2の電位の低下に従って、ビット線
BLの電位が低下する。このようにして、ビット線BL
上の信号の増幅が行なわれる。
刻t1で、センスアンプ駆動信号φSが与えられる。時
刻t1において、センスアンプ駆動信号φSがしきい値
電圧VTHに到達すると、n −FETQ9 (第22
図)が導通し始め、第2の信号線L2の電位が低下し始
める。これにより、センスアンプ510の動作が開始さ
れ、第2の信号線L2の電位の低下に従って、ビット線
BLの電位が低下する。このようにして、ビット線BL
上の信号の増幅が行なわれる。
上記のように、DRAMの動作速度を速くするためには
、時刻toから時刻t1までの遅延時間は短いほど好ま
しい。この遅延時間を決める主な要因は、ビット線BL
およびBL間に存在する電気的な非平衡である。この電
気的な非平衡は、たとえば、第22図に示されるn−F
ETQ6およびQ7の間のしきい値電圧の差、ビット線
BLおよびBLに他の回路から与えられるノイズ電圧の
差等によるものである。メモリセルからの読出電圧が電
圧で表わされた非平衡の値の和よりも大きくなった時刻
でセンスアンプの動作を開始させれば、正確な増幅動作
が行なわれることになる。
、時刻toから時刻t1までの遅延時間は短いほど好ま
しい。この遅延時間を決める主な要因は、ビット線BL
およびBL間に存在する電気的な非平衡である。この電
気的な非平衡は、たとえば、第22図に示されるn−F
ETQ6およびQ7の間のしきい値電圧の差、ビット線
BLおよびBLに他の回路から与えられるノイズ電圧の
差等によるものである。メモリセルからの読出電圧が電
圧で表わされた非平衡の値の和よりも大きくなった時刻
でセンスアンプの動作を開始させれば、正確な増幅動作
が行なわれることになる。
センスアンプが誤動作しない時刻の限界点を正確に計算
することは困難であるので、実際には、実験的にその時
刻が設定される。但し、センスアンプが誤動作しない時
刻の限界点は、メモリセルのアクセス順序、“1”およ
び“0”のデータの組合わせ等の条件によって異なって
くる。実験ですべての条件についての限界点を求めるこ
とは一般に困難であるので、実際には、成る実験により
求められた限界点よりも遅い時刻に時刻t1が設定され
る。
することは困難であるので、実際には、実験的にその時
刻が設定される。但し、センスアンプが誤動作しない時
刻の限界点は、メモリセルのアクセス順序、“1”およ
び“0”のデータの組合わせ等の条件によって異なって
くる。実験ですべての条件についての限界点を求めるこ
とは一般に困難であるので、実際には、成る実験により
求められた限界点よりも遅い時刻に時刻t1が設定され
る。
第26図は、上記の説明の理解を容易にするために第2
5図を拡大した図である。但し、第2の信号線L2の電
位の波形図は省略されている。
5図を拡大した図である。但し、第2の信号線L2の電
位の波形図は省略されている。
第26図において、時刻t20〜t22は、それぞれ異
なる条件で得られるセンスアンプの動作の限界点である
。時刻t21は最も緩い条件で得られる限界点であり、
時刻t22は最も厳しい条件で得られる限界点である。
なる条件で得られるセンスアンプの動作の限界点である
。時刻t21は最も緩い条件で得られる限界点であり、
時刻t22は最も厳しい条件で得られる限界点である。
しかし、これらの限界点はあくまでも仮想的なものであ
り、実験的には、時刻t21と時刻t22との間の成る
時刻しか得られない。第26図においては、時刻t20
が代表的な限界点である。このように、時刻t20は実
際には幅を持つことになる。上記の説明は、複数のメモ
リセルの特性が均一であるということを前提としている
。
り、実験的には、時刻t21と時刻t22との間の成る
時刻しか得られない。第26図においては、時刻t20
が代表的な限界点である。このように、時刻t20は実
際には幅を持つことになる。上記の説明は、複数のメモ
リセルの特性が均一であるということを前提としている
。
これに対して、4Mビットメモリのように多数のメモリ
セルを有するDRAMにおいては、製造中に混入される
ごみ等による欠陥により、1つのメモリセル内の選択ト
ランジスタのしきい値電圧が異常に高くなることがある
。この場合には、選択トランジスタの伝達コンダクタン
スが低下し、ビット線の電位低下が遅くなる。その結果
、センスアンプが誤動作しない時刻の限界点も遅くなる
ことになる。
セルを有するDRAMにおいては、製造中に混入される
ごみ等による欠陥により、1つのメモリセル内の選択ト
ランジスタのしきい値電圧が異常に高くなることがある
。この場合には、選択トランジスタの伝達コンダクタン
スが低下し、ビット線の電位低下が遅くなる。その結果
、センスアンプが誤動作しない時刻の限界点も遅くなる
ことになる。
時刻t30〜t32は、異常のメモリセルが存在する場
合において、センスアンプが誤動作しない時刻の限界点
を示している。ここで問題となることは、実際にセンス
アンプが増幅動作を行なう時刻t1が、最も厳しい条件
で得られた限界点の時刻t32よりもいくらか早いこと
である。この場合には、隣接するメモリセルに記憶され
るデー夕等の条件によって、DRAMが正常に動作した
り正常に動作しなかったりする。この最も厳しい条件は
、通常、種々の条件の組合わせにより起こり、それを限
られた時間内で製造者が検出することは非常に困難であ
る。
合において、センスアンプが誤動作しない時刻の限界点
を示している。ここで問題となることは、実際にセンス
アンプが増幅動作を行なう時刻t1が、最も厳しい条件
で得られた限界点の時刻t32よりもいくらか早いこと
である。この場合には、隣接するメモリセルに記憶され
るデー夕等の条件によって、DRAMが正常に動作した
り正常に動作しなかったりする。この最も厳しい条件は
、通常、種々の条件の組合わせにより起こり、それを限
られた時間内で製造者が検出することは非常に困難であ
る。
その結果、このような異常のメモリセルを有するDRA
Mが使用者により使用されることになる。
Mが使用者により使用されることになる。
そのため、実際の使用時での特定の条件において、DR
AMが誤動作するという問題があった。
AMが誤動作するという問題があった。
この発明の目的は、異常部分が存在するか否かを容易に
テストすることができる半導体記憶装置を得ることであ
る。
テストすることができる半導体記憶装置を得ることであ
る。
[課題を解決するための手段]
この発明に係る半導体記憶装置は、外部端子を有しその
外部端子に与えられる信号に応答して動作する半導体記
憶装置であって、テスト信号発生手段、第1の機能手段
、遅延手段、および第2の機能手段を備える。
外部端子に与えられる信号に応答して動作する半導体記
憶装置であって、テスト信号発生手段、第1の機能手段
、遅延手段、および第2の機能手段を備える。
テスト信号発生手段は、外部端子に通常の動作時とは異
なる所定の状態の信号が与えられたことに応答して、テ
スト信号を発生する。第1の機能手段は、所定の第1の
信号に応答して動作する。
なる所定の状態の信号が与えられたことに応答して、テ
スト信号を発生する。第1の機能手段は、所定の第1の
信号に応答して動作する。
遅延手段は、第1の信号を受け、その第1の信号を所定
の遅延時間遅延させて第2の信号として出力する。遅延
時間は、テスト信号に応答して変化するようになってい
る。第2の機能手段は、遅延手段から出力される第2の
信号に応答して動作する。
の遅延時間遅延させて第2の信号として出力する。遅延
時間は、テスト信号に応答して変化するようになってい
る。第2の機能手段は、遅延手段から出力される第2の
信号に応答して動作する。
[作用]
この発明に係る半導体記憶装置においては、テスト時に
、外部端子に通常の動作時とは異なる所定の状態の信号
が与えられると、テスト信号発生手段からテスト信号が
発生される。これにより、遅延手段から出力される第2
の信号のタイミングが変化する。
、外部端子に通常の動作時とは異なる所定の状態の信号
が与えられると、テスト信号発生手段からテスト信号が
発生される。これにより、遅延手段から出力される第2
の信号のタイミングが変化する。
所定の遅延時間は余裕をもって設定されているので、そ
の半導体記憶装置に異常部分が存在しないときには、第
2の信号のタイミングが変化しても第2の機能手段は誤
動作しない。しかしながら、その半導体記憶装置に異常
部分が存在するときには、第2の信号のタイミングが変
化することにより第2の機能手段が誤動作する。
の半導体記憶装置に異常部分が存在しないときには、第
2の信号のタイミングが変化しても第2の機能手段は誤
動作しない。しかしながら、その半導体記憶装置に異常
部分が存在するときには、第2の信号のタイミングが変
化することにより第2の機能手段が誤動作する。
したがって、遅延手段における遅延時間を変化させるこ
とによって、異常部分が存在するか否かを検出すること
ができる。
とによって、異常部分が存在するか否かを検出すること
ができる。
[実施例]
以下、この発明の実施例を図面を参照しながら詳細に説
明する。
明する。
第1図は、この発明の一実施例によるDRAMに含まれ
る信号発生回路の構成を示すブロック図である。この実
施例のDRAMの他の部分の構成は、第20図〜第22
図に示されるDRAMの構成と同様である。
る信号発生回路の構成を示すブロック図である。この実
施例のDRAMの他の部分の構成は、第20図〜第22
図に示されるDRAMの構成と同様である。
第1図において、第1の信号φ1はたとえばワード線駆
動信号Rに相当し、第2の信号φ2はセンスアンプ駆動
信号φSに相当する。高電圧検出回路20は、列アドレ
ストストローブ信号CASを受ける外部端子81に接続
されている。高電圧検出回路20は、外部端子81に所
定の高電圧が与えられると、制御信号C1Cを発生する
。可変遅延回路10aは、第1の信号φ1を受け、それ
を所定の遅延時間だけ遅延させて第2の信号φ2として
出力する。
動信号Rに相当し、第2の信号φ2はセンスアンプ駆動
信号φSに相当する。高電圧検出回路20は、列アドレ
ストストローブ信号CASを受ける外部端子81に接続
されている。高電圧検出回路20は、外部端子81に所
定の高電圧が与えられると、制御信号C1Cを発生する
。可変遅延回路10aは、第1の信号φ1を受け、それ
を所定の遅延時間だけ遅延させて第2の信号φ2として
出力する。
第1の信号φ1がワード線駆動信号Rでありかつ第2の
信号φ2がセンスアンプ駆動信号φSである場合には、
時刻10で第1の信号φ1が立上がった後時刻t1で第
2の信号φ2が立上がるように、遅延時間がDlに設定
されている(第26図参照)。一方、高電圧検出回路2
0から制御信号C2Cが発生されたときには、第26図
に示される時刻t30〜t32よりも早い時刻t4で第
2の信号φ2が立上がるように、遅延時間がD4に変化
する。そのため、そのDRAMに異常な部分が存在する
ときには、センスアンプが誤動作することになる。
信号φ2がセンスアンプ駆動信号φSである場合には、
時刻10で第1の信号φ1が立上がった後時刻t1で第
2の信号φ2が立上がるように、遅延時間がDlに設定
されている(第26図参照)。一方、高電圧検出回路2
0から制御信号C2Cが発生されたときには、第26図
に示される時刻t30〜t32よりも早い時刻t4で第
2の信号φ2が立上がるように、遅延時間がD4に変化
する。そのため、そのDRAMに異常な部分が存在する
ときには、センスアンプが誤動作することになる。
したがって、テスト時に外部端子81に高電圧を与える
ことにより、そのDRAMが異常な特性を有するか否か
を容易に検出することができる。
ことにより、そのDRAMが異常な特性を有するか否か
を容易に検出することができる。
第2図は、この発明の他の実施例によるDRAMに含ま
れる信号発生回路の構成を示すブロック図である。
れる信号発生回路の構成を示すブロック図である。
第2図においてタイミング検出回路30aは、列アドレ
スストローブ信号CASが与えられる外部端子81、行
アドレスストローブ信号RASが与えられる外部端子8
2、および書込信号Wが与えられる外部端子83に接続
されている。タイミング検出回路30aは、列アドレス
ストローブ信号CAS、行アドレスストローブ信号RA
Sおよび書込信号Wのタイミングが通常のタイミングと
は異なる所定のタイミングであるときテスト信号Tを発
生する。たとえば、列アドレスストローブ信号Vτ百が
「L」レベルに立下がったときに行アドレスストローブ
信号RASおよび書込信号WがrLJレベルである場合
に、テスト信号Tが発生される。
スストローブ信号CASが与えられる外部端子81、行
アドレスストローブ信号RASが与えられる外部端子8
2、および書込信号Wが与えられる外部端子83に接続
されている。タイミング検出回路30aは、列アドレス
ストローブ信号CAS、行アドレスストローブ信号RA
Sおよび書込信号Wのタイミングが通常のタイミングと
は異なる所定のタイミングであるときテスト信号Tを発
生する。たとえば、列アドレスストローブ信号Vτ百が
「L」レベルに立下がったときに行アドレスストローブ
信号RASおよび書込信号WがrLJレベルである場合
に、テスト信号Tが発生される。
切換信号発生回路20aには、タイミング検出回路30
aからテスト信号Tが与えられるとともに、外部端子p
Oを介して外部アドレス信号AOが与えられる。切換信
号発生回路20aは、外部アドレス信号AOがrHJレ
ベルであるときに、テスト信号Tに応答して制御信号C
1Cを発生する。この制御信号C1Cに応答して、可変
遅延回路10aの遅延時間が短縮される。
aからテスト信号Tが与えられるとともに、外部端子p
Oを介して外部アドレス信号AOが与えられる。切換信
号発生回路20aは、外部アドレス信号AOがrHJレ
ベルであるときに、テスト信号Tに応答して制御信号C
1Cを発生する。この制御信号C1Cに応答して、可変
遅延回路10aの遅延時間が短縮される。
第1図の実施例においては、外部端子81に与えられる
電圧が通常の動作時の電圧よりも高い場合にテスト動作
が実行されるのに対して、第2図の実施例においては、
外部端子81〜83に与えられる列アドレスストローブ
信号CAS、行アドレスストローブ信号RASおよび書
込信号Wのタイミングが通常の動作時のタイミングと異
なる場合に、テスト動作が実行される。
電圧が通常の動作時の電圧よりも高い場合にテスト動作
が実行されるのに対して、第2図の実施例においては、
外部端子81〜83に与えられる列アドレスストローブ
信号CAS、行アドレスストローブ信号RASおよび書
込信号Wのタイミングが通常の動作時のタイミングと異
なる場合に、テスト動作が実行される。
第3図は、この発明のさらに他の実施例によるDRAM
に含まれる信号発生回路の構成を示すブロック図である
。
に含まれる信号発生回路の構成を示すブロック図である
。
第3図において、タイミング検出回路30aは、第2図
の実施例におけるタイミング検出回路30aと同様であ
る。切換信号発生回路20bには、タイミング検出回路
30aからテスト信号が与えられるとともに、外部端子
pOおよびplを介して外部アドレス信号AOおよびA
1が与えられる。
の実施例におけるタイミング検出回路30aと同様であ
る。切換信号発生回路20bには、タイミング検出回路
30aからテスト信号が与えられるとともに、外部端子
pOおよびplを介して外部アドレス信号AOおよびA
1が与えられる。
切換信号発生回路20bは、テスト信号Tに応答して、
外部アドレス信号AOおよびA1に従って、制御信号C
およびDを発生する。可変遅延回路10bは、制御信号
CおよびDに従って、その遅延時間を3段階または4段
階に変化させる。
外部アドレス信号AOおよびA1に従って、制御信号C
およびDを発生する。可変遅延回路10bは、制御信号
CおよびDに従って、その遅延時間を3段階または4段
階に変化させる。
したがって、第3図の実施例においては、種々の条件で
テストを行なうことが可能となる。
テストを行なうことが可能となる。
第4図は、この発明のさらに他の実施例によるDRAM
に含まれる信号発生回路の構成を示すブロック図である
。
に含まれる信号発生回路の構成を示すブロック図である
。
第4図において、高電圧検出回路20は、第1図に示さ
れる高電圧検出回路20と同様である。
れる高電圧検出回路20と同様である。
したがって、外部端子81に高電圧が与えられると、制
御信号COが発生される。テスト信号発生回路40は、
外部端子82に与えられる行アドレスストローブ信号R
ASがrLJレベルであるときに、高電圧検出回路20
からの制御信号COに応答してテスト信号Tを発生する
。切換信号発生回路20bおよび可変遅延回路10bは
第3図に示される切換信号発生回路20bおよび可変遅
延回路10bと同様である。
御信号COが発生される。テスト信号発生回路40は、
外部端子82に与えられる行アドレスストローブ信号R
ASがrLJレベルであるときに、高電圧検出回路20
からの制御信号COに応答してテスト信号Tを発生する
。切換信号発生回路20bおよび可変遅延回路10bは
第3図に示される切換信号発生回路20bおよび可変遅
延回路10bと同様である。
第5図は、この発明のさらに他の実施例によるDRAM
に含まれる信号発生回路の構成を示すブロック図である
。
に含まれる信号発生回路の構成を示すブロック図である
。
第5図において、高電圧検出回路20は、第1図に示さ
れる高電圧検出回路20と同様である。
れる高電圧検出回路20と同様である。
すなわち、外部端子81に高電圧が与えられると、高電
圧検出回路20から制御信号COが発生される。この制
御信号COは高電圧検出回路20にラッチされる。タイ
ミング検出回路30bは、外部端子81〜83に与えら
れる列アドレスストローブ信号CAS1行アドレススト
ローブRASおよび書込信号Wのタイミングが通常の動
作時のタイミングと異なるときに、制御信号COに応答
してテスト信号Tを発生する。切換信号発生回路20b
および可変遅延回路10bは、第3図に示される切換信
号発生回路20bおよび可変遅延回路10bと同様であ
る。
圧検出回路20から制御信号COが発生される。この制
御信号COは高電圧検出回路20にラッチされる。タイ
ミング検出回路30bは、外部端子81〜83に与えら
れる列アドレスストローブ信号CAS1行アドレススト
ローブRASおよび書込信号Wのタイミングが通常の動
作時のタイミングと異なるときに、制御信号COに応答
してテスト信号Tを発生する。切換信号発生回路20b
および可変遅延回路10bは、第3図に示される切換信
号発生回路20bおよび可変遅延回路10bと同様であ
る。
一般に、DRAMのテストは製造者により行なわれる。
そのため、使用者がそのDRAMを使用するときには、
そのDRAMが簡単にテスト動作の状態にはいらないよ
うにすることが必要である。
そのDRAMが簡単にテスト動作の状態にはいらないよ
うにすることが必要である。
一方、一般の半導体記憶装置においては、素子の実装密
度を上げるために、外部端子の数を最小限にする必要が
ある。そのため、その半導体記憶装置をテスト動作の状
態に設定するために特別な外部端子を別に設けることは
好ましくない。したがって、この発明の実施例において
は、DRAMを特別な外部端子を設けることなくテスト
動作の状態に設定するために、次の方法が用いられる。
度を上げるために、外部端子の数を最小限にする必要が
ある。そのため、その半導体記憶装置をテスト動作の状
態に設定するために特別な外部端子を別に設けることは
好ましくない。したがって、この発明の実施例において
は、DRAMを特別な外部端子を設けることなくテスト
動作の状態に設定するために、次の方法が用いられる。
(1) 外部端子に与える電圧を通常の使用範囲外の電
圧に設定する。
圧に設定する。
(2) 外部端子に与える入力信号のタイミングを通常
の使用範囲外のタイミングに設定する。
の使用範囲外のタイミングに設定する。
(3) (1)の方法と(2)の方法との組合わせ
を行なう。
を行なう。
第1図の実施例が(1)の方法に相当し、第2図および
第3図の実施例が(2)の方法に相当する。また、第4
図および第5図の実施例が(3)の方法に相当する。
第3図の実施例が(2)の方法に相当する。また、第4
図および第5図の実施例が(3)の方法に相当する。
特に、第5図の実施例においては、DRAMの通常の使
用時に電気的なノイズ等によりそのDRAMがテスト状
態に簡単に入らないように、外部端子に与えられる電圧
条件とタイミング条件との両方が与えられたときにのみ
、テスト状態に設定される。このため、通常の使用時に
、誤ってテスト動作が行なわれることはない。
用時に電気的なノイズ等によりそのDRAMがテスト状
態に簡単に入らないように、外部端子に与えられる電圧
条件とタイミング条件との両方が与えられたときにのみ
、テスト状態に設定される。このため、通常の使用時に
、誤ってテスト動作が行なわれることはない。
なお、可変遅延回路の遅延時間を制御するための制御信
号を発生する回路の構成は、第1図〜第5図に示される
構成に限られず、外部端子に与えられる信号の状態が、
通常の動作時とは異なる所定の状態となったことに応答
して制御信号を発生する回路であれば他の構成でもよい
。
号を発生する回路の構成は、第1図〜第5図に示される
構成に限られず、外部端子に与えられる信号の状態が、
通常の動作時とは異なる所定の状態となったことに応答
して制御信号を発生する回路であれば他の構成でもよい
。
第6図は、第1図および第2図に示される可変遅延回路
10aの構成の一例を示す回路図である。
10aの構成の一例を示す回路図である。
第6図において、入力端子11と出力端子01との間に
、2つのインバータ回路11および12がノードN2を
介して直列に接続されている。インバータ回路11はp
−FETQ61およびn−FETQ62を含む。インバ
ータ回路12は、p−FETQ63およびn−FETQ
64を含む。
、2つのインバータ回路11および12がノードN2を
介して直列に接続されている。インバータ回路11はp
−FETQ61およびn−FETQ62を含む。インバ
ータ回路12は、p−FETQ63およびn−FETQ
64を含む。
ノードN2と接地線との間には、n−FETQ65およ
び容量C1が直列に接続されている。n −FETQ6
5のゲートは、制御信号Cを受ける制御端子c1に接続
されている。
び容量C1が直列に接続されている。n −FETQ6
5のゲートは、制御信号Cを受ける制御端子c1に接続
されている。
通常の動作時には、制御端子c1に与えられる制御信号
CはrHJレベルになっており、n−FETQ65はオ
ンしている。それにより、容量C1がインバータ回路1
1の負荷容量として働く。
CはrHJレベルになっており、n−FETQ65はオ
ンしている。それにより、容量C1がインバータ回路1
1の負荷容量として働く。
その結果、インバータ回路11の動作速度が遅くなる。
この状態で、第26図に示されるワード線駆動信号Rと
センスアンプ駆動信号φSとの時間関係が設定される。
センスアンプ駆動信号φSとの時間関係が設定される。
テスト時には、制御端子c1に与えられる制御信号Cが
rLJレベルになり、n−FETQ65がオフする。そ
の結果、インバータ回路11の負荷容量が小さくなるの
で、その動作速度が速くなる。これにより、センスアン
プ駆動信号φSの立上がりを第26図に示される時刻t
4に設定することが可能となる。
rLJレベルになり、n−FETQ65がオフする。そ
の結果、インバータ回路11の負荷容量が小さくなるの
で、その動作速度が速くなる。これにより、センスアン
プ駆動信号φSの立上がりを第26図に示される時刻t
4に設定することが可能となる。
なお、複数のインバータ回路の出力に負荷容量を接続す
ることにより第2の信号φ2の立上がり時刻を調節する
ことも可能である。
ることにより第2の信号φ2の立上がり時刻を調節する
ことも可能である。
第7図は、第1図および第2図に示される可変遅延回路
10aの構成の他の例を示す回路図である。
10aの構成の他の例を示す回路図である。
第7図の可変遅延回路10aには、第6図の容量C1の
代わりに、電源端子v2とノードN2との間に直列に接
続されたp−FETQ66、Q67および接地線とノー
ドN2との間に直列に接続されたn−FETQ68.Q
69が設けられている。p−FETQ67のゲートは、
制御信号Cを受ける制御端子c2に接続され、n−FE
TQ68のゲートは、制御信号Cを受ける制御端子c3
に接続されている。p−FETQ66およびn −Q6
9は、インバータ回路11の補助トランジスタとして働
く。
代わりに、電源端子v2とノードN2との間に直列に接
続されたp−FETQ66、Q67および接地線とノー
ドN2との間に直列に接続されたn−FETQ68.Q
69が設けられている。p−FETQ67のゲートは、
制御信号Cを受ける制御端子c2に接続され、n−FE
TQ68のゲートは、制御信号Cを受ける制御端子c3
に接続されている。p−FETQ66およびn −Q6
9は、インバータ回路11の補助トランジスタとして働
く。
通常の動作時には、制御信号CがrHJレベル、制御信
号CがrLJレベルとなっており、p−FETQ67お
よびn −F E T Q 68はオフしてぃ3す る。この状態で、第26図におけるワード線駆動信号R
とセンスアンプ駆動信号φSとの時刻関係が決定される
。
号CがrLJレベルとなっており、p−FETQ67お
よびn −F E T Q 68はオフしてぃ3す る。この状態で、第26図におけるワード線駆動信号R
とセンスアンプ駆動信号φSとの時刻関係が決定される
。
テスト時には、制御信号CがrLJレベル、制御信号C
がrHJレベルとなり、p−FETQ67およびn−F
ETQ68がオンする。その結果、p−FETQ66お
よびn−FETQ69がインバータ回路11の動作と同
時に働くことになる。
がrHJレベルとなり、p−FETQ67およびn−F
ETQ68がオンする。その結果、p−FETQ66お
よびn−FETQ69がインバータ回路11の動作と同
時に働くことになる。
そのため、インバータ回路11の駆動能力が向上しその
動作速度が速くなる。したがって、センスアンプ駆動信
号φSの立上がり時刻を第26図における時刻t4に設
定することが可能となる。
動作速度が速くなる。したがって、センスアンプ駆動信
号φSの立上がり時刻を第26図における時刻t4に設
定することが可能となる。
なお、上記実施例では、インバータ回路の補助トランジ
スタとして1つのp−FETおよび1つのn−FETが
設けられているが、第2の信号φ2の立上がり時刻の調
節を容易にするために、補助トランジスタとして複数の
FETを設けてもよい。この場合は、補助トランジスタ
の数に対応して制御信号の数も増加させる必要がある。
スタとして1つのp−FETおよび1つのn−FETが
設けられているが、第2の信号φ2の立上がり時刻の調
節を容易にするために、補助トランジスタとして複数の
FETを設けてもよい。この場合は、補助トランジスタ
の数に対応して制御信号の数も増加させる必要がある。
また、p−FETおよびn−FETのいずれか1つのみ
を設けてもよい。さらに、複数のインバータ回路の出力
に補助トランジスタを付加してもよい。
を設けてもよい。さらに、複数のインバータ回路の出力
に補助トランジスタを付加してもよい。
第8図は、第1図および第2図に示される可変遅延回路
10aの構成のさらに他の例を示す回路図である。
10aの構成のさらに他の例を示す回路図である。
第8図において、インバータ回路12と出力端子01と
の間に、n−FETQ70およびp−FETQ71から
なるトランスミッションゲートTG1が接続されている
。また、入力端子11と出力端子01との間には、n−
FETQ72およびp−FETQ73からなるトランス
ミッションゲ−)TG2が接続されている。n−FET
Q70およびp−FETQ73のゲートは制御端子c2
に接続されている。p−FETQ71およびn−FET
Q72のゲートは制御端子c3に接続されている。
の間に、n−FETQ70およびp−FETQ71から
なるトランスミッションゲートTG1が接続されている
。また、入力端子11と出力端子01との間には、n−
FETQ72およびp−FETQ73からなるトランス
ミッションゲ−)TG2が接続されている。n−FET
Q70およびp−FETQ73のゲートは制御端子c2
に接続されている。p−FETQ71およびn−FET
Q72のゲートは制御端子c3に接続されている。
通常の動作時には、制御信号CがrHJレベル、制御信
号CがrLJレベルとなっており、トランスミッション
ゲートTGIが導通状態、トランスミッションゲートT
G2が非導通状態となっている。その結果、入力端子1
1に与えられる第1の信号φ1が、インバータ11.1
2およびトランスミッションゲートTGIを介して出力
端子01に伝達される。この状態で、第26図における
ワード線駆動信号Rとセンスアンプ駆動信号φSとの時
刻関係が決定される。
号CがrLJレベルとなっており、トランスミッション
ゲートTGIが導通状態、トランスミッションゲートT
G2が非導通状態となっている。その結果、入力端子1
1に与えられる第1の信号φ1が、インバータ11.1
2およびトランスミッションゲートTGIを介して出力
端子01に伝達される。この状態で、第26図における
ワード線駆動信号Rとセンスアンプ駆動信号φSとの時
刻関係が決定される。
テスト時には、制御信号CがrLJレベル、制御信号C
がrHJレベルとなり、トランスミッションゲートTG
Iが非導通状態、トランスミッションゲートTG2が導
通状態となる。その結果、入力端子11に与えられる第
1の信号は、トランスミッションゲートTG2を介して
出力端子01に伝達される。この場合には、2段のイン
バータ回路11および12の遅延時間が省略されるため
、動作速度が速くなる。したがって、センスアンプ駆動
信号φSの立上がり時刻を、第26図に示される時刻t
4に設定することが可能となる。
がrHJレベルとなり、トランスミッションゲートTG
Iが非導通状態、トランスミッションゲートTG2が導
通状態となる。その結果、入力端子11に与えられる第
1の信号は、トランスミッションゲートTG2を介して
出力端子01に伝達される。この場合には、2段のイン
バータ回路11および12の遅延時間が省略されるため
、動作速度が速くなる。したがって、センスアンプ駆動
信号φSの立上がり時刻を、第26図に示される時刻t
4に設定することが可能となる。
なお、上記実施例では、1組のインバータ回路11およ
び12により遅延時間の調節が行なわれているが、さら
に多くの組のインバータ回路により遅延時間の調整を行
なってもよい。この場合には、インバータ回路の組の数
に対応して、制御信号の数を増加させる必要がある。
び12により遅延時間の調節が行なわれているが、さら
に多くの組のインバータ回路により遅延時間の調整を行
なってもよい。この場合には、インバータ回路の組の数
に対応して、制御信号の数を増加させる必要がある。
第9図は、第3図〜第5図に示される可変遅延回路10
bの構成の一例を示す回路図である。
bの構成の一例を示す回路図である。
第9図の可変遅延回路10bにおいては、ノードN2と
接地線との間に、n−FETQ74および容量C2がさ
らに接続されている。n−FETQ74のゲートは、制
御信号りを受ける制御端子c4に接続されている。その
他の部分の構成は、第6図に示される可変遅延回路10
aの構成と同様である。
接地線との間に、n−FETQ74および容量C2がさ
らに接続されている。n−FETQ74のゲートは、制
御信号りを受ける制御端子c4に接続されている。その
他の部分の構成は、第6図に示される可変遅延回路10
aの構成と同様である。
この可変遅延回路10bにおいては、制御端子c1およ
びC4に与えられる制御信号CおよびDに従って、ノー
ドN2から負荷容量C1およびC2が切り離された状態
、ノードN2に負荷容量C1のみが接続された状態、ノ
ードN2に負荷容量C2のみが接続された状態、ノード
N2に負荷容量C1およびC2がともに接続された状態
が達成される。したがって、この可変遅延回路10bに
よると、第2の信号φ2の立上がり時刻を2段または3
段に設定することが可能となる。なお、ノードN2に3
つ以上の負荷容量を接続することも可能である。
びC4に与えられる制御信号CおよびDに従って、ノー
ドN2から負荷容量C1およびC2が切り離された状態
、ノードN2に負荷容量C1のみが接続された状態、ノ
ードN2に負荷容量C2のみが接続された状態、ノード
N2に負荷容量C1およびC2がともに接続された状態
が達成される。したがって、この可変遅延回路10bに
よると、第2の信号φ2の立上がり時刻を2段または3
段に設定することが可能となる。なお、ノードN2に3
つ以上の負荷容量を接続することも可能である。
可変遅延回路の構成は第6図〜第9図に示される構成に
限られず、その他の構成でもよい。たとえば、第6図〜
第9図に示される回路のうち2つまたは3つを組合わせ
ることにより、可変遅延回路を構成してもよい。
限られず、その他の構成でもよい。たとえば、第6図〜
第9図に示される回路のうち2つまたは3つを組合わせ
ることにより、可変遅延回路を構成してもよい。
第10図は、第1図、第4図および第5図に示される高
電圧検出回路20の構成の一例を示す回路図である。
電圧検出回路20の構成の一例を示す回路図である。
第10図において、列アドレスストローブ信号CASを
受ける外部端子81とノードN3との間に、複数のn−
FETQ81〜Q8nが直列に接続されている。n−F
ETQ81〜Q8nの各々のゲートは、そのドレインに
接続されている。ノードN3は、比較的高い抵抗値を有
する抵抗素子R1を介して接地されている。ノードN3
と電源端子v3との間にはp−FETQ91が接続され
ている。また、ノードN3は、2つのインバータ回路2
1および22を介して出力端子02に接続されている。
受ける外部端子81とノードN3との間に、複数のn−
FETQ81〜Q8nが直列に接続されている。n−F
ETQ81〜Q8nの各々のゲートは、そのドレインに
接続されている。ノードN3は、比較的高い抵抗値を有
する抵抗素子R1を介して接地されている。ノードN3
と電源端子v3との間にはp−FETQ91が接続され
ている。また、ノードN3は、2つのインバータ回路2
1および22を介して出力端子02に接続されている。
インバータ回路21は、電源端子v3とノードN4との
間に接続されたp−FETQ92およびノードN4と接
地線との間に接続されたn−FETQ93を含む。また
、インバータ回路22は、電源端子v3と出力端子02
との間に接続されたp−FETQ94および出力端子0
2と接地線との間に接続されたn−FETQ95を含む
。ノードN4は、p−FET、Q9.1のゲートおよび
出力端子03に接続されている。出力端子02から制御
信号Cが出力され、出力端子03から制御信号Cが出力
される。
間に接続されたp−FETQ92およびノードN4と接
地線との間に接続されたn−FETQ93を含む。また
、インバータ回路22は、電源端子v3と出力端子02
との間に接続されたp−FETQ94および出力端子0
2と接地線との間に接続されたn−FETQ95を含む
。ノードN4は、p−FET、Q9.1のゲートおよび
出力端子03に接続されている。出力端子02から制御
信号Cが出力され、出力端子03から制御信号Cが出力
される。
次に、第10図の高電圧検出回路20の動作について説
明する。n−FETのしきい値電圧v18を0.5V、
外部端子81とノードN3との間に接続されるn−FE
TQ81〜Q8nの数を13と仮定すると、これらのn
−FETQ81〜Q8nを導通状態にするためには、外
部端子81とノードN3との間j:6.5V (0,5
Vx13)以上の電圧を印加する必要がある。
明する。n−FETのしきい値電圧v18を0.5V、
外部端子81とノードN3との間に接続されるn−FE
TQ81〜Q8nの数を13と仮定すると、これらのn
−FETQ81〜Q8nを導通状態にするためには、外
部端子81とノードN3との間j:6.5V (0,5
Vx13)以上の電圧を印加する必要がある。
DRAMにおいてrHJレベルの入力信号の電位の最大
値は6.5vと規定されている。また、ノードN3は抵
抗素子R1を介して接地されているので、通常その電位
はrLJレベルとなっている。そのため、p−FETQ
92がオンしており、出力端子03の電位がrHJレベ
ルとなっている。
値は6.5vと規定されている。また、ノードN3は抵
抗素子R1を介して接地されているので、通常その電位
はrLJレベルとなっている。そのため、p−FETQ
92がオンしており、出力端子03の電位がrHJレベ
ルとなっている。
また、n −F E T Q 95がオンし、出力端子
02の電位がrLJレベルとなっている。したがって、
制御信号CがrHJレベル、制御信号CがrLJレベル
となっている。その結果、たとえば、第7図におけるp
−FETQ67およびn−FETQ68が非導通状態と
なり、第2の信号φ2の立上がりが遅くなる。
02の電位がrLJレベルとなっている。したがって、
制御信号CがrHJレベル、制御信号CがrLJレベル
となっている。その結果、たとえば、第7図におけるp
−FETQ67およびn−FETQ68が非導通状態と
なり、第2の信号φ2の立上がりが遅くなる。
次に、外部端子81に6.5V以上の電圧が印加される
。たとえば、外部端子81に10vの電圧が印加される
と、ノードN3の電位は、3.5V (IOV−6,5
V)となる。それにより、nFETQ93がオンし、ノ
ードN4の電位がrLJレベルとなる。その結果、p−
FETQ94がオンし、出力端子02の電位が電源電位
v0゜まで引上げられる。したがって、制御信号Cがr
LJレベル、制御信号でがrHJレベルとなる。
。たとえば、外部端子81に10vの電圧が印加される
と、ノードN3の電位は、3.5V (IOV−6,5
V)となる。それにより、nFETQ93がオンし、ノ
ードN4の電位がrLJレベルとなる。その結果、p−
FETQ94がオンし、出力端子02の電位が電源電位
v0゜まで引上げられる。したがって、制御信号Cがr
LJレベル、制御信号でがrHJレベルとなる。
その結果、たとえば、第7図におけるp−FETQ67
およびn−FETQ68が導通状態となり、第2の信号
φ2の立上がりが早くなる。
およびn−FETQ68が導通状態となり、第2の信号
φ2の立上がりが早くなる。
なお、制御信号Cが「L」レベルになることにより、p
−FETQ91がオンする。そのため、−旦外部端子8
1に高電圧が印加されると、その高電圧の印加がなくな
っても、制御信号CおよびCの状態は、p=FETQ9
1によって保持されることになる。すなわち、テストの
期間中に外部端子81に列アドレスストローブ信号CA
Sがパルス状に加わり、その電圧がOvになっても、テ
ストの状態が維持される。
−FETQ91がオンする。そのため、−旦外部端子8
1に高電圧が印加されると、その高電圧の印加がなくな
っても、制御信号CおよびCの状態は、p=FETQ9
1によって保持されることになる。すなわち、テストの
期間中に外部端子81に列アドレスストローブ信号CA
Sがパルス状に加わり、その電圧がOvになっても、テ
ストの状態が維持される。
逆に、このテストの状態を解除するためには、DRAM
に供給される電源を一旦オフにし電源端子v3に与えら
れる電圧をOvに低下させればよい。これにより、ノー
ドN3の電位が接地電位となり、通常の動作を行なうこ
とが可能となる。
に供給される電源を一旦オフにし電源端子v3に与えら
れる電圧をOvに低下させればよい。これにより、ノー
ドN3の電位が接地電位となり、通常の動作を行なうこ
とが可能となる。
なお、第10図の回路においでは、高電圧が印加される
外部端子として列アドレスストローブ信号CASを受け
る外部端子81が用いられているが、書込信号Wを受け
る外部端子83などの他の外部端子を用いてもよい。
外部端子として列アドレスストローブ信号CASを受け
る外部端子81が用いられているが、書込信号Wを受け
る外部端子83などの他の外部端子を用いてもよい。
第11図は、第2図に示される切換信号発生回路20a
の構成の一例を示す回路図である。
の構成の一例を示す回路図である。
この切換信号発生回路20aは、n−FETQ96、p
−FETQ97、インバータ回路01〜G4、および1
ショットパルス発生回路23を含む。1ショットパルス
発生回路23は、入力端子24に与えられるテスト信号
TのrLJレベルからrHJレベルへの変化を検出して
、正極性の単発パルスを発生する。インバータ回路G1
およびG2は、ラッチ回路を構成する。
−FETQ97、インバータ回路01〜G4、および1
ショットパルス発生回路23を含む。1ショットパルス
発生回路23は、入力端子24に与えられるテスト信号
TのrLJレベルからrHJレベルへの変化を検出して
、正極性の単発パルスを発生する。インバータ回路G1
およびG2は、ラッチ回路を構成する。
通常の動作時には、テスト信号TはrLJレベルとなっ
ている。これにより、1ショットパルス発生回路23の
出力はrLJレベルとなっており、n−FETQ96は
非導通状態となっている。その結果、外部端子pOに与
えられるアドレス信号AOはラッチ回路25に入力され
ない。また、pFETQ97は導通状態となっている。
ている。これにより、1ショットパルス発生回路23の
出力はrLJレベルとなっており、n−FETQ96は
非導通状態となっている。その結果、外部端子pOに与
えられるアドレス信号AOはラッチ回路25に入力され
ない。また、pFETQ97は導通状態となっている。
そのため、ノードN5の電位がrHJレベルに固定され
る。その結果、インバータ回路G3から出力される制御
信号CがrLJレベルとなり、インバータ回路G4から
出力される制御信号CはrHJレベルとなる。したがっ
て、たとえば、第7図において、第2の信号φ2の立上
がりが遅くなる。
る。その結果、インバータ回路G3から出力される制御
信号CがrLJレベルとなり、インバータ回路G4から
出力される制御信号CはrHJレベルとなる。したがっ
て、たとえば、第7図において、第2の信号φ2の立上
がりが遅くなる。
テスト時には、テスト信号TがrLJレベルからrHJ
レベルに変化する。それにより、1ショットパルス発生
回路23から単発パルスが発生され、一定時間n−FE
TQ96が導通する。その結果、外部端子pOに与えら
れているアドレス信号AOがラッチ回路25に取込まれ
、ラッチされる。このとき、p−FETQ97はオフし
ている。
レベルに変化する。それにより、1ショットパルス発生
回路23から単発パルスが発生され、一定時間n−FE
TQ96が導通する。その結果、外部端子pOに与えら
れているアドレス信号AOがラッチ回路25に取込まれ
、ラッチされる。このとき、p−FETQ97はオフし
ている。
アドレス信号AOがrHJレベルC”1” )のときに
は、ノードN5の電位がrLJレベルとなり、制御信号
CがrHJレベル、制御信号CがrLJレベルとなる。
は、ノードN5の電位がrLJレベルとなり、制御信号
CがrHJレベル、制御信号CがrLJレベルとなる。
したがって、たとえば第7図において、第2の信号φ2
の立上がりが早くなる。これに対して、アドレス信号A
OがrLJレベル(“0#)のときには、制御信号Cは
rLJレベル、制御信号CはrHJレベルのまま変化し
ない。
の立上がりが早くなる。これに対して、アドレス信号A
OがrLJレベル(“0#)のときには、制御信号Cは
rLJレベル、制御信号CはrHJレベルのまま変化し
ない。
第12図は、第3図〜第5図に示される切換信号発生回
路20bの構成の一例を示す回路図である。
路20bの構成の一例を示す回路図である。
第12図の切換信号発生回路20bには、n−FETQ
98、T)−FETQ99、ラッチ回路26、およびイ
ンバ〜り回路G7.G8がさらに設けられている。ラッ
チ回路26は、インバータ回路G5.G6からなる。切
換信号発生回路20bのその他の部分は、第11図の切
換信号発生回路20aと同様である。
98、T)−FETQ99、ラッチ回路26、およびイ
ンバ〜り回路G7.G8がさらに設けられている。ラッ
チ回路26は、インバータ回路G5.G6からなる。切
換信号発生回路20bのその他の部分は、第11図の切
換信号発生回路20aと同様である。
通常の動作時には、テスト信号TがrLJレベルとなっ
ているので、p−FETQ97.Q99がオフしている
。その結果、制御信号CおよびDはrHJレベルとなっ
ている。したがって、たとえば第9図において、n−F
ETQ65.Q74がオンし、第2の信号φ2の立上が
りが遅くなる。
ているので、p−FETQ97.Q99がオフしている
。その結果、制御信号CおよびDはrHJレベルとなっ
ている。したがって、たとえば第9図において、n−F
ETQ65.Q74がオンし、第2の信号φ2の立上が
りが遅くなる。
テスト時には、テスト信号TがrHJレベルになるので
、外部端子pOに与えられるアドレス信号AOがラッチ
回路25に取込まれ、外部端子p1に与えられるアドレ
ス信号A1がラッチ回路26に取込まれる。これにより
、制御信号Cはアドレス信号AOの反転信号となり、制
御信号りはアドレス信号A1の反転信号となる。したが
って、アドレス信号AOおよびA1に従って、たとえば
第9図におけるn −F E T Q 65 、 Q
74の各々が導通状態または非導通状態となる。
、外部端子pOに与えられるアドレス信号AOがラッチ
回路25に取込まれ、外部端子p1に与えられるアドレ
ス信号A1がラッチ回路26に取込まれる。これにより
、制御信号Cはアドレス信号AOの反転信号となり、制
御信号りはアドレス信号A1の反転信号となる。したが
って、アドレス信号AOおよびA1に従って、たとえば
第9図におけるn −F E T Q 65 、 Q
74の各々が導通状態または非導通状態となる。
これにより、容量CI、C2の容量値が等しいときには
、テスト時における第2の信号φ2の立上がり時刻を2
段階に設定することが可能となる。
、テスト時における第2の信号φ2の立上がり時刻を2
段階に設定することが可能となる。
また、容量C1およびC2の容量値が異なるときには、
テスト時における第2の信号φ2の立上がり時刻を3段
階に設定することが可能となる。
テスト時における第2の信号φ2の立上がり時刻を3段
階に設定することが可能となる。
なお、アドレス信号AOおよびA1がともにrHJレベ
ルのときには、第2の信号φ2の立上がりは通常の動作
時と同じになる。
ルのときには、第2の信号φ2の立上がりは通常の動作
時と同じになる。
第13図は、第2図および第3図に示されるりインバー
タ回路30aの構成の一例を示す回路図である。
タ回路30aの構成の一例を示す回路図である。
第13図のタイミング検出回路30aは、nFETQI
OI〜Q104、インバータ回路09〜G14、AND
回路G15および1ショットパルス発生回路31を含む
。インバータ回路G9およびGIOがラッチ回路32を
構成し、インバータ回路G11およびG12がラッチ回
路33を構成する。ラッチ回路32は、n−FETQI
OIを介して、列アドレスストローブ信号CASを受け
る外部端子81に接続されている。ラッチ回路33は、
n−FETQ102を介して、書込信号Wを受ける外部
端子83に接続されている。1ショットパルス発生回路
31には、外部端子82およびインバータ回路G13を
介して行アドレスストローブ信号RASが入力される。
OI〜Q104、インバータ回路09〜G14、AND
回路G15および1ショットパルス発生回路31を含む
。インバータ回路G9およびGIOがラッチ回路32を
構成し、インバータ回路G11およびG12がラッチ回
路33を構成する。ラッチ回路32は、n−FETQI
OIを介して、列アドレスストローブ信号CASを受け
る外部端子81に接続されている。ラッチ回路33は、
n−FETQ102を介して、書込信号Wを受ける外部
端子83に接続されている。1ショットパルス発生回路
31には、外部端子82およびインバータ回路G13を
介して行アドレスストローブ信号RASが入力される。
次に、第13図のタイミング検出回路30aの動作につ
いて説明する。
いて説明する。
外部端子82に与えられる行アドレスストローブ信号R
ASが「L」レベルに立下がると、1シヨツトパルス発
生回路31から単発パルスOPが発生される。これによ
り、n−FETQIOIおよびQ102がオンする。そ
の結果、外部端子81および83に与えられる列アドレ
スストローブ信号CASおよび書込信号Wがそれぞれラ
ッチ回路32および33に取込まれる。
ASが「L」レベルに立下がると、1シヨツトパルス発
生回路31から単発パルスOPが発生される。これによ
り、n−FETQIOIおよびQ102がオンする。そ
の結果、外部端子81および83に与えられる列アドレ
スストローブ信号CASおよび書込信号Wがそれぞれラ
ッチ回路32および33に取込まれる。
通常の動作時には、第14A図に示すように、行アドレ
スストローブ信号RASがrLJレベルに立下がった時
点tにおいて、列アドレスストローブ信号CASおよび
書込信号WはrHJレベルとなっている。そのため、ノ
ードN7およびN8の電位はrLJレベルとなり、AN
D回路G15からはrLJレベルのテスト信号Tが出力
される。
スストローブ信号RASがrLJレベルに立下がった時
点tにおいて、列アドレスストローブ信号CASおよび
書込信号WはrHJレベルとなっている。そのため、ノ
ードN7およびN8の電位はrLJレベルとなり、AN
D回路G15からはrLJレベルのテスト信号Tが出力
される。
テスト時には、第14B図に示すように、行アドレスス
トローブ信号RASが「L」レベルに立下がる時点tで
、列アドレスストローブ信号CASおよび書込信号Wが
rLJレベルに設定される。
トローブ信号RASが「L」レベルに立下がる時点tで
、列アドレスストローブ信号CASおよび書込信号Wが
rLJレベルに設定される。
そのため、単発パルスOPが発生されることにより、列
アドレスストローブ信号CASおよび書込信号Wがラッ
チ回路32および33にそれぞれ取込まれると、ノード
N7およびN8の電位が「H」レベルとなる。その結果
、AND回路G15からはrHJレベルのテスト信号T
が発生される。このテスト信号Tが、切換信号発生回路
20aまたは切換信号発生回路20bに与えられる。
アドレスストローブ信号CASおよび書込信号Wがラッ
チ回路32および33にそれぞれ取込まれると、ノード
N7およびN8の電位が「H」レベルとなる。その結果
、AND回路G15からはrHJレベルのテスト信号T
が発生される。このテスト信号Tが、切換信号発生回路
20aまたは切換信号発生回路20bに与えられる。
第15図は、第4図に示されるテスト信号発生回路40
の構成の一例を示す回路図である。
の構成の一例を示す回路図である。
第15図において、AND回路G16の一方の入力端子
は、インバータ回路G17を介して、行アドレスストロ
ーブ信号RASを受ける外部端子82に接続されている
。また、AND回路G16の他方の入力端子は、第10
図に示される高電圧検出回路20の出力端子02に接続
されている。
は、インバータ回路G17を介して、行アドレスストロ
ーブ信号RASを受ける外部端子82に接続されている
。また、AND回路G16の他方の入力端子は、第10
図に示される高電圧検出回路20の出力端子02に接続
されている。
第15図のテスト信号発生回路40においては、行アド
レスストローブ信号RASがrLJレベルになりかつ高
電圧検出回路20から与えられる制御信号COがrHJ
レベルになったときにのみ、rHJレベルのテスト信号
Tが発生される。なお、制御信号COは、第10図にお
ける制御信号Cに相当する。
レスストローブ信号RASがrLJレベルになりかつ高
電圧検出回路20から与えられる制御信号COがrHJ
レベルになったときにのみ、rHJレベルのテスト信号
Tが発生される。なお、制御信号COは、第10図にお
ける制御信号Cに相当する。
第16図は、第5図に示されるタイミング検出回路30
bの構成の一例を示す回路図である。
bの構成の一例を示す回路図である。
第16図のタイミング検出回路30bは、AND回路G
17が設けられていることを除いて、第13図のタイミ
ング検出回路30aと同様である。
17が設けられていることを除いて、第13図のタイミ
ング検出回路30aと同様である。
AND回路G17の一方の入力端子はAND回路G15
の出力端子に接続され、AND回路G17の他方の入力
端子は第10図に示される高電圧検出回路20の出力端
子02に接続されている。
の出力端子に接続され、AND回路G17の他方の入力
端子は第10図に示される高電圧検出回路20の出力端
子02に接続されている。
第16図のタイミング検出回路30bにおいては、行ア
ドレスストローブ信号RASの立下がり時に列アドレス
ストローブ信号CASおよび書込信号WがrLJレベル
であり、かつ、高電圧検出回路20から与えられる制御
信号COがrHJレベルであるときのみ、「H」レベル
のテスト信号Tが発生される。
ドレスストローブ信号RASの立下がり時に列アドレス
ストローブ信号CASおよび書込信号WがrLJレベル
であり、かつ、高電圧検出回路20から与えられる制御
信号COがrHJレベルであるときのみ、「H」レベル
のテスト信号Tが発生される。
なお、上記実施例では、DRAMをテスト状態に設定す
るための外部端子として、入力端子が用いられているが
、入出力兼用端子または出力端子を用いてもよい。
るための外部端子として、入力端子が用いられているが
、入出力兼用端子または出力端子を用いてもよい。
以上、第1図〜第5図に示される信号発生回路をDRA
Mのセンスアンプ駆動信号の発生回路に適用する場合に
ついて説明したが、この発明は、信号の発生タイミング
を調節する必要がある回路であれば、他の回路にも適用
可能である。
Mのセンスアンプ駆動信号の発生回路に適用する場合に
ついて説明したが、この発明は、信号の発生タイミング
を調節する必要がある回路であれば、他の回路にも適用
可能である。
第17図は、第20図に示されるDRAMの主としてア
ドレスバッファ200およびXデコーダ300の構成を
示す回路図である。
ドレスバッファ200およびXデコーダ300の構成を
示す回路図である。
アドレスバッファ200は、複数のバッファ回路20を
含む。バッファ回路20には、外部端子po−pnを介
して外部アドレス信号AO〜Anがそれぞれ与えられる
。また、バッファ回路20は、制御信号φ3に応答にし
て、内部アドレス信号aO,aO,,・・・、an、a
下をそれぞれ出力する。Xデコーダ300は、複数のデ
コーダ回路30を含む。各デコーダ回路30は、n−F
ETQ30〜Q3n、Q50.Q51を含む。n−FE
TQ3.0〜Q3nのゲートには、内部アドレス信号が
与えられる。n−FETQ50は、プリチャージ信号φ
pに応答してノードN9を所定の電位にプリチャージす
る。
含む。バッファ回路20には、外部端子po−pnを介
して外部アドレス信号AO〜Anがそれぞれ与えられる
。また、バッファ回路20は、制御信号φ3に応答にし
て、内部アドレス信号aO,aO,,・・・、an、a
下をそれぞれ出力する。Xデコーダ300は、複数のデ
コーダ回路30を含む。各デコーダ回路30は、n−F
ETQ30〜Q3n、Q50.Q51を含む。n−FE
TQ3.0〜Q3nのゲートには、内部アドレス信号が
与えられる。n−FETQ50は、プリチャージ信号φ
pに応答してノードN9を所定の電位にプリチャージす
る。
ワード線駆動信号発生回路91は、制御信号φ3に応答
してワード線駆動信号Rを発生する。各デコーダ回路3
0内のn−FETQ51は、ノードN9がrHJレベル
であるときに、ワード線駆動信号Rを対応するワード線
WLに伝達する。センスアンプ駆動信号発生回路92は
、ワード線駆動信号Rに応答してセンスアンプ駆動信号
φSを発生する。
してワード線駆動信号Rを発生する。各デコーダ回路3
0内のn−FETQ51は、ノードN9がrHJレベル
であるときに、ワード線駆動信号Rを対応するワード線
WLに伝達する。センスアンプ駆動信号発生回路92は
、ワード線駆動信号Rに応答してセンスアンプ駆動信号
φSを発生する。
次に、第18図のタイミングチャートを参照しながら、
第17図の回路の動作について説明する。
第17図の回路の動作について説明する。
プリチャージ信号φpがrHJレベルのときには、制御
信号φ3がrLJレベルとなり、バッファ回路20の出
力はrLJレベルとなっている。
信号φ3がrLJレベルとなり、バッファ回路20の出
力はrLJレベルとなっている。
また、各デコーダ回路30のノードN9はn−FETQ
50を介してプリチャージされている。プリチャー信号
φpが「L」レベルになると、制御信号φ3がrHJレ
ベルになり、外部アドレス信号AO〜Anの状態に従っ
て、バッファ回路20から出力される内部アドレス信号
ao、aO〜an、anの状態が決まる。これらの内部
アドレス信号ao、aO〜an、anはデコーダ回路3
0に伝達される。
50を介してプリチャージされている。プリチャー信号
φpが「L」レベルになると、制御信号φ3がrHJレ
ベルになり、外部アドレス信号AO〜Anの状態に従っ
て、バッファ回路20から出力される内部アドレス信号
ao、aO〜an、anの状態が決まる。これらの内部
アドレス信号ao、aO〜an、anはデコーダ回路3
0に伝達される。
たとえば、外部アドレス信号AO〜AnがすべてrLJ
レベルのときには、内部アドレス信号aO〜anはr
LJ レベルとなり、内部アドレス信号ao−anはr
HJレベルとなる。その結果、最上部のデコーダ回路3
0以外のデコーダ回路30のノードN9が放電され、そ
れらのノードN9の電位X2〜XmがrLJレベルとな
る。最上部のデコーダ回路30には、内部アドレス信号
aO〜anのいずれもが与えられないので、そのノード
N9は放電されず、その電位X1はrHJレベルを保持
する。このため、最上部のデコーダ回路30内のn−F
ETQ51のみがオンし、ワード線駆動信号Rをワード
線WLに伝達する。ワード線駆動信号RがrHJレベル
に立上がると、ワード線WLに接続されるメモリセルM
Cからビット線BLにデータが読出される。ビット線B
L上に読出されたデータは、センスアンプ510によっ
て増幅される。このようにして、メモリセルMC内のデ
ータの読出しが完了する。
レベルのときには、内部アドレス信号aO〜anはr
LJ レベルとなり、内部アドレス信号ao−anはr
HJレベルとなる。その結果、最上部のデコーダ回路3
0以外のデコーダ回路30のノードN9が放電され、そ
れらのノードN9の電位X2〜XmがrLJレベルとな
る。最上部のデコーダ回路30には、内部アドレス信号
aO〜anのいずれもが与えられないので、そのノード
N9は放電されず、その電位X1はrHJレベルを保持
する。このため、最上部のデコーダ回路30内のn−F
ETQ51のみがオンし、ワード線駆動信号Rをワード
線WLに伝達する。ワード線駆動信号RがrHJレベル
に立上がると、ワード線WLに接続されるメモリセルM
Cからビット線BLにデータが読出される。ビット線B
L上に読出されたデータは、センスアンプ510によっ
て増幅される。このようにして、メモリセルMC内のデ
ータの読出しが完了する。
第1図〜第5図の信号発生回路は、上記のように、セン
スアンプ駆動信号発生回路92に適用することができる
。ところで、デコーダ回路30のノードN9の放電が終
了する前にワード線駆動信号Rが「H」レベルに立上が
ると、n−FETQ51がオン状態のままワード線駆動
信号Rが立上がることになる。そのため、外部アドレス
信号AO〜Anにより指定されたワード線WL以外のワ
ード線WLの電位もrHJレベルに立上がる。その結果
、指定されたメモリセル以外のメモリセルも同時に選択
されることになる。これを多重選択と呼ぶ。したがって
、ワード線駆動信号Rは、デコーダ回路30内のノード
N9の放電がほぼ終了したタイミングで、「H」レベル
に立上げられる必要がある。
スアンプ駆動信号発生回路92に適用することができる
。ところで、デコーダ回路30のノードN9の放電が終
了する前にワード線駆動信号Rが「H」レベルに立上が
ると、n−FETQ51がオン状態のままワード線駆動
信号Rが立上がることになる。そのため、外部アドレス
信号AO〜Anにより指定されたワード線WL以外のワ
ード線WLの電位もrHJレベルに立上がる。その結果
、指定されたメモリセル以外のメモリセルも同時に選択
されることになる。これを多重選択と呼ぶ。したがって
、ワード線駆動信号Rは、デコーダ回路30内のノード
N9の放電がほぼ終了したタイミングで、「H」レベル
に立上げられる必要がある。
この場合、第18図において、制御信号φ3の立上がり
からワード線駆動信号Rの立上がりまでの時間tdを長
くすれば、上記のような問題は起こらない。しかし、外
部アドレス信号により番地指定を行なってからメモリセ
ルのデータが読出されるまでのアクセス時間が長くなる
。したがって、ワード線駆動信号RがrI(Jレベルに
立上がるタイミングは、デコーダ回路30のノードN9
の放電が終了したときが最もよいということになる。
からワード線駆動信号Rの立上がりまでの時間tdを長
くすれば、上記のような問題は起こらない。しかし、外
部アドレス信号により番地指定を行なってからメモリセ
ルのデータが読出されるまでのアクセス時間が長くなる
。したがって、ワード線駆動信号RがrI(Jレベルに
立上がるタイミングは、デコーダ回路30のノードN9
の放電が終了したときが最もよいということになる。
第17図の回路において、Xデコーダ300内の1つの
n−FETの特性が異常であるためにそのXデコーダ3
00による選択が遅れると、選択されるべきでないワー
ド線WLが選択されることになる。その結果、DRAM
の誤動作が生じる。
n−FETの特性が異常であるためにそのXデコーダ3
00による選択が遅れると、選択されるべきでないワー
ド線WLが選択されることになる。その結果、DRAM
の誤動作が生じる。
このXデコーダ300による選択の遅れは、内部アドレ
ス信号が入力される順序や、隣接するデコーダ回路30
の選択または非選択によって影響を受け、上述のセンス
アンプ510の誤動作と同様な問題が起こる。したがっ
て、この発明は、ワード線駆動信号発生回路91にも適
用することが可能である。
ス信号が入力される順序や、隣接するデコーダ回路30
の選択または非選択によって影響を受け、上述のセンス
アンプ510の誤動作と同様な問題が起こる。したがっ
て、この発明は、ワード線駆動信号発生回路91にも適
用することが可能である。
第19図は、第20図に示されるDRAMの主としてY
デコーダ400.出力アンプ600および出力バッファ
700の構成を示す回路図である。
デコーダ400.出力アンプ600および出力バッファ
700の構成を示す回路図である。
アドレスバッファ200は、制御信号φ3′に応答して
、内部アドレス信号bo、bo〜bn。
、内部アドレス信号bo、bo〜bn。
bnを発生する。Yデコーダ400は、複数のデコーダ
回路40を含む。各デコーダ回路40は、内部アドレス
信号を受けるn−FETQ40〜Q4n、制御信号φ0
に応答してノードNIOをプリチャージするn−FET
Q52、およびノードNIOの電位を受けるn−FET
Q53を含む。
回路40を含む。各デコーダ回路40は、内部アドレス
信号を受けるn−FETQ40〜Q4n、制御信号φ0
に応答してノードNIOをプリチャージするn−FET
Q52、およびノードNIOの電位を受けるn−FET
Q53を含む。
一方、デコーダ駆動信号発生回路93は、制御信号φ3
′に応答して、制御信号φ4を発生する。
′に応答して、制御信号φ4を発生する。
Yデコーダ400の場合も、Xデコーダ300の場合と
同様に、内部アドレス信号により選択されたデコーダ回
路40以外のデコーダ回路40内のノードNIOが放電
される。それにより、選択されたデコーダ回路40内の
n−FETQ53のみがオンし、制御信号φ4が対応す
るトランスファゲートT1に伝達される。制御信号φ4
がrHJレベルに立上がると、トランスファゲートT1
がオンし、対応するビット線BLの電位がデータ入出力
バスI10に伝達される。
同様に、内部アドレス信号により選択されたデコーダ回
路40以外のデコーダ回路40内のノードNIOが放電
される。それにより、選択されたデコーダ回路40内の
n−FETQ53のみがオンし、制御信号φ4が対応す
るトランスファゲートT1に伝達される。制御信号φ4
がrHJレベルに立上がると、トランスファゲートT1
がオンし、対応するビット線BLの電位がデータ入出力
バスI10に伝達される。
出力アンプ駆動信号発生回路94は、制御信号φ4に応
答して出力アンプ駆動信号φ5を発生する。出力アンプ
600は、出力アンプ駆動信号φ5の立上がりに応答し
て、データ入出力バスI10上のデータを基準電圧Vs
と比較し増幅する。
答して出力アンプ駆動信号φ5を発生する。出力アンプ
600は、出力アンプ駆動信号φ5の立上がりに応答し
て、データ入出力バスI10上のデータを基準電圧Vs
と比較し増幅する。
出力バッファ700は、出力アンプ600により増幅さ
れたデータを外部に出力する。
れたデータを外部に出力する。
第19図の回路においても、選択されないデコーダ回路
40内のノードNIOの放電が完了する前に制御信号φ
4がrHJレベルに立上がると、データ入出力バスI1
0上に複数めビット線BL上のデータが読出される。し
たがって、制御信号φ4は、デコーダ回路40内のノー
ドNIOの放電が終了した後に立上がる必要がある。
40内のノードNIOの放電が完了する前に制御信号φ
4がrHJレベルに立上がると、データ入出力バスI1
0上に複数めビット線BL上のデータが読出される。し
たがって、制御信号φ4は、デコーダ回路40内のノー
ドNIOの放電が終了した後に立上がる必要がある。
また、選択されたビット線BLのデータがデータ入出力
バスI10に読出される前に出力アンプ駆動信号φ5が
立上がると、データ入出力バスI10上の電位と基準電
圧Vsとの電位差が十分でない。そのため、出力アンプ
600が誤動作する。
バスI10に読出される前に出力アンプ駆動信号φ5が
立上がると、データ入出力バスI10上の電位と基準電
圧Vsとの電位差が十分でない。そのため、出力アンプ
600が誤動作する。
したがって、出力アンプ駆動信号φ5は、ビット線BL
上のデータのデータ入出力バスI10上への読出しが終
了した後に、立上がる必要がある。
上のデータのデータ入出力バスI10上への読出しが終
了した後に、立上がる必要がある。
Xデコーダ400内の1つのn−FETの特性が異常で
ある場合にも、Xデコーダ300の場合と同様の問題が
起こる。すなわち、Xデコーダ400による選択が遅れ
ることにより、選択されるべきでないデコーダ回路40
が選択されることになる。これにより、出力アンプ60
0の誤動作も生じる。
ある場合にも、Xデコーダ300の場合と同様の問題が
起こる。すなわち、Xデコーダ400による選択が遅れ
ることにより、選択されるべきでないデコーダ回路40
が選択されることになる。これにより、出力アンプ60
0の誤動作も生じる。
したがって、この発明は、デコーダ駆動信号発生回路9
3および出力アンプ駆動信号発生回路94に適用するこ
とも可能である。
3および出力アンプ駆動信号発生回路94に適用するこ
とも可能である。
このように、上記実施例によれば、半導体記憶装置のテ
ストを簡単に行なうことが可能となる。
ストを簡単に行なうことが可能となる。
また、上記実施例による信号発生回路を、各種制御信号
の最適なタイミングを求めるのに用いることもできる。
の最適なタイミングを求めるのに用いることもできる。
[発明の効果コ
以上のようにこの発明によれば、外部端子に与える信号
の状態を通常の動作時の状態と異なる所定の状態に設定
することによって、半導体記憶装置のテストを短時間で
簡単に行なうことができる。
の状態を通常の動作時の状態と異なる所定の状態に設定
することによって、半導体記憶装置のテストを短時間で
簡単に行なうことができる。
また、特別の外部端子を設けることが必要でないので、
実装密度の高い半導体記憶装置が得られる。
実装密度の高い半導体記憶装置が得られる。
第1図はこの発明の一実施例による信号発生回路の構成
を示すブロック図である。第2図はこの発明の他の実施
例による信号発生回路の構成を示すブロック図である。 第3図はこの発明のさらに他の実施例による信号発生回
路の構成を示すブロック図である。第4図はこの発明の
さらに他の実施例による信号発生回路の構成を示すブロ
ック図である。第5図はこの発明のさらに他の実施例に
よる信号発生回路の構成を示すブロック図である。 第6図は可変遅延回路の構成の一例を示す回路図である
。第7図は可変遅延回路の構成の他の例を示す回路図で
ある。第8図は可変遅延回路の構成のさらに他の例を示
す回路図である。第9図は可変遅延回路の構成のさらに
他の例を示す回路図である。第10図は高電圧検出回路
の構成を示す回路図である。第11図は切換信号発生回
路の構成の一例を示す回路図である。第12図は切換信
号発生回路の構成の他の例を示す回路図である。第13
図はタイミング検出回路の構成の一例を示す回路図であ
る。第14A図は通常の動作時における信号のタイミン
グを説明するためのタイミングチャートである。第14
B図はテスト時における信号のタイミングを説明するた
めのタイミングチャートである。第15図はテスト信号
発生回路の構成を示す回路図である。第16図はタイミ
ング検出回路の構成の他の例を示す回路図である。第1
7図はDRAMの主としてXデコーダの構成を示す回路
図である。第18図は第17図の回路の動作を説明する
ためのタイミングチャートである。 第19図はDRAMの主としてYデコーダの構成を示す
回路図である。第20図はDRAMの構成を示すブロッ
ク図である。第21図はDRAMの主としてメモリセル
アレイの構成を示す図である。 第22図は第21図の一部分の詳細な回路図である。第
23図は第22図の回路の動作を説明するためのタイミ
ングチャートである。第24図は従来の半導体記憶装置
に用いられるクロック発生回路の構成の一例を示す回路
図である。第25図は主としてワード線駆動信号とセン
スアンプ駆動信号とのタイミングを説明するための波形
図である。 第26図はワード線駆動信号とセンスアンプ駆動信号の
タイミングを詳細に説明するための波形図である。 図において、10a、10bは可変遅延回路、20は高
電圧検出回路、20a、20bは切換信号発生回路、3
0a、30bはタイミング検出回路、40はテスト信号
発生回路、81〜83.pOlplは外部端子、φ1は
第1の信号、φ2は第2の信号である。 なお、各図中同一符号は同一または相当部分を示す。
を示すブロック図である。第2図はこの発明の他の実施
例による信号発生回路の構成を示すブロック図である。 第3図はこの発明のさらに他の実施例による信号発生回
路の構成を示すブロック図である。第4図はこの発明の
さらに他の実施例による信号発生回路の構成を示すブロ
ック図である。第5図はこの発明のさらに他の実施例に
よる信号発生回路の構成を示すブロック図である。 第6図は可変遅延回路の構成の一例を示す回路図である
。第7図は可変遅延回路の構成の他の例を示す回路図で
ある。第8図は可変遅延回路の構成のさらに他の例を示
す回路図である。第9図は可変遅延回路の構成のさらに
他の例を示す回路図である。第10図は高電圧検出回路
の構成を示す回路図である。第11図は切換信号発生回
路の構成の一例を示す回路図である。第12図は切換信
号発生回路の構成の他の例を示す回路図である。第13
図はタイミング検出回路の構成の一例を示す回路図であ
る。第14A図は通常の動作時における信号のタイミン
グを説明するためのタイミングチャートである。第14
B図はテスト時における信号のタイミングを説明するた
めのタイミングチャートである。第15図はテスト信号
発生回路の構成を示す回路図である。第16図はタイミ
ング検出回路の構成の他の例を示す回路図である。第1
7図はDRAMの主としてXデコーダの構成を示す回路
図である。第18図は第17図の回路の動作を説明する
ためのタイミングチャートである。 第19図はDRAMの主としてYデコーダの構成を示す
回路図である。第20図はDRAMの構成を示すブロッ
ク図である。第21図はDRAMの主としてメモリセル
アレイの構成を示す図である。 第22図は第21図の一部分の詳細な回路図である。第
23図は第22図の回路の動作を説明するためのタイミ
ングチャートである。第24図は従来の半導体記憶装置
に用いられるクロック発生回路の構成の一例を示す回路
図である。第25図は主としてワード線駆動信号とセン
スアンプ駆動信号とのタイミングを説明するための波形
図である。 第26図はワード線駆動信号とセンスアンプ駆動信号の
タイミングを詳細に説明するための波形図である。 図において、10a、10bは可変遅延回路、20は高
電圧検出回路、20a、20bは切換信号発生回路、3
0a、30bはタイミング検出回路、40はテスト信号
発生回路、81〜83.pOlplは外部端子、φ1は
第1の信号、φ2は第2の信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 外部端子を有し、その外部端子に与えられる信号に応答
して動作する半導体記憶装置であって、前記外部端子に
通常の動作時とは異なる所定の状態の信号が与えられた
ことに応答して、テスト信号を発生するテスト信号発生
手段、 所定の第1の信号に応答して動作する第1の機能手段、 前記第1の信号を受け、その第1の信号を所定の遅延時
間だけ遅延させて第2の信号として出力し、かつ前記テ
スト信号に応答して前記遅延時間が変化される遅延手段
、および 前記遅延手段から出力される前記第2の信号に応答して
動作する第2の機能手段を備えた、半導体記憶装置。
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