JPH0425126A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0425126A
JPH0425126A JP2130042A JP13004290A JPH0425126A JP H0425126 A JPH0425126 A JP H0425126A JP 2130042 A JP2130042 A JP 2130042A JP 13004290 A JP13004290 A JP 13004290A JP H0425126 A JPH0425126 A JP H0425126A
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均 辻
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、半導体装置の製造方法に係わり、例えば半
導体基板上に形成されるポリシリコン膜、絶縁膜、金属
膜等の薄膜をレジストをマスクに選択的にエツチングす
る方法に関する。
（従来の技術） 近年、半導体デバイスにおける微細化の進行に伴い、ド
ライ・エツチング技術が盛んに用いられている。
ドライ・エツチング技術はＣＤＥに代表される等方性エ
ツチングと、ＲＩＥに代表される異方性エツチングとの
２種類に大別される。なかでも異方性エツチングである
ＲＩＥは選択エツチング用のホトレジストパターンを被
エツチング材である薄膜に忠実に再現できることから、
頻繁に使用されている。
異方性エツチングでは薄膜パターンの側面を、基板に対
して略垂直に形成できる特徴がある。この点はマスクで
あるレジストパターンの側面と、被エツチング材の上面
とがなす角度が、通常約９０度をもって形成される点に
起因する。
現在のデバイスには」二連の特徴を利用し、その構造中
に側壁（サイドウオール）を形成したものがある。これ
は所謂“側壁残し技術”と呼ばれるもので、これを利用
した代表的なデバイスにはＬＤＤ構造のＭＯＳ）ランジ
スタ等がある。
側壁残し技術は下地膜に対して略垂直な側面を持つ段差
部における、薄膜のステップカバレジの不均一さを、う
まく利用したものである。例えばポリシリコンやシリコ
ン酸化膜等の薄膜が上述の略垂直な側面を持つ段差部を
覆って形成されると、平坦面における膜厚ｔ１と上記段
差部付近における膜厚ｔ２とに差が生じる。これらの膜
厚ｔ］と、ｔ２との関係は、 ｔｌ＜ｔ２ である。このため、異方性エツチングではｔ２とｔｌと
の差、 ｔ２　−　　ｔｌ　　−Δを 即ち、Δｔの分だけ薄膜が残留する。
しかしながら、半導体装置中には、上述の側壁が残留し
てほしくない箇所も、幾つか点在する。
この箇所の一例を以下に述べる。
まず、下地膜（これはシリコン基板でも、シリコン酸化
膜でも良い）上に、回路抵抗等を構成するアンドープも
しくは低不純物濃度の第１種ポリシリコン膜を形成する
。そして、この第１種ポリシコン膜による回路抵抗パタ
ーン等を、レジスト・パターンをマスクにＲＩＥにより
形成する。
然る後、これに重ねてゲート電極等を構成する高不純物
濃度の第２種ポリシリコン膜８を形成し、レジスト・パ
ターンをマスクにＲＩＥによりゲト電極パターンを形成
したとする。
この時、高不純物濃度の第２種ポリシリコン膜が、アン
ドープもしくは低不純物濃度の第１種ポリシリコン膜に
よるパターンの側面に側壁として残る。
この結果、高不純物濃度である第２種ポリシリコン膜か
ら低不純物濃度である第１種ポリシリコン膜へと不純物
が移動する現象がおき、第１種ポリシリコン膜の不純物
濃度か変動してしまうことがある。これにより、半導体
装置の回路抵抗値等が変動し、ＩＣの特性低下を招く。
又、この問題を解決すべく、第２種ポリシリコン膜の側
壁を全て除去しようとすると、今度は下地膜をオーバー
エツチングすることになり、下地膜にＲＩＥによるダメ
ージが残る。
この結果、半導体装置の信頼性が劣化する。
（発明が解決しようとする課題） この発明は、上記のような点に鑑み為されたもので、そ
の目的は、異方性エツチングにより形成された薄膜パタ
ーンの側面に、その他の薄膜が側壁として残留すること
がないようにして高い信頼性の回路素子を得ることがで
きる半導体装置の製造方法を提供することにある。
又、その他の目的は、異方性エツチングにより形成され
る薄膜パターンに対してテーパ形状を形成し、かつこの
テーパ形状を任意に制御できる半導体装置の製造方法を
提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は、半導体基板上に薄
膜を形成する工程と、前記薄膜上に、レジストを塗布す
る工程と、前記レジストを選択露光する工程と、前記レ
ジストを熱処理する工程と、前記レジス）・を全面露光
する］−程と、前記レジストを現像して逆テーパ形状を
有するレジストパターンを得る工程と、逆テーパ形状を
有する前記レジストパターンをマスクに前記薄膜を異方
性エツチングによりエツチングしてテーパ形状を有する
薄膜パターンを得る工程と、を具備することを特徴とす
る。
さらに、前記レジストは画像反転レジストであることを
特徴とする。
さらに、前記薄膜パターンを得る工程は、反応性イオン
エツチングにより行なわれることを特徴とする。
さらに、前記レジストには染料が含有されていることを
特徴とする。
さらに、前記薄膜のテーパ形状の制御は前記選択露光工
程における露光量調節により行なわれることを特徴とす
る。
さらに、前記反応性イオンエツチングの工程は、上部電
極の温度と下部電極の温度とを各々独立制御可能である
平行平板式反応性イオンエツチング装置を用いて行ない
、前記上部電極と下部電極との間に温度勾配を形成し、 前記薄膜のテーパ形状の制御は前記温度勾配調節により
行なわれることを特徴とする。
さらに、前記薄膜のテーパ形状の制御は前記レジスト中
の染料の含有率調節により行なわれることを特徴とする
。
（作　用） 上記のような半導体装置の製造方法にあっては、逆テー
パ形状有するレジストパターンをマスクに薄膜を異方性
エツチングするから、得られる薄膜パターンは、テーパ
形状を有するようになる。
逆テーパ形状有するレジストパターンを得るためのレジ
ストには、画像反転レジストを用いることにより、例え
ば画像反転を行うための熱処理の時間が短縮される。
異方性エツチングの代表的な例は、反応性イオンエツチ
ング（ＲＩ　Ｅ）である。
又、特に平行平板式ＲＩＥ装置を用いて異方性エツチン
グする場合には、上部電極と、下部電極との間に温度勾
配を形成する。そして、この温度勾配を調節すれば、得
られる薄膜パターンのテパ形状を制御できる。
又、レジストに染料を含有させると、このレジストの透
過率を制御することが可能となる。このレジストの透過
率を制御すれば、得られるレジストパターンの逆テーパ
形状を制御できる。このレジストパターンの逆テーパ形
状を制御すれば、これをマスクに異方性エツチングする
ことで得られる薄膜パターンのテーパ形状も制御できる
。
又、レジストに対する選択露光工程の際、露光量を調節
ずれば、得られるレジストパターンの逆テーパ形状を制
御できる。従って、露光量を調節することでも、」二連
のように薄膜パターンのテパ形状が制御できる。
（実施例） 以下、図面を参照してこの発明の実施例について説明す
る。
第１図（ａ）乃至第１図（ｄ）は、この発明の第１の実
施例に係わる半導体装置の製造方法についてそれぞれ製
造工程順に示した断面図である。
まず、第１図（ａ）に示すように、下地膜１（例えばシ
リコン酸化膜、あるいシリコン基板でも良い）上に、ア
ンドープもしくは低不純物濃度の第１種ポリシリコン層
２を形成する。次いで、全面に、ポジ型のホトレジスト 対し、イメージリバース法を用いて、例えば高抵抗層レ
ジストパターン３，、３。を形成する。この時、被エツ
チング材である第１種ポリシリコン膜２の上面と、高抵
抗層レジメトパターン３＋。
３□の側面とがなす角度θ１は、９０度以ドの挟角とな
り、逆テーパ形状を有する高抵抗層レジス］　０ ドパターンが得られる。これは、高抵抗層レジストパタ
ーンの形成をイメージリバース法によって行なうためで
ある。
このイメージリバース法については、より好ましいもの
を、後述する第２、第３の実施例において、詳細に記述
する。
次いで、第１図（ｂ）に示すように、逆テパ形状を有す
る高抵抗層パターンをマスクに、第１種ポリシリコン膜
２□、２２を異方性エツチング、例えばＲＩＥによりエ
ツチングする。これにより、下地膜１の上面と第１種ポ
リシリコン膜の側面とがなす角度θ２は、９０度以上の
鈍角となり、テーパ形状を有する高抵抗層パターン２□
。
２２が得られる。
次いで、第１図（ｃ）に示すように、全面に、高不純物
濃度の第２種ポリシリコン層４を形成する。この時、第
２種ポリシリコン層４の平坦面における膜厚ｔ］と、高
抵抗層パターン２１，２□付近、即ち、段着部付近にお
ける膜厚ｔ２は、次のような関係になる。
ｔ　１　　　リ　　　ｔ　２ これは、高抵抗層パターン２１．２２がテパ形状を有し
、これの側面が、下地膜１に対して略垂直ではなく、明
らかな傾斜、即ち、上述の角度θ２をもって形成される
ことによる。
このように、上述のテーパ形状の段差部を覆って形成さ
れる第２種ポリシリコン層４の膜厚は、略均−なものに
なる。
次いで、全面に、ポジ型あるいはネガ型のホトレジスト
を塗布し、これに対し、写真蝕刻法により、例えばゲー
ト電極レジストパターン５を形成する。
次いで、第１図（ｄ）に示すように、ゲート電極レジス
トパターン５をマスクに、第２種ポリシリコン膜４を異
方性エツチング、例えばＲＩＥによりエツチングする。
このようにすると、下地膜］を、さほどオーバーエツチ
ングしなくても高抵抗層パターン２□、２２の側面に第
１種ポリシリコン膜４が側壁として残ることなく、略全
で除去される。これにより、下地膜１に対しての異方性
エツチング、例えばＲＩＥのダメージは、減少する。
このことは、第２種ポリシリコン層４の膜厚が、高抵抗
層パターン２４，２□を跨いで形成されても略均−とな
るため、第２種ポリシリコン層４の除去量が平均化され
るためである。
又、同時にレジストパターン５が存在する箇所には、ゲ
ート電極パターン４１が得られる。
以上のようにこの発明の第１の実施例に係わる製造方法
は、イメージリバース法を用いて逆テーパ形状を有する
レジストパターン、即ち、高抵抗層レジストパターン３
１．３２を形成し、これをマスクに薄膜、例えば第１種
ポリシリコン膜２を異方性エツチングし、テーパ形状を
有する薄膜パターン、例えば高抵抗層パターン２１，２
□を形成する。
従って、この発明の製造方法で得られたテパ形状を有す
る薄膜パターンは、これを跨いで、例えばアルミニウム
配線等の金属配線が形成された場合、この金属配線のス
テップカバレージを良好とすることが可能であるととも
に、配線の段切れ等の発生が少ない信頼性の高い金属配
線を半導体装置内に形成することができる。
次に、第２図を参照して、第２の実施例について説明す
る。
まず、第２図（ａ）に示すように、下地膜（例えばシリ
コン酸化膜、あるいシリコン基板でも良い）１００の上
に、例えば第１種ポリシリコン膜１０１を形成する。次
いで、全面に、ポジ型ホトレジスト１．０２を塗布する
。このポジ型ホトレジスト１０２は、例えばベース・ポ
リマーに、フェノール・ノボラック樹脂、及び感光剤に
ジアゾナフトキノンを用いたものに、例えばアゾ系の染
料を混合したものである。次いで、ホトレジスト１０２
を塗布後、プリベークを行なう。
次いで、第２図（ｂ）に示すように、ポジ型ホトレジス
ト１０２に対し、図示しないステッパーを用い、レチク
ル１０３をマスクに紫外線１０４を当て、選択露光を行
なう。この選択露光の条件は、例えばｇ線（波長４３６
ｎｍ：可視光であるが習慣的に紫外線と呼ばれているの
で、本明細書中でも紫外線と呼ぶ）、紫外線光量、例え
ば３００　ｍ　Ｊ　／　ｃ　ｍ　２で行なう。この選択
露光により、ホトレジスト１０２、の感光した箇所１０
２ａでは、アルカリ可溶性のインデン・カルボン酸が生
成される。
次いで、第２図（ｃ）に示すように、同図（ｂ）に示す
装置を、熱処理用炉１０５に入れ、アンモニアガス１０
６の雰囲気中で熱処理する。
この熱処理の条件は、例えば温度９５〜１２０℃、処理
時間７５分である。この時、上述の感光箇所１０２ａで
は、インデン・カルボン酸が架橋することで、アルカリ
不溶性のインデンが生成される。
この工程を画像反転熱処理工程という。
次いで、第２図（ｄ）に示すように、ホトレジスト１０
２に対し、図示しないアライナ−を用い、紫外線］０７
を当て、全面露光を行なう。この全面露光の条件は、例
えば紫外線（波長２００−４５０ｎｍ）、紫外線光量、
例えば０．３６ｍ　Ｊ　／　ｃ　ｍ　２て行なう。この
全面露光により、ホ１・レジスト１０２の未感光である
箇所１０２では、アルカリ可溶性のインデン・カルボン
酸が生成される。この状態を図中１０２ｂの参照符号を
付して区別する。
次いで、第２図（ｅ）に示すように、同図（ｄ）に示す
装置を、アルカリ性の水溶液中に浸漬し現像する。この
時、インデン・カルボン酸が生成されている箇所１０２
ｂは溶け、インデンが生成されている箇所］０２ａは残
る。このように、ポジ型ホトレジスト１０２は、同図（
ｂ）の選択露光工程（第１回目の露光）で感光した箇所
］０２ａが残り、通常のポジ型レジストとは画像が反転
する。このような写真蝕刻工程をイメージリバース法と
いう。
又、同図（ｅ）に示すように、イメージリバースで得ら
れるレジストパターン１０２ａは、これの側面と、被エ
ツチング材であるポリシリコン膜１０１の上面とかなす
角度θ１が挟角となり、逆テーパ形状になる。
次いで、第２図（ｆ）に示すように、レジストパターン
１０２ａをマスクに、等方性エツチング、例えばＲＩＥ
により、ポリシリコン層１０１をエツチングする。逆テ
ーパ形状のレジストパタン１０２をマスクにＲＩＥする
ことにより得られたポリシリコンパターン１０１ａは、
第１の実施例同様、これの側面と、下地膜１００とがな
す角度θ２か鈍角となリテーパ形状となる。
又、この実施例では、上述したように、ホトレジスト１
０２中に、アゾ系の染料を混合する。
染料が混合されたホトレジスト１０２ては、透過率が低
下し、レジスト１０２の最深部に到達する光量が減少す
る。最深部に到達する光量が減少すると、露光部の形状
は逆テーパ形状となる。
従って、ホトレジスト１０２中に染料を混合し、かつ混
合される染料の量を制御すれば、レジストに形成される
べき逆テーパ形状を制御できる。
例えばアゾ系染料を多量にレジスト中に含有させてイメ
ージリバースを行なうと、第２図（ｅ）に示す角度θ１
が９０度から０度に近づき、より傾斜のきつい逆テーパ
形状のレジストパターン１０２ａが得られる。又、レジ
ストパターン１０２ａの角度θ１を種々変え、これをマ
スクにポリシリコン層１−０１を異方性エツチングすれ
ば、第２図（ｆ）に示す角度θ２も種々変えられる。
例えば上述の角度θ１が９０度から０度に近づくにつれ
、角度θ２は９０度から１８０度に近づく。
これにより、ポリシリコンパターンのテーパ形状が制御
できる。
従って、形成すべきポリシリコン層］０］のテーパ形状
を種々変更することができ、薄膜のテパ形状の形成に関
して広い範囲のマージンを与えることができる。
尚、上述の染料の含有率とともに、露光量、特に第２図
（ｂ）に示す紫外線光量を制御することでも、レジスト
のテーパ形状が制御できる。
例えば露光量を少なくすると、必然的に、レジスト最深
部に到達する光量は減少する。これを利用して上述のよ
うに角度θ１を制御する。角度θ］を制御すれば、上述
のように角度θ２が制御でき、ポリシリコンパターンの
テーパ形状を制御できる。
次に、第３図を参照して、第３の実施例について説明す
る。第３図（ａ）乃至第３図（ｆ）において、第２図（
ａ）乃至第２図（ｆ）と同一の箇所については、同一の
符号を付し、異なる部分についてのみ説明する。
まず、第３図（ａ）に示すように、第２の実施例同様、
下地膜１００上にポリシリコン層１０１が形成されてい
る。本箱３の実施例では、画像反転レジスｌ−２００を
塗布する。画像反転レジストの一例は、ヘキスト・ジャ
パン（株）のＡ２５２１４Ｅである。
画像反転レジスｌ−２００を塗布後、プリベクを行なう
。
第３図（ｂ）に示す工程は、上述の第２図（ｂ）で説明
した工程と同じであるので、説明は省略する。
尚、ここでの選択露光の条件は、例えばｇ線、紫外線光
量５００　ｍ　Ｊ　／　ｃ　ｍ　２で行なう。
画像反転レジスト２００中、感光した箇所には、２００
ａの符号をイマｊす。
次いで、第３図（ｃ）に示すように、ポジ・ネガを反転
させるために、ホットプレート２０５を用いて熱処理す
る。本箱３の実施例では、画像反転レジストを用いるの
で、熱処理の際、アンモニア雰囲気中で行なう必要はな
い。熱処理の条件は、例えば温度９５〜１２０°Ｃ１処
理時間１〜５分である。
この工程で、感光した箇所２００ａでは、アルカリ不溶
性のインデンが生成される。
第３図（ｄ）に示す］−程は、上述の第２図（ｄ）で説
明した工程と同じであるので、説明は省略する。
尚、ここでの全面露光の条件は、例えば紫外線（２００
〜４５０ｎｍ）紫外線光量０．３６ｍＪ／Ｃｍ２て行な
う。
画像反転レジスト２００中、アルカリ可溶性のインデン
・カルボン酸が生成された箇所には、２００ｂの符号を
イζｊず。
第３図（ｅ）及び（ｆ）示す工程は、上述の第２図（ｅ
）及び（ｆ）で説明した工程と、それぞれ同じであるの
で、説明は省略する。
以上のように、第３の実施例においては、ホトレジスト
に画像反転レジストを用いることで、特に第３図（Ｃ）
に示す画像反転熱処理工程における熱処理時間を短縮す
ることができる。
尚、この実施例でも、画像反転ホトレジストに染料を混
合し、かつ含有率を調節することによりレジストパター
ンの逆テーパ形状を制御できる。
さらに選択露光時の露光量を調節することによってもレ
ジストパターンの逆テーパ形状を制御できる。
レジストパターンの逆テーパ形状の制御することで、第
２の実施例と同様、薄膜に形成されるべきテーパ形状の
制御を行える。
次に、第４図を参照して第４の実施例について説明する
。第４図（ａ）及び第４図（ｂ）において、第３図と同
一の箇所には同一の符号を付す。
第４図（ａ）に示すように、平行平板型ＲＩＥ装置３０
０には、交流信号源３０３が接続された下部電極３０１
と、この下部電極３０］に対向されたイオン発生源とな
る上部電極３０２とが設けられており、下部電極３０］
の上に、例えば第３図（ｅ）に示す半導体装置が載置さ
れる。
上記構成において、上部電極３０２から、所定イオン種
を照射し、レジストパターン２００ａをマスクに、例え
ばアンドープあるいは低不純物濃度のポリシリコン層１
００を選択的に異方性エツチングする。エツチング終了
後の状態を、第４図（ｂ）に示す。
尚、この実施例では、交流信号源３０３の周波数が、約
２００　ＫＨｚ程度、レジスト２００ａの厚みは、約１
，５μｍである。
この実施例ではイオン照射の際、上部電極３０２と、下
部電極３０１との温度を互いに変え、両者の間に温度勾
配を形成する。この温度勾配を調節することで、ポリシ
リコン層］０１の側面と、下地膜１００とがなす角度θ
２の制御を行うものである。
実験結果によれば、角度θ１が１０８度で、上部電極３
０２及び下部電極３０１双方の温度を５０°Ｃに設定し
たとき、得られた角度θ２は、１１３度であった。
この条件で、上部電極３０２の温度を６０℃、下部電極
３０１の温度を２０℃とに設定したとき、得られた角度
θ２は、１１８度であった。
このように、４０度の温度勾配を上部電極３０２と、下
部電極３０１との間に形成したことで、角度θ２に約５
度の変化が生じている。
さらに、角度θ１が１１２度で、上部電極３０２及び下
部電極３０１双方の温度を５０℃に設定したとき、得ら
れた角度θ２は、１２７度であった。
この条件で、上部電極３０２の温度を６０℃、下部電極
３０１の温度を２０℃とに設定したとき、得られた角度
θ２は、１３０度であった。
以上のように、上部電極３０２と、下部電極３０１との
間に温度勾配を形成することで、角度θ２の制御ができ
る。そして、第４の実施例でも、第２、第３の実施例同
様、ポリシリコンパターン１０１ａのテーパ形状に広い
範囲のマージンを与えることができる。
又、上述の温度勾配を形成する際、上部電極３０２の温
度より、下部電極３０１の温度を低く設定されることが
望ましい。このようにすると、イオン種の加速を助長で
き、角度θ２にいっそうの変化を生じさせることができ
る。
又、第１乃至第４の実施例では、テーパ形状を有する薄
膜パターンが、アンドープあるいは低不純物濃度の第１
種ポリシリコン層となっているが、例えば不純物ドープ
のポリシリコン、あるいはシリコン酸化膜、あるいはア
ルミニウム等の金属膜でも、異方性エツチングが可能で
ある薄膜ならばよい。
又、この薄膜パターン上に重ねて形成されるその他の薄
膜は、不純物ドープの第２種ポリシリコンとなっている
が、例えばアンドープのポリシリコン、あるいはシリコ
ン酸化膜、あるいはアルミニウム等の金属膜でも、異方
性エツチングが可能である薄膜ならばよい。
これらからなる薄膜でも、この発明に係わる製造方法を
用いることにより、半導体装置内に任意のテーパ形状を
有する薄膜パターンが作り込める。そして、この薄膜パ
ターンの側面には、製造工程中、その他の薄膜が側壁と
して残留することはない。又、この薄膜パターンを跨ぐ
、その他の薄膜パターンにあっては、ステップカバレー
ジが良好となる。
従って、この発明の製造方法は、信頼性の高い半導体装
置を得られるものである。
又、この発明の製造方法では、薄膜のエツチングを極力
、ドライ方式の異方性エツチングに切り替ることができ
る。しかもこれを、半導体装置の信頼性劣化に直接繋が
らないようにもできる。
このことは、微細な素子構造を持つ半導体装置を高歩留
りで製造できるという利点をもたらす。
これとともに、素子構造の微細化の進展に多いに貢献で
きるものである。
現在のイメージリバース法での最小ルールは、実用段階
で０．８μｍのサブミクロンルール、研究段階で０．６
μｍあるいはそれ以下が現状である。しかし、今後の研
究、開発により、実用段階でもハーフミクロン・ルール
、さらにはクォータミクロン・ルールが実現できる可能
性は多いにある。
このハーフミクロン・ルール、さらにはクオタミクロン
・ルールが実用された時、この発明の製造方法は、微細
化された半導体装置をより高信頼性のものに導ける効果
が有る。
［発明の効果］ 以上説明したようにこの発明によれば、異方性エツチン
グにより形成された薄膜パターンの側面に、その他の薄
膜が側壁として残留せず、高い信頼性の回路素子を得る
ことかできる半導体装置の製造方法を提供できる。
又、異方性エツチングにより形成される薄膜パターンを
テーパ形状に形成でき、かつこのテパ形状を任意に制御
できる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
第１図（ａ）乃至第１図（ｄ）はこの発明の第１の実施
例に係わる半導体装置の製造方法を製造工程順に示した
断面図、第２図（ａ）乃至第２図（ｆ）は第２の実施例
に係わる半導体装置の製造方法を製造工程順に示した断
面図、第３図（ａ）乃至第３図（ｆ）は第３の実施例に
係わる半導体装置の製造方法を製造工程順に示した断面
図、第４図（ａ）及び第４図（ｂ）は第４の実施例に係
わる半導体装置の製造方法を製造工程順に示した断面図
である。 １・・・下地膜（基板）、２・・・第１種ポリシリコン
層、３１．３２・・・逆テーパ形状のレジストバタン、
４・・・第２種ポリシリコン層、１００・・・下地膜、
１０１・・・ポリシリコン層、１０２・・・染料入りホ
トレジスト、１０２ａ・・・逆テーパ形状のレジストパ
ターン、２００・・・画像反転レジスト、２００ａ・・
・逆テーパ形状のレジストパターン。 出願人代理人　弁理士　鈴江武彦 ｊ０２ａ 第 図（ｂ） 第 図（Ｃ） 第 図（ｄ） 第 図（ｅ） 第 図（ｆ）

Claims (7)

    【特許請求の範囲】
  1. （１）半導体基板上に薄膜を形成する工程と、前記薄膜
    上に、レジストを塗布する工程と、前記レジストを選択
    露光する工程と、 前記レジストを熱処理する工程と、 前記レジストを全面露光する工程と、 前記レジストを現像して逆テーパ形状を有するレジスト
    パターンを得る工程と、 逆テーパ形状を有する前記レジストパターンをマスクに
    前記薄膜を異方性エッチングによりエッチングしてテー
    パ形状を有する薄膜パターンを得る工程と、 を具備することを特徴とする半導体装置の製造方法。
  2. （２）前記レジストは画像反転レジストであることを特
    徴とする請求項（１）記載の半導体装置の製造方法。
  3. （３）前記薄膜パターンを得る工程は、反応性イオンエ
    ッチングにより行なわれることを特徴とする請求項（１
    ）に記載の半導体装置の製造方法。
  4. （４）前記レジストには染料が含有されていることを特
    徴とする請求項（１）あるいは（２）いずれかに記載の
    半導体装置の製造方法。
  5. （５）前記薄膜のテーパ形状の制御は前記選択露光工程
    における露光量調節により行なわれることを特徴とする
    請求項（１）に記載の半導体装置の製造方法。
  6. （６）前記反応性イオンエッチングの工程は、上部電極
    の温度と下部電極の温度とを各々独立制御可能である平
    行平板式反応性イオンエッチング装置を用いて行ない、
    前記上部電極と下部電極との間に温度勾配を形成し、 前記薄膜のテーパ形状の制御は前記温度勾配調節により
    行なわれることを特徴とする請求項（３）記載の半導体
    装置の製造方法。
  7. （７）前記薄膜のテーパ形状の制御は前記レジスト中の
    染料の含有率調節により行なわれることを特徴とする請
    求項（４）記載の半導体装置の製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234633A (en) * 1987-12-28 1993-08-10 Canon Kabushiki Kaisha Cast molding die and process for producing information recording medium using the same
JP2759582B2 (ja) * 1991-09-05 1998-05-28 三菱電機株式会社 フォトマスクおよびその製造方法
US5462700A (en) * 1993-11-08 1995-10-31 Alliedsignal Inc. Process for making an array of tapered photopolymerized waveguides
US5948232A (en) * 1995-06-19 1999-09-07 Lynntech, Inc. Method of manufacturing passive elements using conductive polypyrrole formulations
US5722162A (en) * 1995-10-12 1998-03-03 Fujitsu Limited Fabrication procedure for a stable post
US6117345A (en) 1997-04-02 2000-09-12 United Microelectronics Corp. High density plasma chemical vapor deposition process
US6232229B1 (en) * 1999-11-19 2001-05-15 Micron Technology, Inc. Microelectronic device fabricating method, integrated circuit, and intermediate construction
KR101674208B1 (ko) * 2009-12-29 2016-11-23 엘지디스플레이 주식회사 배선 형성 방법 및 이를 이용한 액정표시장치 제조방법
CN106024982A (zh) * 2016-07-11 2016-10-12 中国科学院上海技术物理研究所 一种红外焦平面芯片的铟柱制备方法
US10641726B2 (en) 2017-02-01 2020-05-05 Seagate Technology Llc Fabrication of a nanochannel for DNA sequencing using electrical plating to achieve tunneling electrode gap
US10640827B2 (en) 2017-02-01 2020-05-05 Seagate Technology Llc Fabrication of wedge shaped electrode for enhanced DNA sequencing using tunneling current
US10731210B2 (en) 2017-02-01 2020-08-04 Seagate Technology Llc Fabrication of nanochannel with integrated electrodes for DNA sequencing using tunneling current
US10889857B2 (en) 2017-02-01 2021-01-12 Seagate Technology Llc Method to fabricate a nanochannel for DNA sequencing based on narrow trench patterning process
US10761058B2 (en) 2017-02-01 2020-09-01 Seagate Technology Llc Nanostructures to control DNA strand orientation and position location for transverse DNA sequencing
US20180259475A1 (en) 2017-03-09 2018-09-13 Seagate Technology Llc Vertical nanopore coupled with a pair of transverse electrodes having a uniform ultrasmall nanogap for dna sequencing
US10752947B2 (en) 2017-03-09 2020-08-25 Seagate Technology Llc Method to amplify transverse tunneling current discrimination of DNA nucleotides via nucleotide site specific attachment of dye-peptide
CN112882343A (zh) * 2021-01-15 2021-06-01 广州爱思威科技股份有限公司 光刻胶倒梯形结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60263964A (ja) * 1984-06-13 1985-12-27 Konishiroku Photo Ind Co Ltd 画像記録装置
JPS61227059A (ja) * 1985-03-30 1986-10-09 Ricoh Co Ltd 偏向制御インクジエツト記録装置
JPS62176873A (ja) * 1986-01-31 1987-08-03 Mita Ind Co Ltd 粉体トナ−を用いた記録方法及び装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0057738B1 (de) * 1981-02-07 1986-10-15 Ibm Deutschland Gmbh Verfahren zum Herstellen und Füllen von Löchern in einer auf einem Substrat aufliegenden Schicht
DE3615519A1 (de) * 1986-05-07 1987-11-12 Siemens Ag Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten
US5007984A (en) * 1987-09-28 1991-04-16 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5007982A (en) * 1988-07-11 1991-04-16 North American Philips Corporation Reactive ion etching of silicon with hydrogen bromide

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60263964A (ja) * 1984-06-13 1985-12-27 Konishiroku Photo Ind Co Ltd 画像記録装置
JPS61227059A (ja) * 1985-03-30 1986-10-09 Ricoh Co Ltd 偏向制御インクジエツト記録装置
JPS62176873A (ja) * 1986-01-31 1987-08-03 Mita Ind Co Ltd 粉体トナ−を用いた記録方法及び装置

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